GAA晶体管结构及其制备方法、电子设备

本发明涉及半导体技术领域，尤其涉及一种gaa晶体管结构及其制备方法、电子设备。

背景技术：

近年来，基于硅的芯片工艺遵循摩尔定律不断发展，器件结构从平面晶体管发展到鳍式晶体管、以至环栅晶体管，相应地，一系列创新性工艺技术也随之被发明和应用。在传统的平面晶体管中，在si(100)面上空穴迁移率大约为电子迁移率一半，为了使pmos与nmos电流匹配形成cmos，不得不设计大面积的pmos：大约是nmos的2倍。为了缩减pmos的尺寸(footprint)，人们发明了应变硅(strained-si)技术，通过在pmos沟道上引入压应力增大si面上空穴的迁移率，提升pmos电流匹配nmos。

随着晶体管器件尺寸不断缩小，晶体管沟道不断缩短，小尺寸效应越来越明显，鳍式晶体管应势而生。鳍式晶体管(finfet)的栅极采用了类似鱼鳍的叉状3d架构，从三个侧面包裹沟道，增强了沟道电流控制、减少了漏电流。在finfet技术中，大部分载流子在si(110)侧壁上进行传输，此时电子的迁移率反而要比空穴的迁移率小(如下表格所示)。因此在finfet技术中引入了stress拉应力之后，同样footprint下的nmos区和pmos区电流基本可以做到平衡。

随着3纳米节点的来临，对于晶体管的栅控能力、尺寸和功耗等都提出了更高的要求，相比于finfet结构，环栅晶体管(gaa)通过栅极对沟道(多个纳米片/纳米线)的四面包裹，可以实现更优异的晶体管性能，更能满足3nm节点乃至以下尺寸的技术要求。在环栅纳米片(或纳米线)沟道中，载流子沿着si的上下面(可例如图1中的纳米层上下表面10311)和si的侧壁(可例如图1中的纳米层侧表面10312)进行传输，此时在si的侧壁上的空穴迁移率约为电子迁移率的1/3，迁移率失配严重。

技术实现要素：

本发明提供一种gaa晶体管结构及其制备方法、电子设备，以解决pmos区和nmos区性能失衡的问题。

根据本发明的第一方面，提供了一种gaa晶体管结构，包括：晶体管基底、多个器件单元；所述器件单元包括设于所述晶体管基底的堆叠层与横跨所述堆叠层外侧的外金属栅，所述堆叠层包括交替层叠的多个纳米层与多个金属栅层；

所述多个器件单元包括pmos器件单元与nmos器件单元，所述pmos器件单元设于所述晶体管基底的pmos区，所述nmos器件单元设于所述晶体管基底的nmos区；

沿目标方向，所述pmos区上的pmos器件单元的分布数量多于所述nmos区上nmos器件单元的分布数量，所述目标方向垂直于所述纳米层的沟道方向，所述pmos器件单元的纳米层中用于载流的表面的总面积大于所述nmos器件单元的纳米层中用于载流的表面的总面积。

可选的，所述pmos器件单元中纳米层与金属栅层的宽度小于所述nmos器件单元中纳米层与金属栅层的宽度，其中的宽度指沿所述目标方向的尺寸。

可选的，所述器件单元还包括源极与漏极，沿所述沟道方向，所述源极与漏极分布于对应堆叠层的两侧，并与其中的纳米层连接。

可选的，所述pmos器件单元的宽度相同，所述nmos器件单元的宽度相同，其中的宽度指沿所述目标方向的尺寸。

可选的，所述纳米层的厚度处于3nm至30nm的区间范围内；所述金属栅层的厚度处于3nm至30nm的区间范围内。

根据本发明的第二方面，提供了一种本发明第一方面及其可选方案所述的gaa晶体管结构的制备方法，包括：

在衬底上形成外延层，所述外延层包括交替层叠的沟道层与牺牲层；

刻蚀所述外延层与所述衬底，以形成晶体管基底与设于所述晶体管基底的nmos鳍部与pmos鳍部，所述nmos鳍部位于所述晶体管基底的nmos区，所述pmos鳍部位于所述晶体管基底的pmos区，沿目标方向，所述pmos区上pmos鳍部的分布数量多于所述nmos区上nmos鳍部的分布数量，所述目标方向垂直于所述沟道层的沟道方向；所述pmos鳍部的沟道层中平行于沟道方向的侧面的总面积大于所述nmos鳍部的沟道层中平行于沟道方向的侧面的总面积；

基于所述晶体管基底、所述pmos鳍部与所述nmos鳍部，形成所述gaa晶体管结构，所述纳米层形成于所述沟道层。

可选的，所述外延层与所述衬底是基于多层掩膜的多重曝光进行刻蚀的，且刻蚀形成所述nmos鳍部与刻蚀形成所述pmos鳍部的掩膜的宽度是不同的。

可选的，基于所述晶体管基底、所述pmos鳍部与所述nmos鳍部，形成所述gaa晶体管，具体包括：

形成横跨所述pmos鳍部与nmos鳍部外侧的伪栅极堆叠件；

刻蚀所述pmos鳍部、所述nmos鳍部及其外侧的伪栅极堆叠件，形成每个器件单元对应的堆叠结构，不同器件单元的堆叠结构互相间隔；所述堆叠结构包括交替层叠的纳米层与牺牲层；

在所述堆叠结构沿沟道方向的两侧形成源极与漏极；

去除伪栅极堆叠件以及牺牲层；

在层叠的纳米层之间，以及所述堆叠结构外侧填充金属栅，以形成所述堆叠层与所述外金属栅，得到所述gaa晶体管结构。

可选的，形成横跨所述pmos鳍部与nmos鳍部外侧的伪栅极堆叠件之后，还包括：

在所述伪栅极堆叠件外侧形成介电层；

刻蚀所述pmos鳍部、所述nmos鳍部及其外侧的伪栅极堆叠件，形成每个器件单元对应的堆叠结构，具体包括：

刻蚀所述pmos鳍部、所述nmos鳍部及其外侧的伪栅极堆叠件与介电层，形成每个器件单元对应的堆叠结构。

可选的，形成晶体管基底与设于所述晶体管基底的nmos鳍部与pmos鳍部之后，还包括：

对所述nmos鳍部和/或所述pmos鳍部中的沟道层形成应力。

根据本发明的第三方面，提供了一种电子设备，包括本发明第一方面及其可选方案所述的gaa晶体管结构或基于所述晶体管结构所形成的器件。

本发明提供的gaa晶体管结构及其制备方法、电子设备，通过沿目标方向采用不同数量的pmos器件单元和nmos器件单元，并使得pmos器件单元的纳米层中用于载流的表面的总面积大于nmos器件单元的纳米层中用于载流的表面的总面积，实现了pmos器件单元与nmos器件单元迁移率的匹配，进而保障了pmos区和nmos区的性能的平衡，提高了gaa晶体管结构的性能。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1是本发明一实施例中gaa晶体管结构沿沟道方向的结构示意图；

图2是本发明一实施例中a-a'的剖面示意图；

图3是本发明一实施例中gaa晶体管结构的制备方法的流程示意图一；

图4是本发明一实施例中形成外延区的结构示意图；

图5是本发明一实施例中形成掩膜的结构示意图；

图6是本发明一实施例中形成沟道区的结构示意图；

图7是本发明一实施例中步骤s303的流程示意图一；

图8是本发明一实施例中形成器件单元的结构示意图；

图9是本发明一实施例中去除牺牲层和伪栅极堆叠件后的结构示意图；

图10是本发明一实施例中步骤s303的流程示意图二；

图11是本发明一实施例中gaa晶体管结构的制备方法的流程示意图二；

图12是本发明一实施例中形成鳍部的部分结构示意图一；

图13是本发明一实施例中形成鳍部的部分结构示意图二；

图14是本发明一实施例中形成鳍部的部分结构示意图三；

图15是本发明一实施例中形成鳍部的部分结构示意图四。

附图标记说明：

101-晶体管基底；101n-nmos区；101p-pmos区；102n-nmos器件单元；103n-堆叠层；1031n-纳米层；1032n-金属栅层；104n-外金属栅；

102p-pmos器件单元；103p-堆叠层；1031p-纳米层；1032p-金属栅层；104p-外金属栅；105-源极；106-漏极；10311-纳米层上下表面；10312-纳米层侧表面；

201-衬底；201n-nmos区；201p-pmos区；202-外延区；2021-牺牲层；2022-沟道层；203-掩膜；202n-堆叠结构；202p-堆叠结构；2021n-牺牲层；2022n-纳米层；2021p-牺牲层；2022p-纳米层；

401-第一氧化层；402-第一掩膜层；403-第二氧化层；404-非晶硅层；405-第二掩膜层；406-抗反射涂层；407-隔离层；408-掩膜侧壁。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”、“第三”、“第四”等(如果存在)是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本发明的实施例能够以除了在这里图示或描述的那些以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。

下面以具体地实施例对本发明的技术方案进行详细说明。下面这几个具体的实施例可以相互结合，对于相同或相似的概念或过程可能在某些实施例不再赘述。

请参考图1，gaa晶体管结构，包括：晶体管基底101、多个器件单元102；所述器件单元(例如图1中所示的pmos器件单元102p、nmos器件单元102n)包括设于所述晶体管基底的堆叠层(例如图1中所示的nmos器件单元102n的堆叠层103n、pmos器件单元102p的堆叠层103p)与横跨所述堆叠层外侧的外金属栅(例如图1中所示的外金属栅104n、外金属栅104p)，所述堆叠层包括交替层叠的多个纳米层(例如图1中所示的nmos器件单元的纳米层1031n、pmos器件单元的纳米层1031p)与多个金属栅层(例如图1中所示的nmos器件单元的金属栅层1032n、pmos器件单元的金属栅层1032p)；其中的纳米层可以为纳米线，也可以为纳米片，还可以为其他形状。

其中，每个器件单元的外金属栅与金属栅层组成对应器件单元的金属栅。

所述多个器件单元包括pmos器件单元102p与nmos器件单元102n，所述pmos器件单元102p设于所述晶体管基底101的pmos区101p，所述nmos器件单元102n设于所述晶体管基底101的nmos区101n；

沿目标方向，所述pmos区101p上的pmos器件单元102p的分布数量多于所述nmos区101n上nmos器件单元102n的分布数量，所述目标方向垂直于所述纳米层的沟道方向，所述pmos器件单元102p的纳米层中用于载流的表面的总面积大于所述nmos器件单元102n的纳米层中用于载流的表面的总面积。

其中的纳米层可以为si，晶体管基底可以为si，也可以为绝缘衬底上的硅(silicononinsulator，简称soi)。

其中，nmos区101n和pmos区101p金属栅(包括外金属栅和金属栅层)可以根据对应区参杂的离子的类型，采用不同的金属栅材料。

其中，同一个器件单元中，多层纳米层的厚度可以相同，例如各纳米层的厚度为3nm，也可以不同；同一个器件单元中，多层金属栅层的厚度可以相同，例如，各金属栅层的厚度均为5nm，也可以不同；同一个器件单元中，纳米层与金属栅层的厚度可以相同，可例如同一个器件单元中，各纳米层的厚度和各金属栅层的厚度均为3nm，纳米层与金属栅层的厚度可以不相同，例如，同一个器件单元中，各纳米层的厚度为3nm，各金属栅层的厚度为5nm。

其中，沿目标方向，多个pmos器件单元的宽度可以相同，也可以不同；多个nmos器件单元的宽度可以相同，也可以不同；pmos器件单元中纳米层1031p与金属栅层1032p的宽度，可以与nmos器件单元中纳米层1031n与金属栅层1032n的宽度相同，也可以与nmos器件单元中纳米层1031n与金属栅层1032n的宽度不同；

可见，沿目标方向，无论多个pmos器件单元的宽度是否相同，多个nmos器件单元的宽度是否相同，pmos器件单元中纳米层1031p与金属栅层1032p的宽度与nmos器件单元中纳米层1031n与金属栅层1032n的宽度是否相同，只要器件单元数量不同，且所述pmos器件单元102p的纳米层中用于载流的表面的总面积大于所述nmos器件单元102n的纳米层中用于载流的表面的总面积，实现pmos器件单元102p和nmos器件单元102n性能的平衡，均包含在本发明的保护范围。

一种举例中，任意两个相邻的器件单元之间包括浅沟槽隔绝(stishallowtrenchisolation，简称sti)，以将相连的器件单元隔绝开。

pmos器件单元与nmos器件单元的堆叠层的层数可以不相同，也可以相同，可以根据需求作出相应的设计。

通过沿目标方向采用不同数量的pmos器件单元102p和nmos器件单元102n，并使得pmos器件单元的纳米层中用于载流的表面的总面积(可例如图1中的纳米层上下表面10311和纳米层侧表面10322的面积之和)大于nmos器件单元的纳米层中用于载流的表面的总面积，实现了pmos器件单元与nmos器件单元迁移率的匹配，进而保障了pmos区和nmos区的性能的平衡。

一种实施方式中，所述pmos器件单元中纳米层1031p与金属栅层1032p的宽度小于所述nmos器件单元中纳米层1031n与金属栅层1032n的宽度，其中的宽度指沿所述目标方向的尺寸。

请参考图2，一种实施方式中，所述器件单元还包括源极105与漏极106，沿所述沟道方向，所述源极105与漏极106分布于对应堆叠层的两侧，并与其中的纳米层连接。

一种举例中，源极和漏极分别与外金属栅以及金属栅层之间设有隔离层，以将源极和漏极分别与外金属栅以及金属栅层隔离开，防止最终形成的gaa晶体管结构的栅极与源极、漏极发生短路。

一种实施方式中，所述pmos器件单元102p的宽度相同，所述nmos器件单元102n的宽度相同，其中的宽度指沿所述目标方向的尺寸。

一种实施方式中，所述纳米层的厚度处于3nm至30nm的区间范围内；所述金属栅层的厚度处于3nm至30nm的区间范围内。

请参考图3至6，gaa晶体管结构的制备方法，包括：

s301：在衬底上形成外延层，所述外延层包括交替层叠的沟道层与牺牲层；

其中的衬底201可以采用si，也可以采用soi，沟道层2022可以采用si，牺牲层2021可以采用sige，沟道层2022的厚度为3nm-30nm，牺牲层2021的厚度为3nm-30nm；各沟道层的厚度可以相同，例如各沟道层的厚度为3nm，也可以不同；各牺牲层的厚度可以相同，例如，各牺牲层的厚度均为5nm，也可以不同；牺牲层和沟道层的厚度可以相同，例如，各沟道层的厚度和各牺牲层的厚度均为3nm，也可以不同，例如，各沟道层的厚度为3nm，各牺牲层的厚度为5nm。

s302：刻蚀所述外延层与所述衬底，以形成晶体管基底与设于所述晶体管基底的nmos鳍部与pmos鳍部，

所述nmos鳍部202n位于所述晶体管基底的nmos区2021n，所述pmos鳍部202p位于所述晶体管基底101的pmos区2021p，沿目标方向，所述pmos区上pmos鳍部202p的分布数量多于所述nmos区上nmos鳍部202n的分布数量，所述目标方向垂直于所述沟道层的沟道方向；所述pmos鳍部202p的沟道层中平行于沟道方向的侧面的总面积大于所述nmos鳍部202n的沟道层中平行于沟道方向的侧面的总面积；

其中，步骤s302中，刻蚀得到nmos鳍部和pmos鳍部具体过程可以根据不同需求采用不同的刻蚀工艺，无论采用何种刻蚀工艺得到nmos鳍部和pmos鳍部，只要沿目标方向，pmos区上pmos鳍部202p的分布数量多于nmos区上nmos鳍部202n的分布数量，pmos鳍部202p的沟道层中平行于沟道方向的侧面的总面积大于nmos鳍部202n的沟道层中平行于沟道方向的侧面的总面积，均包含在本发明的保护范围内。

s303：基于所述晶体管基底、所述pmos鳍部与所述nmos鳍部，形成所述gaa晶体管结构，所述纳米层形成于所述沟道层。

步骤s303中，可以包括形成源极、漏极、外金属栅和金属栅层组成的栅极、金属栅层与源极和漏极之间的隔离层，以及刻蚀牺牲层实现通道释放等过程，形成栅极的过程可以通过形成伪栅极(即没有电功能的栅极)，进而形成栅极，也可以直接形成栅极；源极、漏极、栅极的材料可以根据其晶体管基底的不同采用不同的参杂。

一种实施方式中，请参考图6，刻蚀形成所述nmos鳍部与刻蚀形成所述pmos鳍部的掩膜的宽度是不同的。

以上实施方式中，沿目标方向，nmos鳍部图形的宽度大于pmos鳍部图形的宽度，使得gaa晶体管结构中，沿目标方向，nmos器件单元的纳米层的宽度大于pmos器件单元的纳米层的宽度，进而，pmos器件单元的纳米层中用于载流的表面的总面积大于nmos器件单元的纳米层中用于载流的表面的总面积，实现nmos器件单元与pmos器件单元性能的平衡，可例如，沿目标方向，nmos区包括一个宽为30nm的堆叠层(即沿目标方向，nmos器件单元的纳米层宽为30nm)，pmos区包括三个宽为5nm的堆叠层(即沿目标方向，pmos器件单元的纳米层宽为30nm)，再配合应力完成nmos器件单元和pmos器件单元性能的平衡。

请参考图7和图8，一种实施方式中，步骤s303，具体包括：

s3031：形成横跨所述pmos鳍部与nmos鳍部外侧的伪栅极堆叠件，

通过伪栅极堆叠件204，即没有电功能的栅极堆叠件，提供gaa晶体管结构表面的一致工艺环境(例如一致的形貌)，进一步地，在后续制造工艺中，可以采用有电功能的栅极替代伪栅极堆叠件；

s3032：刻蚀所述pmos鳍部、所述nmos鳍部及其外侧的伪栅极堆叠件，形成每个器件单元对应的堆叠结构，

不同器件单元的堆叠结构互相间隔；所述堆叠结构包括交替层叠的纳米层2022与所述牺牲层2021，形成的结构沿沟道方向的截面可例如图8所示；

s3033：在所述堆叠结构沿沟道方向的两侧形成源极与漏极；

步骤s3033中，形成源极或栅极的方式，可例如，将图8中的牺牲层向对应的堆叠结构的中轴线的方向刻蚀一部分，刻蚀出的空间可以用来生长隔离层以将最终形成的栅极与源极和漏极隔离开；还可例如，将图8中的堆叠结构中的纳米层2022偏离堆叠结构的中轴线的方向外延生长一部分，然后继续外延生长出源极和漏极，形成源极和漏极的工艺步骤可以根据需求选择适合的工艺，以使得gaa晶体管结构达到更好的的性能。

s3034：去除伪栅极堆叠件，以及牺牲层；

s3035：在层叠的纳米层之间，以及所述堆叠结构外侧填充金属栅，以形成所述堆叠层与所述外金属栅，得到所述gaa晶体管结构。

一种举例中，堆叠结构的纳米层的周部可形成介电质层，以将金属栅层、外金属栅与纳米层隔离开。

请参考图10，一种实施方式中，步骤s3031之后，还包括：

s3036：在所述伪栅极堆叠件外侧形成介电层；

进一步方案中，在步骤s3033之后还可以填充步骤s3036中形成的介电层，并平整化介电层。

步骤s3032，具体包括：

s30321：刻蚀所述pmos鳍部、所述nmos鳍部及其外侧的伪栅极堆叠件与介电层，形成每个器件单元对应的堆叠结构。

请参考图11，一种实施方式中，步骤s302之后还包括：

s304：对所述nmos鳍部和/或所述pmos鳍部中的沟道层形成应力。

步骤s304中，在沟道区引入应力，可增大器件单元中空穴的迁移率，以使得pmos器件单元电流匹配nmos器件单元。

一种举例中，可以只在pmos器件单元之间的沟道区引入压应力，增大pmos器件单元中纳米层上的空穴的迁移率，提升pmos器件单元的电流；

再一种举例中，可以分别在pmos器件单元之间以及nmos器件单元引入不同的应力，使得pmos器件单元电流匹配nmos器件单元；

又一种举例中，可以只在nmos器件单元之间的沟道区引入张应力，减小nmos器件单元中纳米层上的空穴的迁移率，使得pmos器件单元电流与nmos器件单元电流匹配。

以下将结合图12至图15对步骤s302的一种可选方案进行介绍，本领域任意可实现鳍部刻蚀的方案均可作为本发明实施例的一种可选方案，而不限于以下举例。

其中，所述外延层与所述衬底是基于多层掩膜的多重曝光进行刻蚀的，且刻蚀形成所述nmos鳍部与刻蚀形成所述pmos鳍部的掩膜的宽度是不同的。

请参考图12至图15，一种举例中，步骤s302具体包括：

图12中，以衬底201以及沟道层2022和牺牲层2021组成的外延区202作为刻蚀鳍部的底层结构，在该底层结构上依次形成sio2构成的第一氧化层401、sin构成的第一掩膜层402、sio2构成的第二氧化层403、a-si构成的非晶硅层404、sin构成的第二掩膜层405、soc(spinoncarbon)构成的抗反射涂层406，得到图12中的结构a；

对得到的结构a中的第二掩膜层405进行图形化处理，得到结构b，将结构b中的抗反射涂层406移除，得到结构c；

对结构c进行刻蚀，并再次形成soc构成的抗反射涂层406可得到图13中的结构d，对得到的结构d中的第一掩膜层402进行图形化处理，并基于图形化之后的结构进行刻蚀，得到结构e，将结构e中的抗反射涂层406移除，得到结构f；

在结构f相邻的鳍部之间形成sio2构成的隔离层407，并再次形成soc构成的抗反射涂层406可得到图14中的结构g，对得到的结构g中的第一掩膜层402进行图形化处理，并基于图形化之后的结构进行刻蚀，得到结构h，结构h中的抗反射涂层406移除，并将得到的结构填充sio2实现平整化，可得到结构i；

在结构i的鳍部表面形成sin构成的掩膜侧壁408，并再次形成soc构成的抗反射涂层406可得到图15中的结构j，对结构j中的掩膜侧壁408进行图形化处理，并基于图形化之后的结构进行刻蚀，得到结构k，将结构k中抗反射涂层406表面的部分掩膜侧壁408刻蚀，得到结构l，将结构l中的抗反射涂层406移除，可得到结构m。

可见，图6所示的掩膜203仅为示意性的显示，可理解为是未采用多重曝光时的单层掩膜，也可理解为：其体现了多重曝光时多次形成掩膜层、掩膜侧壁、图案化掩膜层、掩膜侧壁所欲达到的效果，进而，图15中的结构m可视作对应于图6中的结构，第一掩膜层402和掩膜侧壁408可视作对应图6中的掩膜203。

同时，以上所涉及的第一掩膜层、第二掩膜层、掩膜侧壁均可理解为是掩膜。

本发明一实施例还提供了一种电子设备，包括前文所述的gaa晶体管结构或基于所述晶体管结构所形成的器件。

最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。