一种3DNAND存储器及其制造方法与流程

本申请是申请人“长江存储科技有限责任公司”于申请日2020年03月05日提交的申请号为202010146798.6，发明名称为“一种3dnand存储器及其制造方法”的发明专利的分案申请。

本发明涉及半导体集成电路制造领域，特别是涉及一种3dnand存储器及其制造方法。

背景技术：

随着集成电路中器件的特征尺寸的不断缩小，堆叠多个平面的存储单元以实现更大存储容量并实现每比特更低成本的3d存储器技术越来越受到青睐。

在3dnand工艺中，通常通过形成栅线缝隙，形成堆叠栅极层，为了控制有效的栅极区域面积，需要对栅线缝隙的尺寸进行限制，由此使得栅线缝隙的尺寸非常有限，在后续通过栅线缝隙形成共源极并进一步形成共源极的接触部的时候，接触部与共源极的位置稍有偏差，便会导致接触部桥接共源极两侧的栅极层，产生漏电等危害，严重影响器件的使用。

技术实现要素：

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种3dnand存储器及其制造方法，本发明在共源极的共源极接触的两侧或者周围形成顶部选择栅切线，该顶部选择栅切线将共源极接触两侧的栅极堆叠层替换为绝缘层，增加了共源极的接触部的形成窗口，即使接触部与共源极接触有偏差，也不会桥接到两侧的栅极层，降低了漏电的风险，提高了器件的良率。

为实现上述目的及其它相关目的，本发明提供了一种3dnand存储器的制造方法：该制造方法包括以下步骤：

提供衬底，在相互正交的第一方向和第二方向上，所述衬底具有衬底表面，沿与所述衬底表面垂直的第三方向在所述衬底表面上形成由绝缘层和牺牲层交替层叠的堆叠结构；

在所述堆叠结构的中形成多个第一顶部选择栅切线；

在所述堆叠结构中形成沿所述第一方向延伸的栅线缝隙，所述栅线缝隙穿过所述第一顶部选择栅切线，并且在所述第一顶部选择栅切线处，所述第一顶部选择栅切线形成所述栅线缝隙的侧壁；

在所述栅线缝隙中形成共源极，在所述第一顶部选择栅切线处，所述第一顶部选择栅切线覆盖所述共源极的侧壁；

形成与所述共源极电性导通的接触部，所述接触部位于侧壁由所述第一顶部选择栅切线覆盖的所述共源极上方。

可选地，提供衬底，在相互正交的第一方向和第二方向上，所述衬底具有衬底表面，沿与所述衬底表面垂直的第三方向在所述衬底表面上形成由绝缘层和牺牲层交替层叠的堆叠结构还包括以下步骤：

在所述衬底上依次沉积所述绝缘层和所述牺牲层形成第一堆叠结构；

在所述第一堆叠结构中形成沿所述第三方向贯穿所述堆叠结构的下沟道孔；

在所述第一堆叠结构上方继续沉积所述绝缘层和所述牺牲层形成第二堆叠结构。

可选地，上述3dnand存储器制造方法还包括：在所述堆叠结构的中形成至少一个第二顶部选择栅切线。

可选地，在所述堆叠结构的顶部形成多个所述第一顶部选择栅切线包括以下步骤：

刻蚀所述堆叠结构，形成多个第一沟槽，所述第一沟槽在所述第一方向上间隔分布；

在所述第一沟槽中填充绝缘材料，形成所述顶部选择栅切线。

可选地，在所述堆叠结构的中形成至少一个第二顶部选择栅切线包括以下步骤：

刻蚀所述堆叠结构，形成至少一个第二沟槽，所述第二沟槽在所述第一方向上连续延伸；

在所述第二沟槽中填充绝缘材料，形成所述第二顶部选择栅切线。

可选地，所述第一沟槽和所述第二沟槽在所述第三方向上的深度介于1～10层所述堆叠结构。

可选地，在所述第二方向上，所述第一顶部选择栅切线的宽度大于所述栅线缝隙的宽度。

可选地，所述第一顶部选择栅切线包括在所述第二方向上相互间隔的第一部分和第二部分，所述第一部分和第二部分之间的间隔距离小于等于所述栅线缝隙的宽度。

可选地，该3dnand存储器制造方法还包括以下步骤：

刻蚀所述第二堆叠结构形成上沟道孔，所述上沟道孔与所述下沟道孔贯通，形成贯穿所述堆叠结构的沟道孔；

在所述沟道孔的底部形成选择性外延结构；

在所述沟道孔的侧壁上依次形成阻挡层、电荷捕获层、遂穿层以及沟道层，所述沟道层与所述选择性外延结构连通；

在所述沟道孔中填充介电层。

可选地，该3dnand存储器制造方法还包括：

通过所述栅线缝隙刻蚀去除所述堆叠结构中的所述牺牲层，形成栅极沟槽；

在所述栅极沟槽中沉积栅极导电材料，形成栅极层。

可选地，在所述栅线缝隙中形成共源极还包括以下步骤：

在所述栅线缝隙底部形成底部导电层；

在所述栅线缝隙的侧壁上形成栅极隔离层；

在所述栅线缝隙中填充源极导电材料；

在所述源极导电材料上方形成所述共源极接触。

可选地，在所述第一顶部选择栅切线位置处形成与所述共源极电性导通的接触部还包括以下步骤：

在所述第一顶部选择栅切线对应的位置处形成接触孔，在所述第一方向上，所述接触孔的宽度小于等于所述栅线缝隙的宽度；

在所述接触孔中填充导电材料，形成与所述共源极接触电性导通的接触部。

本发明还提供了一种3dnand存储器，该存储器包括：

衬底，在相互正交的第一方向和第二方向上，所述衬底具有衬底表面，在与所述衬底表面垂直的第三方向上，所述衬底表面上形成有堆叠结构，所述堆叠结构包括交替层叠的绝缘层和栅极层；

形成在所述栅极层的顶部选择栅中的第一顶部选择栅切线；

沿所述第一方向延伸并在所述第三方向上贯穿所述堆叠结构的栅线缝隙，所述栅线缝隙穿过所述第一顶部选择栅切线，并且在所述第一顶部选择栅切线处，所述第一顶部选择栅切线形成所述栅线缝隙的侧壁；

形成在所述栅线缝隙中的共源极，在所述顶部选择栅切线处，所述顶部选择栅切线覆盖所述共源极的侧壁；

形成在所述共源极上方与所述共源极电性导通的接触部，所述接触部位于侧壁由所述顶部选择栅切线覆盖的所述共源极上方。

可选地，上述3dnand存储器还包括至少一个第二顶部选择栅切线。

可选地，所述第一顶部选择栅切线在所述第一方向上间隔分布，所述第二顶部选择栅切线在所述第一方向上连续分布。

可选地，该3dnand存储器，还包括沟道结构，所述沟道结构沿所述第三方向贯穿所述堆叠结构，并包括：

形成在沟道孔底部的选择性外延结构；

沿所述沟道孔的侧壁向中心依次分布的阻挡层、电荷捕获层、遂穿层以及沟道层，所述沟道层与所述选择性外延结构连通；

形成在所述沟道孔中的介电层。

可选地，所述第一顶部选择栅切线及所述第二顶部选择栅切线在所述第三方向上的深度为1～10层所述堆叠结构。

如上所述，本发明提供的3dnand存储器及其制造方法，至少具备如下有益技术效果：

本发明在形成3dnand存储器时，通过同一掩膜同时形成在堆叠结构的顶部形成在第一方向上间隔分布的多个第一顶部选择栅切线及沿第一方向连续延伸的第二顶部选择栅切线，然后形成沿第一方向连续延伸的栅线缝隙，所述缝隙穿过所述第一顶部选择栅切线，在与第一方向垂直的第二方向上，所述第一顶部选择栅切线的宽度大于所述栅线缝隙的宽度。后续在栅线缝隙中形成共源极接触，并在第一顶部选择栅切线对应的位置处形成共源极的接触部，在第二方向上，接触部的宽度小于栅线缝隙的宽度，由此形成接触部宽度<栅线缝隙的宽度<第一顶部选择栅切线的宽度这样的结构。因此在共源极接触的周围由形成第一顶部选择栅切线的绝缘层替代原来的层叠栅极层，由此增大了共源极的接触部的形成窗口，即使接触部与共源极接触稍有偏差，接触部也不会与桥接共源极接触两侧的栅极层，由此降低了器件的漏电风险，提高了器件的良率。同时，由于增大了接触部的形成窗口，因此一定程度上降低了接触部的制作难度。

另一方面，上述方法通过同一的掩膜同时形成第一顶部选择栅切线及第二顶部选择栅切线，节省了掩膜的制备并且节省了刻蚀步骤，因此降低了存储器的制造成本。

附图说明

图1显示为本发明实施例一提供的3dnand存储器制造方法的流程图。

图2显示为3dnand存储器制造过程中所要形成的共源极及共源极的接触部的位置关系示意图，该视图是衬底的俯视视角的示意图。

图3显示为提供的衬底的结构示意图，该视图是沿图1所示的y方向的线l-l处的剖面示意图。

图4显示为在图3所示的结构中形成第一沟槽的结构示意图。

图5显示为图4形成的第一沟槽与共源极、共源极的接触部的位置关系示意图，该视图同样是衬底的俯视视角的示意图。

图6显示为在图4所示的第一沟槽中填充绝缘层形成顶部选择栅切线的结构示意图。

图7显示为在图6所示的结构中形成沟道结构并形成绝缘帽层的结构示意图。

图8显示为在图7所示的结构中形成栅线缝隙的结构示意图。

图9显示为形成栅极的结构示意图。

图10显示为在图9所示的栅线缝隙中形成共源极的结构示意图。

图11显示为在图9所示的共源极上方形成共源极的接触部的结构示意图。

图12显示为图11中圆圈a中的结构的放大示意图。

图13显示为实施例一的优选实施例中形成第一沟槽和第二沟槽的结构示意图。

图14显示为在图13所示的结构中形成第一顶部选择栅切线及第二顶部选择栅切线的结构示意图。

图15显示为在图14所示的结构中形成沟道结构及绝缘帽层的结构示意图。

图16显示为本发明实施例二提供的3dnand存储器制造方法中形成的第一沟槽的结构示意图。

图17显示为在图16所示的第一沟槽与共源极、共源极的接触部的位置关系示意图，该视图同样是衬底的俯视视角的示意图。

图18显示为在在图16所示的第一沟槽中填充绝缘层形成顶部选择栅切线的结构示意图。

图19显示为本发明实施例四提供的3dnand存储器制造方法形成的堆叠结构的示意图。

图20显示为在图19所示的堆叠结构中形成第一沟槽的结构示意图。

元件标号说明

100衬底

101堆叠结构

100-1第一堆叠结构

100-2第二堆叠结构

1011绝缘层

1012牺牲层

102下沟道孔

1021外延结构

1022替换材料

103第一沟槽

103′第二沟槽

104共源极

105共源极的接触部

106第一顶部选择栅切线

106′第二顶部选择栅切线

107上沟道孔

108沟道结构

1081存储器层

1082沟道层

1083介电材料层

109栅线缝隙

1091共源极的底部导电层

1092栅极隔离层

1093源极导电材料

1094共源极接触

110栅极层

111绝缘帽层

203第一沟槽

203′第二沟槽

2031第一沟槽的第一部分

2032第一沟槽的第二部分

206第一顶部选择栅切线

206′第二伪顶部选择栅切线

303第一沟槽

具体实施方式

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其它优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。

需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，虽图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的形态、数量、位置关系及比例可在实现本方技术方案的前提下随意改变，且其组件布局形态也可能更为复杂。

实施例一

3dnand的制造过程中，通常需要形成栅线缝隙，通过栅线缝去除并替换堆叠结构中的牺牲层，形成栅极层，并且在栅线缝隙的位置形成阵列存储结构的共源极，然后在共源极上方形成共源极的接触部。参照图1，出于器件尺寸以及器件中栅极的面积考虑，栅线缝隙以及后续在其中形成的共源极104的尺寸非常有限，共源极的接触部105要形成在共源极104上方，而有限的共源极尺寸限制了该接触部105的形成窗口，因此在接触部105的形成过程中，如果接触部105的位置稍有偏差，形成在有源极104的两侧时，很容易桥接到共源极两侧的栅极层上，造成器件漏电。

为了解决上述问题，本实施例提供了一种3dnand存储器的台阶结构的形成方法，如图2所示，该方法包括如下步骤：

步骤s101：提供衬底，在所述衬底上形成堆叠结构，在相互正交的第一方向和第二方向上，所述衬底具有衬底表面，沿与所述衬底表面垂直的第三方向在所述衬底表面上形成由绝缘层和牺牲层交替层叠的堆叠结构；

本实施例中，衬底上形成的堆叠结构包括交替排列的绝缘层和牺牲层，堆叠的层数可以是64层、128层甚至更多层。该堆叠结构可以经依次堆叠而成，层数较多时，也可以分次形成，先在衬底上方形成部分堆叠层，然后再在该第一堆叠结构上方继续形成剩余堆叠层，形成最终的堆叠结构。本实施例以依次在衬底上方形成第一堆叠和第二堆叠结构为例进行说明。

如图3，示出了沿图1所示的y方向的线l-l处的剖面图。提供衬底100，在衬底100依次交替沉积绝缘层1011和牺牲层1012，形成第一堆叠结构100-1。然后在该第一堆叠结构100-1上依次交替形成牺牲层1012和绝缘层1011，最终形成堆叠结构101。本实施例中绝缘层1011及牺牲层1012可以分别是氧化硅和氮化硅，可以采用化学气相沉积(cvd)、原子层沉积(ald)或其他合适的沉积方法，依次在衬底100上交替沉积氮化硅和氧化硅形成堆叠结构101。

在本实施例的优选实施例中，形成上述第一堆叠结构100-1之后，形成第二堆叠结构100-2之前，刻蚀该第一堆叠结构100-1，直至部分衬底，形成下沟道孔102，然后在沟道孔102底部，自衬底形成外延结构1021。更优选地，在该外延结构1021上方填充替换材料1022，以避免后续形成上堆叠结构时对沟道孔造成污染或者损伤。

然后在形成了下沟道孔102的第一堆叠结构100-1上方交替沉积牺牲层1012及绝缘层1011，形成上堆叠结构100-2，至此形成整个堆叠结构101。

步骤s102：在所述堆叠结构的顶部形成多个第一顶部选择栅切线多个所述第一顶部选择栅切线在所述第一方向上连续延伸；

在本实施例中，采用例如干法刻蚀工艺对堆叠结构进行刻蚀，如图4所示，在堆叠结构中形成多个第一沟槽103，多个第一沟槽103在第一方向——图1所示的x方向——上间隔分布，并且第一沟槽103在与x方向及y方向形成的平面垂直的第三方向上的深度可以是1-10层或者6-10层堆叠层的厚度，例如本实施例图4所示的五层堆叠层的厚度。仍然参照图1，该第一沟槽103的分布与后续要形成的共源极的接触部105相对应，并且在第二方向——图1所示的y方向——上，第一沟槽103的宽度w大于后续形成的栅线缝隙的宽度。

在堆叠结构中形成的第一沟槽103与后续形成的共源极104及其接触部105的位置关系如图5所示。在第二方向，即图5所示的y方向上，第一沟槽103具有宽度w，该宽度w大于共源极的宽度，当然也大于接触部105的宽度。在x方向上，该第一沟槽的长度不做限定，但是出于成本的考虑，只需大于接触部105的长度即可。

形成第一沟槽103及第二沟槽103′之后，如图6所示在第一沟槽103中填充绝缘材料，在第一沟槽103中形成第一顶部选择栅切线106。优选地，同时在堆叠结构上方形成该绝缘材料。该绝缘材料可以是氧化物，例如氧化硅等。该绝缘材料在堆叠结构上方的厚度可以是

在本实施例的优选实施例中，形成上述第一顶部选择栅切线之后，还包括形成图7所示的沟道结构108的步骤。具体地，形成沟道结构的步骤包括：

刻蚀第二堆叠结构100-2，形成与下沟道孔102对应的上沟道孔107(如图7所示)，并去除下沟道孔102中的替换材料1022，形成贯通整个堆叠结构101的沟道孔。然后如图7依次在沟道孔的侧壁上形成存储器层1081及沟道层1082，更优选地在沟道孔的核心部分填充介电材料层1083，更优选地，在沟道孔的中心部分保留空气隙1084，如图7所示，该空气隙1084可以是椭圆形或者类似椭圆形的结构。如所公知的，存储器层1081为包括阻挡层、电荷捕获层及遂穿层的多层结构，在此未详细示出。在本发明的一实施例中，阻挡层可以是氧化铝，氧化硅，氮氧化硅等材料的单层或叠层或混合层等宽禁带材料。电荷捕获层可以是氮化硅，氮氧化硅等材料的单层或叠层或混合层等宽禁带材料。隧穿层可以是氧化硅、氮氧化硅的单层或叠层或混合层等宽禁带材料。沟道层可以是多晶硅。介电材料层可以是氧化硅。

形成上述沟道结构之后，还包括在堆叠结构上方形成层绝缘帽层111，例如可以通过在堆叠结构上方沉积绝缘材料形成该绝缘帽层111，绝缘帽层111的厚度可以是

步骤s103：在所述堆叠结构中形成沿所述第一方向延伸的栅线缝隙，所述栅线缝隙穿过所述第一顶部选择栅切线，并且在所述第一顶部选择栅切线处，所述第一顶部选择栅切线形成所述栅线缝隙的侧壁；

通过掩膜进行图案控制，依次进行硬掩膜沉积、光刻胶旋涂与烘焙、曝光和干法刻蚀，刻蚀堆叠结构直至贯穿部分硅衬底，形成贯穿堆叠结构并在x方向延伸的栅线缝隙109。

如图8所示，栅线缝隙的宽度小于第一顶部选择栅切线106的宽度，因此，堆叠结构上部的栅线缝隙两侧为形成第一顶部选择栅切线106的绝缘材料，而不是交替排列的牺牲层和绝缘层。

步骤s104：在所述栅线缝隙中形成共源极，在所述第一顶部选择栅切线处，所述第一顶部选择栅切线覆盖所述共源极的侧壁；

本实施例中，在上述栅线缝隙中形成共源极之前，首先形成栅极层，具体地，形成上述栅线缝隙109之后，以栅线缝隙109为切入口，采用湿法刻蚀去除堆叠结构中的牺牲层形成栅极沟槽，并在栅极沟槽中沉积栅极导电材料形成栅极层，形成如图9所示的堆叠栅极110。其中堆叠结构的顶层形成顶部选择栅，该导电材料可以为金属钨、钻、镍、钛等导电材料。

形成上述堆叠的栅极之后，如图10所示，向栅线缝隙底部注入高浓度活性离子，形成共源极的底部导电层1091；然后在栅线缝隙的侧壁上形成栅极隔离层1092，在栅线缝隙中填充源极导电材料1093，源极导电材料1093可以是多晶硅等。该源极导电材料1093优选地与所述第一沟槽103的底部平齐或者低于第一沟槽103的底部。例如可以通过控制源极导电材料的填充时间，或者通过回蚀刻使得源极导电材料1093优选地与所述第一沟槽103的底部平齐或者低于第一沟槽103的底部。更优选地，可以只对第一顶部选择栅切线106所在的位置处的源极导电材料进行回刻蚀，使得源极导电材料1093的与第一沟槽103的底部平齐或者低于第一沟槽103的底部，如图10所示。然后在源极导电材料上方沉积导电材料，形成共源极接触1094。由于栅线缝隙的宽度小于第一沟槽103的宽度，因此，共源极接触1094的两侧为填充在第一沟槽103中形成第一顶部选择栅切线106的绝缘材料，而不是交替排列的牺牲层和绝缘层。

步骤s105：形成与所述共源极电性导通的接触部，所述接触部位于侧壁由所述第一顶部选择栅切线覆盖的所述共源极上方。

形成共源极接触之后，如图11及所示，在共源极上方形成与共源极接触导电的接触部105。例如首先在形成共源极的堆叠结构上方沉积绝缘层，可以通过图案控制，在第一沟槽103(即第一顶部选择栅切线106)对应的位置处形成接触孔，然后在接触孔中填充导电材料形成接触部105。该导电材料与共源极接触的导电材料可以是相同的金属材料也可以是不同的金属材料。

如图12示出的接触部105的放大图所示，共源极接触的两侧为绝缘层，由此增大了形成接触部的形成窗口，即使接触部与共源极接触稍有偏差，接触部也不会与桥接共源极接触两侧的栅极层，由此降低了器件的漏电风险，提高了器件的良率。同时，由于增大了接触部的形成窗口，因此一定程度上降低了接触部的制作难度。

在本实施例的优选实施例中，在形成第一顶部选择栅切线的同时，还形成至少一个第二顶部选择栅切线。

如图13所示，同时形成第一沟槽103第二沟槽103＇，该第二沟槽103＇在第一方向(x方向)上连续延伸。优选地，采用同一掩膜层形成该第一沟槽和第二沟槽，节省了制程步骤。然后如图14所示，在第一沟槽103和第二沟槽103＇中填充填绝缘材料，形成第一顶部选择栅切线106和第二顶部选择栅切线106＇。然后形成沟道结构。在更加优选的实施例中，第二顶部选择栅切线106＇的宽度(即第二沟槽103＇)大于沟道孔的孔径，因此，形成沟道结构时，该第二顶部选择栅切线106＇同样能够形成沟道孔的侧壁，如图15所示。因此，在形成沟道结构的接触部时，同样能增大沟道结构的接触部的形成窗口，降低沟道结构的接触部的制作难度。

图13～图15所示，仅以形成一个第二顶部选择栅切线为例，可以理解的是，可以根据实际需要(例如对器件控制的需要)形成多条第二顶部选择栅切线。

实施例二

本实施例同样提供一种3dnand存储器的台阶结构的形成方法，与实施例一的相同之处不再赘述，不同之处在于：

如图16所示，本实施例中，在堆叠结构中形成第一沟槽203。本实施例形成的第一沟槽203同样在第一方向上间隔分布，并且包括在x方向上平行延伸且间隔分布的第一部分2031和第二部分2032，第一沟槽203在y方向上的宽度同样为w，并且该第一部分2031和第二部分2032在y方向上具有间隔距离δd。如图16及17所示，该宽度w大于栅线缝隙(即后续形成的共源极104)的宽度，并且该第一部分2031和第二部分2032在y方向上的间隔距离δd小于等于栅线缝隙(即后续形成的共源极104)的宽度。

然后在第一沟槽203中填充绝缘材料，例如氧化硅，形成顶部选择栅切线206。

由于第一沟槽203的宽度大于栅线缝隙(即后续形成的共源极104)的宽度，并且该第一部分2031和第二部分2032在y方向上的间隔距离δd小于等于栅线缝隙(即后续形成的共源极104)的宽度，因此，在后续形成图9及图10所述的栅线缝隙、共源极接触时，共源极接触1094的两侧为形成第一顶部选择栅切线206的绝缘材料，而不是交替排列的牺牲层和绝缘层。由此形成图11所示的接触部105时，同样增大了接触部的形成窗口，即使接触部与共源极接触稍有偏差，接触部也不会与桥接共源极接触两侧的栅极层，由此降低了器件的漏电风险，提高了器件的良率。同时，由于增大了接触部的形成窗口，因此一定程度上降低了接触部的制作难度。

在本实施例的优选实施例中，同样在形成第一顶部选择栅切线的同时形成第二顶部选择栅切线，该第二顶部选择栅切线与实施例一所述的第二顶部选择栅切线具有相同的特征，在此不再赘述。

实施例三

本实施例提供一种3dnand存储器，同样参照附图3～附图12，该3dnand存储器包括：

衬底100，在相互正交的第一方向和第二方向上，所述衬底具有衬底表面，在与所述衬底表面垂直的第三方向上，所述衬底表面上形成有堆叠结构，所述堆叠结构包括交替层叠的绝缘层和栅极层；

形成在所述栅极层的顶部选择栅中的第一顶部选择栅切线；在优选实施例中，该第一顶部选择栅切线106在第一方向上间隔分布，并且该第一顶部选择栅切线的宽度大于后续形成的栅线缝隙的宽度。

沿所述第一方向延伸并在所述第三方向上贯穿所述堆叠结构的栅线缝隙，所述栅线缝隙穿过所述第一顶部选择栅切线，并且在所述第一顶部选择栅切线处，所述第一顶部选择栅切线形成所述栅线缝隙的侧壁；

形成在所述栅线缝隙中的共源极，在所述第一顶部选择栅切线处，所述第一顶部选择栅切线覆盖所述共源极的侧壁；

形成在所述共源极上方与所述共源极电性导通的接触部，所述接触部位于侧壁由所述顶部选择栅切线覆盖的所述共源极上方。

如图10所示，在所述第三方向上，所述共源极接触的深度为1～10层所述堆叠结构，共源极接触1094的底部与第一沟槽103的底部平齐或者低于所述第一沟槽的底部。由此使得共源极接触1094的两侧为形成顶部选择栅切线106的绝缘材料，而不是交替排列的牺牲层和绝缘层。因此在形成图11所示的接触部105时，增大了接触部的形成窗口，即使接触部与共源极接触稍有偏差，接触部也不会与桥接共源极接触两侧的栅极层，由此降低了器件的漏电风险，提高了器件的良率。同时，由于增大了接触部的形成窗口，因此一定程度上降低了接触部的制作难度。

如图9～图11所示，该3dnand存储器还包括沟道结构，所述沟道结构沿所述堆叠结构的堆叠方向贯穿所述堆叠结构，并包括：沿沟道孔的侧壁向中心依次分布的存储器层1081及沟道层1082。更优选地沟道孔的核心部分包括介电材料层1083。如所公知的，存储器层1081为包括阻挡层、电荷捕获层及遂穿层的多层结构，在此未详细示出。在本发明的一实施例中，阻挡层可以是氧化铝，氧化硅，氮氧化硅等材料的单层或叠层或混合层等宽禁带材料。电荷捕获层可以是氮化硅，氮氧化硅等材料的单层或叠层或混合层等宽禁带材料。隧穿层可以是氧化硅、氮氧化硅的单层或叠层或混合层等宽禁带材料。沟道层可以是多晶硅。介电材料层可以是氧化硅。

参照附图15，本实施例的优选实施例中，该3dnand存储器还包括第二顶部选择栅切线106＇，该第二顶部选择栅切线沿所述堆叠结构的堆叠方向贯穿所述顶部选择栅，并且沿第一方向延伸将所述顶部选择栅隔离。在更加优选的实施例中，第二顶部选择栅切线106＇的宽度(即第二沟槽103＇)大于沟道孔的孔径，因此，形成沟道结构时，该第二顶部选择栅切线106＇同样能够形成沟道孔的侧壁，如图15所示。因此，在形成沟道结构的接触部时，同样能增大沟道结构的接触部的形成窗口，降低沟道结构的接触部的制作难度。

实施例四

本实施例同样提供一种3dnand存储器的台阶结构的形成方法。与实施例一和实施例二的不同之处在于：

本实施例中，如图19所示，在衬底100上形成堆叠结构101，该堆叠结构形成为单堆栈结构，该堆叠结构101包括依次交替沉积的绝缘层1011和牺牲层1012。然后在堆叠结构中形成第一沟槽303，之后在第一沟槽中填充绝缘材料形成第一顶部选择栅切线。该第一顶部选择栅切线具有与实施例一或实施例二所述的第一顶部选择栅切线相同的特征，在此不再赘述。

通过本实施例的方法形成的3dnand存储器同样具有实施例三所述存储器的结构和特征，在此不再赘述。

如上所述，本发明提供的3dnand存储器及其制造方法，至少具备如下有益技术效果：

本发明在形成3dnand存储器时，在堆叠结构的顶部形成在第一方向上间隔分布的多个第一顶部选择栅切线，然后形成沿第一方向连续延伸的栅线缝隙，所述缝隙穿过所述第一顶部选择栅切线，在与第一方向垂直的第二方向上，所述第一顶部选择栅切线的宽度大于所述栅线缝隙的宽度。后续在栅线缝隙中形成共源极接触，并在第一顶部选择栅切线对应的位置处形成共源极的接触部，在第二方向上，接触部的宽度小于栅线缝隙的宽度，由此形成接触部宽度<栅线缝隙的宽度<第一顶部选择栅切线的宽度这样的结构。因此在共源极接触的周围由形成第一顶部选择栅切线的绝缘层替代原来的层叠栅极层，由此增大了共源极的接触部的形成窗口，即使接触部与共源极接触稍有偏差，接触部也不会与桥接共源极接触两侧的栅极层，由此降低了器件的漏电风险，提高了器件的良率。同时，由于增大了接触部的形成窗口，因此一定程度上降低了接触部的制作难度。

另外，本发明的优选实施例中，还可以在形成上述第一顶部选择栅切线的同时，采用同一掩模层，形成沿第一方向连续延伸的第二顶部选择栅切线，该第二顶部选择栅切线的宽度可以大于后续形成的沟道结构的孔径，使得堆叠结构顶部的沟道结构的周围由形成第一顶部选择栅切线的绝缘层替代原来的层叠栅极层，如此同样增大了沟道结构的接触部的形成窗口，一定程度上降低了接触部的制作难度，同时进一步降低了器件的漏电风险，提高了器件的良率。另一方面，上述方法通过同一的掩膜同时形成第一顶部选择栅切线及第二顶部选择栅切线，节省了掩膜的制备并且节省了刻蚀步骤，因此降低了存储器的制造成本。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。