制造半导体配置的方法与流程

1.本发明实施例是涉及制造半导体配置的方法。


背景技术：

2.半导体配置用于众多的电子装置中，例如移动电话、膝上型计算机、桌上型计算机、平板计算机、手表、游戏系统以及各种其他工业、商业以及消费电子产品。半导体配置可包含具有衬底、掺杂区、未掺杂区、植入区以及隔离区中的一或多个的晶片。许多装置包含直接或间接耦合到半导体配置的电子组件。


技术实现要素：

3.一种制造半导体配置的方法，包含：在第一晶片的第一晶片界面区中形成第一分子离子层；在第二晶片的第二晶片界面区中形成第二分子离子层；通过在朝向第一晶片界面区和第二晶片界面区的方向上向第一晶片或第二晶片中的至少一个施加压力来形成将第一晶片界面区连接到第二晶片界面区的第一分子键；以及使第一晶片和第二晶片退火以形成将第一晶片界面区连接到第二晶片界面区的第二分子键。
4.一种制造半导体配置的方法，包含：对第一晶片的第一晶片界面区进行等离子处理；对第二晶片的第二晶片界面区进行等离子处理；在对第一晶片的第一晶片界面区进行等离子处理之后用去离子水处理第一晶片界面区；在对第二晶片的第二晶片界面区进行等离子处理之后用去离子水处理第二晶片界面区；在用去离子水处理第二晶片界面区之后，在第二晶片界面区中形成二氧化硅层；将第一晶片界面区的第一表面与第二晶片界面区的第二表面对准；在将第一晶片界面区的第一表面与第二晶片界面区的第二表面对准之后，在朝向第一晶片界面区和第二晶片界面区的方向上向第一晶片或第二晶片中的至少一个施加压力；以及使第一晶片和第二晶片退火以形成将第一晶片界面区连接到第二晶片界面区的分子键。
5.一种制造半导体配置的方法，包含：在第一晶片的第一晶片界面区处形成第一硅-氧分子层；在第二晶片的第二晶片界面区处形成第二硅-氧分子层；用去离子水分子处理第一硅-氧分子层和第二硅氧分子层；将第一晶片界面区的第一表面与第二晶片界面区的第二表面对准；以及使第一晶片和第二晶片退火，以在第一晶片界面区的第一表面与第二晶片界面区的第二表面的界面处形成共价硅-氧-硅键以将第一晶片接合到第二晶片。
附图说明
6.当结合附图阅读时，根据以下详细描述最佳地理解本公开的各方面。应注意，根据业界中的标准惯例，各种特征未按比例绘制。实际上，出于论述清晰起见，可任意增大或减小各种特征的尺寸。
7.图1至图18为根据一些实施例的在制造的各个阶段处的半导体配置的图示。
8.图19为根据一些实施例的制造半导体配置的方法的图示。
9.图20示出根据一些实施例的示范性计算机可读介质。
具体实施方式
10.以下公开提供用于实施所提供主题的不同特征的若干不同实施例或实例。以下描述组件和配置的具体实例来简化本公开。当然，这些仅为实例且并不意图为限制性的。举例来说，在以下描述中，第一特征在第二特征上方或第二特征上的形成可包含第一特征与第二特征直接接触地形成的实施例，且还可包含额外特征可在第一特征与第二特征之间形成从而使得第一特征与第二特征可不直接接触的实施例。另外，本公开可在各种实例中重复附图标号和/或字母。这种重复是出于简单和清晰的目的，且本身并不指示所论述的各种实施例或组态之间的关系。
11.此外，为易于描述，本文中可使用例如“在
…
之下”、“在
…
下方”、“下部”、“在
…
上方”、“上部”以及类似术语的空间相对术语来描述如图式中所示出的一个元件或特征相对于另一元件或特征的关系。除图式中所示出的定向之外，空间相对术语意图涵盖装置在使用或操作时的不同定向。设备可以其他方式定向(旋转90度或处于其他定向)且本文中所使用的空间相对描述词可同样相应地进行解译。另外，本文中可使用例如“连接到”、“邻近于”、“耦合到”以及类似术语的关系术语来描述直接和间接关系。“直接”连接、邻近或耦合可指代其中不存在介入组件、装置或结构的关系。“间接”连接、邻近或耦合可指代其中存在介入组件、装置或结构的关系。
12.本文中提供一或多种制造半导体配置的方法。半导体配置包含具有硅区、植入区的装置晶片以及形成于装置晶片上方的互连层。集成电路组件形成于植入区中且电耦合到互连层。电子组件耦合到装置晶片的上部表面或耦合到互连层的上部表面。通过包含共价接合到装置晶片的底部表面的载体晶片来显著地减少或消除将以其他方式发生的装置晶片的翘曲，例如归因于耦合到装置晶片的上部表面或耦合到互连层的上部表面的电子组件的重量。装置晶片和载体晶片的组合厚度增加半导体配置的硬度或结构完整性且减少或消除装置晶片的翘曲。
13.载体晶片通过将装置晶片的底部表面与载体晶片的上部表面对准来粘著到装置晶片的底部表面。对准表面以实体接触(in physical contact)放置在装置晶片的底部表面和载体晶片的上部表面的界面处。在朝向界面的方向上向装置晶片和/或载体晶片施加力/压力。所施加的力/压力使得分子键(凡得瓦尔斯键(van der waals))在界面处形成，由此将载体晶片接合到装置晶片。分子键在装置晶片的硅原子与载体晶片的二氧化硅分子之间。载体晶片与装置晶片之间的接合的强度经由后续退火工艺而增加，所述退火工艺在装置晶片的底部表面和载体晶片的上部表面的界面处形成装置晶片的硅、氧化物以及载体晶片的硅的共价键。共价键形成si-ox-si界面。
14.一旦载体晶片接合到装置晶片，便可减小载体晶片的厚度，从而减小半导体配置的重量，同时维持半导体配置的硬度增加和对装置晶片的翘曲的阻力。
15.图1至图18为根据一些实施例的在制造的各个阶段处的半导体配置100的图示。
16.转向图1，半导体配置100中的至少一些形成于有时称为装置晶片的第一晶片102中或第一晶片102上。第一晶片102的厚度为“t1”101。第一晶片102包括硅区106，硅区106包括硅(si)。在一些实施例中，第一晶片102包含植入区112。植入区112包括p型衬底(p-衬底)
区、n型衬底(n-衬底)区、掺杂区或未掺杂区中的至少一个。第一晶片102具有植入区112上方的上部表面104和与上部表面104相对的第一晶片界面区107。通过将第一晶片界面区107暴露于氧气(o2)，在第一晶片界面区107中形成二氧化硅(sio2)层。第一晶片102的其他组态和/或组合物在本公开的范围内。
17.根据一些实施例，植入区112的掺杂区中的至少一些由离子植入、分子扩散或其他合适的技术中的至少一个形成。控制植入到植入区112中的掺杂剂的数目或量，例如控制植入区112中的掺杂剂的浓度。在一些实施例中，控制植入到植入区112中的掺杂剂的能量，例如控制掺杂剂植入到植入区112中的深度。通过增大或减小用于将掺杂剂引导到植入区112中的电压来控制植入区112中的掺杂剂的深度。因而，硅区106或植入区112中的至少一个包括p型掺杂剂或n型掺杂剂中的至少一个。在一些实施例中，植入区112包含硅区106，或硅区106包含植入区112。硅区106和植入区112的其他组态和/或组合物在本公开的范围内。
18.根据一些实施例，第一晶片102包括形成于植入区112中的一或多个浅沟槽隔离(shallow trench isolation；sti)结构114。在形成植入区112的其他组件之前形成一或多个sti结构114中的至少一些。在一些实施例中，sti结构114的形成包括在第一晶片102中蚀刻沟槽、沉积一或多个介电材料以填充沟槽以及使所沉积的介电材料的顶部表面平面化。sti结构114的介电材料为氧化物、氮化物或其他合适的材料中的至少一种。sti结构114的其他组态和/或组合物在本公开的范围内。
19.根据一些实施例，第一晶片102包括一或多个导电区116。一或多个导电区116中的至少一些为第一晶片102上方或第一晶片102中的至少一个。一或多个导电区116中的至少一些为源极区或漏极区中的至少一个。一或多个导电区116中的至少一些包括植入到第一晶片102中的掺杂剂。一或多个导电区116的其他组态和/或组合物在本公开的范围内。
20.根据一些实施例，半导体配置100包括晶体管118，所述晶体管118包括介电区120和栅极电极122。介电区120包括介电材料，例如氧化物、氮化物或其他合适的材料中的至少一种。栅极电极122包括导电材料，例如多晶硅、金属或其他合适的材料中的至少一种。晶体管118的其他组态和/或组合物在本公开的范围内。
21.根据一些实施例，半导体配置100包括第一晶片102的上部表面104上方的一或多个第一介电层108a。一或多个第一介电层108a中的至少一些为层间介电(interlayer dielectric；ild)层，其包括正硅酸四乙酯(tetraethylorthosilicate；teos)、硼磷硅玻璃(borophosphosilicate glass；bpsg)、熔融石英玻璃(fused silica glass；fsg)、磷硅酸盐玻璃(phosphosilicate glass；psg)、硼掺杂硅玻璃(boron doped silicon glass；bsg)或其他合适的材料中的至少一种。一或多个第一介电层108a中的至少一些通过物理气相沉积(physical vapor deposition；pvd)、溅射、化学气相沉积(chemical vapor deposition；cvd)、低压cvd(low pressure cvd；lpcvd)、原子层化学气相沉积(atomic layer chemical vapor deposition；alcvd)、超高真空cvd(ultrahigh vacuum cvd；uhvcvd)、减压cvd(reduced pressure cvd；rpcvd)、原子层沉积(atomic layer deposition；ald)、分子束外延法(molecular beam epitaxy；mbe)、液相外延法(liquid phase epitaxy；lpe)、旋涂、生长或其他合适的技术中的至少一种来形成。第一介电层108a的其他组态和/或组合物在本公开的范围内。
22.半导体配置100包括一或多个第一介电层108a上方的一或多个第二介电层108b。
一或多个第二介电层108b中的至少一些包括teos、bpsg、fsg、psg、bsg或其他合适的材料中的至少一种。一或多个第二介电层108b中的至少一些通过pvd、溅射、cvd、lpcvd、alcvd、uhvcvd、rpcvd、ald、mbe、lpe、旋涂、生长或其他合适的技术中的至少一种来形成。一或多个第二介电层108b中的至少一些具有与一或多个第一介电层108a中的至少一些相同的材料组合物。第二介电层108b的其他组态和/或组合物在本公开的范围内。
23.半导体配置100包括形成穿过一或多个第一介电层108a中的至少一些的一或多个竖直互连通路(vertical interconnect accesses；via)124和形成穿过一或多个第二介电层108b中的至少一些的一或多个金属层126。根据一些实施例，一或多个金属层126中的至少一些与一或多个via 124中的至少一些电连通，且一或多个via 124中的至少一些与一或多个导电区116电连通，使得一或多个金属层126的金属层和一或多个via 124的via通过第一介电层108a和第二介电层108b将电路径提供到一或多个导电区116的导电区。一或多个via 124和/或一或多个金属层126的其他组态和/或组合物在本公开的范围内。
24.在一些实施例中，半导体配置100包括形成穿过第一介电层108a中的至少一些和/或第二介电层108b中的至少一些的一或多个界面via 111。根据一些实施例，一或多个界面via111的圆周大于一或多个via 124的圆周。与一或多个via 124相比，一或多个界面via 111中的至少一些为组态成电耦合到形成于一或多个界面via 111上方的组件的低电阻via。界面via 111的其他组态和/或组合物在本公开的范围内。
25.在一些实施例中，一或多个金属层126中的至少一些、一或多个via 124中的至少一些或一或多个界面via 111中的至少一些中的至少一个通过光刻、蚀刻、pvd、溅射、cvd、lpcvd、alcvd、uhvcvd、rpcvd、ald、mbe、lpe、旋涂、生长、双重镶嵌工艺或其他合适的技术中的至少一种来形成。
26.在一些实施例中，半导体配置100包括形成于第一介电层108a或第二介电层108b中的至少一个上方的钝化层110。钝化层110保护第一介电层108a中的至少一些、第二介电层108b中的至少一些、一或多个界面via 111中的至少一些、一或多个金属层126中的至少一些和/或一或多个via 124中的至少一些在半导体配置100的后续形成过程期间免于经历腐蚀或其他更改。在一些实施例中，钝化层110包含以下中的至少一种：氮化铝(aln)、氧化铝(al2o3)、sio2、氮化硅(si3n4)、化学惰性、防腐蚀性介电材料，或具有n-族、p-族或s-族分子结构中的至少一个的有机化合物，或其他合适的材料。钝化层110的其他组态和/或组合物在本公开的范围内。
27.在一些实施例中，钝化层110通过pvd、溅射、cvd、lpcvd、alcvd、uhvcvd、rpcvd、ald、mbe、lpe、旋涂、生长、钝化或其他合适的技术中的至少一种来形成。钝化工艺包含之下材料的表面的氧化或之下材料的表面与有机化合物的络合中的至少一个。钝化层110包含覆盖之下材料的一个膜层或多个膜层，例如第一介电层108a和/或第二介电层108b中的一或多个的材料。化学稳定材料用于产生膜的一个层或多个层。在半导体配置100的后续工艺或处理期间或之后中的至少一个，膜的一个层或多个层中的至少一个抑制关于之下材料的溶解，或减少关于之下材料的电或化学反应性中的至少一个。形成钝化层110的其他工艺在本公开的范围内。
28.钝化层110中的至少一个抑制电荷、原子或离子中的至少一个扩散到之下材料中，减轻之下材料的氧化，保护之下材料免于环境条件影响，或充当关于之下材料的扩散阻挡。
钝化层110的其他目的或功能在本公开的范围内。
29.半导体配置100包含有时称作载体晶片的第二晶片103。第二晶片103包括si或其他合适的材料。第二晶片103具有边界部分128和第二晶片界面区130。通过将第二晶片界面区130暴露于o2而在第二晶片界面区130中形成sio2层。
30.参考图2，用于将第二晶片103接合到第一晶片102的过程包含在钝化层110的顶部表面113和界面via 111上方形成氧化物保护层131。形成氧化物保护层131以保护钝化层110和界面via 111免受施加到第一晶片102以将第二晶片103接合到第一晶片102的接合力/压力的影响，如下文参考图7所描述。
31.根据一些实施例，氧化物保护层131共形地形成于钝化层110和界面via111上方且跨越钝化层110和界面via 111形成。在一些实施例中，氧化物保护层131包括sio2、si3n4、氮氧化硅(sion)、具有高介电常数(高k)的介电材料或其他合适的材料中的至少一种。氧化物保护层131可通过cvd、pvd、ald、高密度等离子cvd(high-density plasma cvd；hdpcvd)、金属有机cvd(metal organic cvd；mocvd)、等离子增强型cvd(plasma enhanced cvd；pecvd)或其他合适的技术中的至少一种来形成。在一些实施例中，氧化物保护层131具有在0.5纳米(nm)与3纳米之间的厚度。如果氧化物保护层131太厚(例如大于3纳米)，那么可能在以下工艺中难以去除。如果氧化物保护层131太薄(例如小于0.5纳米)，那么当第二晶片103接合到第一晶片102时，之下结构可能被损坏。
32.图2示出经受等离子处理的第一晶片102和第二晶片103。在一些实施例中，第一晶片102在第一等离子腔室(未绘示)中用等离子处理，且第二晶片103在第二等离子腔室(未绘示)中用等离子处理。在一些实施例中，第一晶片102和第二晶片103在同一等离子腔室(未绘示)中各自用等离子处理。等离子处理包含将材料注入到第一等离子腔室、第二等离子腔室或同一等离子腔室中，且将电压施加到所注入的材料以从所注入的材料产生等离子。所注入的材料可为氩(ar)或其他合适的材料，且等离子可为ar等离子或其他合适的等离子。
33.参考图3，绘示等离子处理激活(activate)第一晶片界面区107和第二晶片界面区130。激活包含通过破坏si原子与o原子中的每一个之间的键来改变第一晶片界面区107和第二晶片界面区130处的sio2分子的晶格结构。破坏si原子与o原子中的每一个之间的键在第一晶片界面区107和第二晶片界面区130处产生悬挂si～o键300。悬挂si～o键300代替先前存在的si-o2键且比先前存在的si-o2键更弱。第一晶片界面区107和第二晶片界面区130各自处理以在第一晶片界面区107和第二晶片界面区130中形成分子离子层。在一些实施例中，第一晶片界面区107和第二晶片界面区130各自处理以从悬挂si～o键300形成氢氧根离子(oh)。
34.图3示出通过将去离子水(h2o)分子施加到第一晶片界面区107和第二晶片界面区130以从悬挂si～o键300形成oh离子来处理第一晶片界面区107和第二晶片界面区130的过程。去离子h2o分子通过根据以下公式将悬挂o原子与si原子分离来清洁第一晶片界面区107和第二晶片界面区130：
35.式1:si+o+h2o
→
si+(oh)236.如图4中所示出，用去离子水处理在第一晶片界面区107中形成第一oh层400且在第二晶片界面区130中形成第二oh层。第一晶片界面区107和第二晶片界面区130可各自在
同一腔室中或在不同腔室中用去离子h2o处理。
37.图5和图6示出用于在第二晶片103的边界部分128中的至少一些中形成氧化层的两个不同过程。图5示出整个边界部分128中的氧化层(sio2)的形成。图6示出主要在邻近于第二晶片界面区130的边界部分128中的氧化层的形成。第二晶片103的边界部分128中的氧化层的形成可借助于图5中所示出的过程或图6中所示出的过程而发生。
38.图5示出用于在第二晶片103的边界部分128中形成热氧化层的热过程500(热处理)。热氧化层形成于加热腔室、锅炉或其他合适的受温度控制的环境的内部。通过使第二晶片103经受氧(o2)的环境和1000摄氏度的温度一小时来形成具有1000埃的深度的热氧化层。根据一些实施例，热氧化层为sio2，且由第二晶片103的si与第二晶片103所经受的o2之间的分子反应形成：
39.式2:si+o2+热
→
sio240.在1000埃厚度下，第二晶片103的热氧化层与第一晶片界面区107反应良好，以在下文参考图10所论述的后续退火工艺期间在第一晶片102与第二晶片103之间形成共价键。
41.图6示出用于通过施加引导到第二晶片界面区130的等离子而在第二晶片103的边界部分128中形成氧化层的等离子处理600。与其中在第二晶片103的整个边界部分128周围形成热氧化层的热过程500相比，借助于等离子处理600，sio2的氧化层主要形成于邻近于第二晶片界面区130的边界部分128中。
42.等离子处理600包含使第二晶片103在腔室中经受高密度等离子(high-density plasma；hdp)环境。等离子处理600包含使第二晶片103经受硅烷(sih4)和氧化亚氮(n2o)的环境，且施加第二晶片界面区130处所引导的偏压电压：
43.式3:sih4+n2o+电压
→
sio2+(h2+n2)
44.通过使第二晶片103在300摄氏度的温度下经受sih4和n2o的环境一小时且朝向第二晶片界面区引导电压来形成具有1000埃的深度的sio2的氧化层。在1000埃厚度下，借助于等离子处理600所形成的第二晶片103的氧化层与第一晶片界面区107反应良好，以在下文参考图10所论述的后续退火工艺期间在第一晶片102与第二晶片103之间形成共价键。
45.参考图7，不论sio2氧化层是通过热过程500形成抑或通过等离子处理600形成，对准第一晶片界面区107和第二晶片界面区130，例如交叠或彼此竖直地重合，且通过在朝向第二晶片界面区130的方向上将第一压力p1施加到氧化物保护层131或在朝向第一晶片界面区107的方向上将第二压力p2施加到边界部分128中的至少一个而按压在一起。归因于第一压力p1或第二压力p2中的至少一个的力，第二晶片界面区130处的sio2分子借助于凡得瓦尔斯相互作用与第一晶片界面区107处的si原子组合以形成si-sio2表面接合。如图8中所示出，si-sio2表面接合将第一晶片102接合到第二晶片103。
46.参考图9和图10，出于呈现的清楚起见，未示出第一晶片102与第二晶片103之间的si-sio2表面接合。图9和图10示出用于在第一晶片界面区107和第二晶片界面区130的界面902处形成si-o-si的共价键的退火工艺900。在一些实施例中，退火工艺900包含使第一晶片界面区107和第二晶片界面区130的界面902经受350摄氏度三小时。由于si-o-si共价键在第一晶片界面区107和第二晶片界面区130的界面902处形成，所以h原子与o原子组合以形成h2o作为副产物。用于在第一晶片102与第二晶片103之间形成si-o-si共价键的其他温
度和/或退火时间在本公开的范围内。
47.参考图11和图12，其中已反转半导体配置100，通过去除第二晶片103的基座部分(base portion)1102来减小第二晶片103的厚度“t2”1100。根据一些实施例，半导体配置100旋转180度或反转以有助于基座部分1102的去除。基座部分1102通过晶片背面研磨、液体蚀刻、干式蚀刻、等离子蚀刻、化学机械抛光、平面化或其他合适的技术中的至少一种来去除。基座部分1102的厚度为“t3”1104。用于去除基座部分1102的其他工艺在本公开的范围内。
48.去除第二晶片103的基座部分1102将第二晶片103的厚度从“t2”1100减小到“t4”1200，由此减小第一晶片102和第二晶片103的组合厚度“t5”1202。根据一些实施例，在去除第二晶片103的基座部分1102之后，第一晶片102和第二晶片103的组合厚度“t5”1202在775微米(μm)与1,300微米之间。在775微米与1,300微米之间的组合厚度“t5”1202减小半导体配置100的重量，但由于第二晶片103的添加而增强了结构完整性。如下文所解释，增强半导体配置100的结构完整性减小第一晶片102的翘曲程度，由此减小或消除了将另外由第一晶片102的非所需翘曲程度产生的半导体配置100的性能约束。
49.已绘示，第一晶片102的厚度“t1”101为775微米导致第一晶片102的翘曲为1,306微米，且第一晶片102和第二晶片103的组合厚度“t5”1202为950微米导致第一晶片102的翘曲为1,086微米。950微米的组合厚度“t5”1202相对于775微米的厚度而有利地将第一晶片102的翘曲减小了17％。此外，小于1,300微米的第一晶片102和第二晶片103的组合厚度“t5”1202不会过度地增加半导体配置100的重量。
50.已绘示，第一晶片102的厚度“t1”101为775微米导致第一晶片102的翘曲为185微米，且第一晶片102和第二晶片103的组合厚度“t5”1202为958微米导致第一晶片102的翘曲为160微米。958微米的组合厚度“t5”1202相对于775微米的厚度而有利地将第一晶片102的翘曲减小了23％。第一晶片102和第二晶片103的其他组合厚度在本公开的范围内。
51.根据一些实施例，根据斯托尼方程(stoney equation)确定组合厚度“t5”1202。斯托尼方程确定强加于在晶片上方所形成的膜的应力(σ)，例如参考图14所论述的分层基础的膜和层。斯托尼方程为：
52.σ＝(e/(6
·
(1-v)))
·
(ts/tf)
·
(1/rσ)
53.其中e为杨氏模量(young's modulus)，v为泊松比(poisson's ratio)，ts为晶片厚度，tf为形成于晶片上方的膜或层的厚度，且rσ为晶片的曲率半径。根据斯托尼方程，在晶片厚度增加时，形成于晶片上方的膜或层的曲率半径增加。因此，增加晶片的厚度提供形成于晶片上方的膜或层上的较大曲率半径和较小应力。
54.参考图13，在去除第二晶片103的基座部分1102之后，半导体配置100(再次)旋转180度或反转，且去除氧化物保护层131。氧化物保护层131通过液体蚀刻、干式蚀刻、等离子蚀刻、化学机械抛光、平面化或其他合适的技术中的至少一种来去除。
55.参考图14，在钝化层110上方形成分层基础132。在一些实施例中，分层基础132包括以下中的至少一个：钝化层110上方的硅层134、硅层134上方的胶体层136、胶体层136上方的第一绝缘层138、第一绝缘层138上方的第一钝化层140、第一钝化层140上方的第二绝缘层142、第二绝缘层142上方的第二钝化层144或第二钝化层144上方的聚酰亚胺层146。分层基础132的其他组态和/或组合物在本公开的范围内。
56.分层基础132中的每一层通过pvd、溅射、cvd、lpcvd、alcvd、uhvcvd、rpcvd、ald、mbe、lpe、旋涂、氧化、钝化工艺或其他合适的技术中的至少一种来形成。用于形成分层基础132中的每一层的其他技术在本公开的范围内。
57.参考图15，半导体配置100包括分层基础132上方的蚀刻终止层147。蚀刻终止层147通过pvd、溅射、cvd、lpcvd、alcvd、uhvcvd、rpcvd、mbe、lpe或其他合适的技术中的至少一种来形成。蚀刻终止层147包括氮氧化硅(sion)、sin、sic、掺杂碳的氧化硅或其他合适的材料中的至少一种。用于形成蚀刻终止层147的其他组合物和/或技术在本公开的范围内。
58.在一些实施例中，半导体配置100包括蚀刻终止层147上方的第一磁性材料层148。第一磁性材料层148的组合物包含金属磁性材料或软铁氧体磁性材料(soft ferrite magnetic material)中的至少一种。金属磁性材料为fe、定向fesi、未定向fesi、feni、feco、fesibnbcu、cozrta或其他适合的材料中的至少一种。软铁氧体磁性材料为mnzn、nizn、fe2o3或其他合适的材料中的至少一种。第一磁性材料层148的其他组合物在本公开的范围内。
59.半导体配置100包括第一磁性材料层148上方的电子组件。在一些实施例中，半导体配置100包括第一磁性材料层148上方的较低噪声放大器、压控振荡器、阻抗匹配电路或包括电子组件150(例如，芯片上电感器或多个密集分布的芯片上电感器)的集成电压调节器。电子组件150电耦合到互连件152。根据一些实施例，互连件152为后钝化互连件。其他电子组件和/或互连件在本公开的范围内。
60.在一些半导体配置100中，芯片上电子组件150(例如，芯片上电感器或多个密集分布的芯片上电感器)的质量(mass)使得装置晶片(例如，第一晶片102)翘曲非所需程度。举例来说，在一些实施例中，芯片上电感器或多个密集分布的芯片上电感器的质量对装置晶片造成超过1,300微米的翘曲。装置晶片的翘曲可向形成于装置晶片上方的一或多个膜或层加压非所需程度。此类膜或层可包含上文参考图14所论述的分层基础132的膜或层。取决于由于电子组件150的质量而强加于一或多个膜或层中的一或多个上的应力程度，可不利地影响一或多个膜或层中的一或多个的结构、组合物或功能。不利影响可包含形成膜或层的非所需的稀薄或“柔软”区域。膜或层的稀薄或“柔软”区域可约束或损害功能目的，例如约束或损害胶体层136的粘著功能。此外，约束或损害膜或层的功能目的可继而约束或损害半导体配置100的预期功能或性能水平。
61.如上文所解释，接合到装置晶片下侧的载体晶片(例如，第二晶片103)的添加提供半导体配置100的硬度或结构完整性中的至少一个，且减少或消除了装置晶片的翘曲，由此减少或消除了强加于一或多个膜或层中的一或多个的应力的程度。在一些实施例中，载体晶片的添加将晶片翘曲从超过1,300微米减小到低于1,100微米。
62.参考图16，半导体配置100包括电子组件150或互连件152中的至少一个上方的聚酰亚胺层154。聚酰亚胺层154通过pvd、溅射、cvd、lpcvd、alcvd、uhvcvd、rpcvd、ald、mbe、lpe、旋涂、氧化、钝化工艺或其他合适的技术中的至少一种来形成。聚酰亚胺层154提高电子组件150或互连件152中的至少一个的稳定性。
63.参考图17，半导体配置100包括聚酰亚胺层154上方的胶体层156和胶体层156上方的蚀刻终止层158。胶体层156将蚀刻终止层158粘著到聚酰亚胺层154。
64.蚀刻终止层158或胶体层156中的至少一个通过pvd、溅射、cvd、lpcvd、alcvd、
uhvcvd、rpcvd、mbe、lpe或其他合适的技术中的至少一种来形成。胶体层156包括聚合物材料、硅石材料、环氧树脂材料、酚类材料、丙烯酸材料、光致抗蚀剂材料或其他合适的材料中的一或多种。蚀刻终止层158包括氮氧化硅(sion)、sin、sic、掺杂碳的氧化硅或其他合适的材料中的至少一种。用于形成胶体层156或蚀刻终止层158中的至少一个的其他组合物和/或技术在本公开的范围内。
65.半导体配置100包括蚀刻终止层158上方的第二磁性材料层160。第二磁性材料层160的组合物包含金属磁性材料或软铁氧体磁性材料中的至少一种。金属磁性材料为fe、定向fesi、未定向fesi、feni、feco、fesibnbcu、cozrta或其他适合的材料中的至少一种。软铁氧体磁性材料为mnzn、nizn、fe2o3或其他合适的材料中的至少一种。第二磁性材料层160的其他组合物在本公开的范围内。
66.半导体配置100包括将第二磁性材料层160耦合到第一磁性材料层148的磁性via 162。磁性via 162完成用于磁通量的路径。磁通量显著地增加电子组件150的电感。增加电子组件150的电感的其他结构在本公开的范围内。
67.参考图18，半导体配置100包括用以加强和保护电子组件150免受环境条件影响的加强结构164。加强结构164为以下中的至少一个：在电子组件150上方；直接在电子组件150上方且完全地覆盖电子组件150；间接在电子组件150上方且完全地覆盖电子组件150；直接在电子组件150上方且部分地覆盖电子组件150；或间接在电子组件150上方且部分地覆盖电子组件150。
68.加强结构164包括聚合物层、聚酰亚胺层或其他合适的材料中的至少一种。加强结构164通过pvd、溅射、cvd、lpcvd、alcvd、uhvcvd、rpcvd、ald、mbe、lpe、旋涂、氧化、钝化工艺或其他合适的技术中的至少一种来形成。加强结构164的其他组态和/或组合物本公开的范围内。
69.图19为根据一些实施例的制造半导体配置的方法1900的图示。在步骤1902处，制造半导体配置的方法1900包括将硅的第一晶片暴露于氧气以在第一晶片的第一晶片界面区中形成第一二氧化硅层，且将硅的第二晶片暴露于氧气以在第二晶片的第二晶片界面区中形成第二二氧化硅层。在步骤1904处，用等离子处理第一晶片和第二晶片以在第一晶片界面区和第二晶片界面区中形成悬挂si～o键。在步骤1906处，方法包含用去离子水分子处理第一晶片界面区和第二晶片界面区以在第一晶片界面区和第二晶片界面区中形成氢氧根离子。在步骤1908处，使第二晶片在氧气和加热的环境中经受热处理，或使其经受高密度等离子环境以在第二晶片界面区中形成氧化层。在步骤1910处，方法包含在朝向第一晶片界面区和第二晶片界面区的方向上向第一晶片或第二晶片中的至少一个施加压力以将第一晶片接合到第二晶片。在步骤1912处，方法包含使接合的第一晶片和第二晶片经受退火工艺以将第一晶片共价接合到第二晶片。在步骤1914处，可通过从半导体配置去除第二晶片的一部分来减小半导体配置的厚度。
70.图20示出根据一些实施例的示范性计算机可读介质。一或多个实施例涉及计算机可读介质，所述计算机可读介质包括组态成实施本文中所呈现的一或多个技术的处理器可执行指令。在图20中示出示范性计算机可读介质，其中实施例2000包括计算机可读介质2006(例如，cd-r、dvd-r、快闪驱动器、硬盘驱动器的磁盘等)，在所述计算机可读介质上编码计算机可读数据2004。此计算机可读数据2004继而包括一组处理器可执行计算机指令
2002，所述处理器可执行计算机指令2002在执行时组态成根据本文中所阐述的原理中的一或多个促进操作。在一些实施例2000中，处理器可执行计算机指令2002组态成促进方法2001(例如，前述方法中的至少一些)的性能。在一些实施例中，处理器可执行计算机指令2002组态成促进系统(例如，一或多个前述系统中的至少一些)的实施。本领域的一般技术人员可设计许多组态成根据本文中所呈现的技术而操作的这种计算机可读介质。
71.如所公开，通过将载体晶片共价接合到装置晶片以增加半导体配置的硬度或结构完整性来增加对半导体配置的翘曲的抗性。共价键形成于载体晶片的界面区和装置晶片的界面区处。用于形成共价键的方法包含首先通过朝向界面区施加压力/力而在装置晶片和载体晶片的界面区处形成凡得瓦尔斯键。接着使接合的装置晶片和载体晶片经受退火工艺以在界面区处形成si-o-si共价键。通过去除载体晶片的基座部分来减小半导体配置的厚度。减小载体晶片的厚度减少了半导体配置的重量，同时维持了半导体配置的硬度的足够增加以抑制装置晶片的翘曲。由于装置晶片中和/或装置晶片上的沉重和/或密集分布的电子组件，因此半导体配置的翘曲程度小于不包含接合到装置晶片的载体晶片的半导体配置的翘曲程度。
72.一种制造半导体配置的方法，包含：在第一晶片的第一晶片界面区中形成第一分子离子层；在第二晶片的第二晶片界面区中形成第二分子离子层；通过在朝向第一晶片界面区和第二晶片界面区的方向上向第一晶片或第二晶片中的至少一个施加压力来形成将第一晶片界面区连接到第二晶片界面区的第一分子键；以及使第一晶片和第二晶片退火以形成将第一晶片界面区连接到第二晶片界面区的第二分子键。
73.在一些实施例中，形成所述第一分子离子层包括在所述第一晶片界面区中形成第一氢氧化层；以及形成所述第二分子离子层包括在所述第二晶片界面区中形成第二氢氧化层。在一些实施例中，形成所述第二分子键包括：在使所述第一晶片以及所述第二晶片退火之前，通过将所述第一晶片界面区暴露于氧气而在所述第一晶片界面区中形成第一二氧化硅层；以及在使所述第一晶片以及所述第二晶片退火之前，通过将所述第二晶片界面区暴露于氧气而在所述第二晶片界面区中形成第二二氧化硅层。在一些实施例中，形成所述第一分子离子层包括在所述第一晶片界面区中形成所述第一二氧化硅层之后用氩等离子处理所述第一晶片界面区；以及形成所述第二分子离子层包括在所述第二晶片界面区中形成所述第二二氧化硅层之后用氩等离子处理所述第二晶片界面区。在一些实施例中，形成所述第一分子离子层包括在用氩等离子处理所述第一晶片界面区之后用去离子水处理所述第一晶片界面区；以及形成所述第二分子离子层包括在用氩等离子处理所述第二晶片界面区之后用去离子水处理所述第二晶片界面区。在一些实施例中，所述第二分子键为硅-氧-硅共价键。在一些实施例中，形成将所述第一晶片界面区连接到所述第二晶片界面区的所述第一分子键包括在所述第二晶片界面区中形成二氧化硅层。在一些实施例中，在所述第二晶片界面区中形成所述二氧化硅层包括对所述第二晶片进行热处理以在所述第二晶片界面区中生长热氧化层。在一些实施例中，在所述第二晶片界面区中形成所述二氧化硅层包括使所述第二晶片界面区经受高密度等离子环境。在一些实施例中，所述方法包括减小所述第二晶片的厚度。
74.一种制造半导体配置的方法，包含：对第一晶片的第一晶片界面区进行等离子处理；对第二晶片的第二晶片界面区进行等离子处理；在对第一晶片的第一晶片界面区进行
等离子处理之后用去离子水处理第一晶片界面区；在对第二晶片的第二晶片界面区进行等离子处理之后用去离子水处理第二晶片界面区；在用去离子水处理第二晶片界面区之后，在第二晶片界面区中形成二氧化硅层；将第一晶片界面区的第一表面与第二晶片界面区的第二表面对准；在将第一晶片界面区的第一表面与第二晶片界面区的第二表面对准之后，在朝向第一晶片界面区和第二晶片界面区的方向上向第一晶片或第二晶片中的至少一个施加压力；以及使第一晶片和第二晶片退火以形成将第一晶片界面区连接到第二晶片界面区的分子键。
75.在一些实施例中，形成将所述第一晶片界面区连接到所述第二晶片界面区的所述分子键包括在所述第一晶片界面区与所述第二晶片界面区的界面处形成硅-氧-硅分子。在一些实施例中，在所述第二晶片界面区中形成所述二氧化硅层包括对所述第二晶片进行热处理以在所述第二晶片界面区中生长热氧化层。在一些实施例中，在所述第二晶片界面区中形成所述二氧化硅层包括使所述第二晶片界面区经受高密度等离子环境。在一些实施例中，所述高密度等离子环境包括硅烷等离子以及氧化亚氮等离子。在一些实施例中，所述方法包括减小所述第二晶片的厚度。
76.一种制造半导体配置的方法，包含：在第一晶片的第一晶片界面区处形成第一硅-氧分子层；在第二晶片的第二晶片界面区处形成第二硅-氧分子层；用去离子水分子处理第一硅-氧分子层和第二硅氧分子层；将第一晶片界面区的第一表面与第二晶片界面区的第二表面对准；以及使第一晶片和第二晶片退火，以在第一晶片界面区的第一表面与第二晶片界面区的第二表面的界面处形成共价硅-氧-硅键以将第一晶片接合到第二晶片。
77.在一些实施例中，所述方法包括：在用所述去离子水分子处理所述第二硅-氧分子层之后，在所述第二晶片界面区中形成二氧化硅层；以及在将所述第一晶片界面区的所述第一表面与所述第二晶片界面区的所述第二表面对准之后，在朝向所述第一晶片界面区以及所述第二晶片界面区的方向上向所述第一晶片或所述第二晶片中的至少一个施加压力以将所述第一晶片接合到所述第二晶片。在一些实施例中，所述方法包括：在所述第一晶片的所述第一晶片界面区处形成所述第一硅-氧分子层之前，在所述第一晶片的植入区中形成掺杂区。在一些实施例中，所述方法包括：将电子组件耦合到所述第一晶片的上部表面；以及在使所述第一晶片以及所述第二晶片退火之后，将所述第一晶片以及所述第二晶片的组合厚度减小到775微米到1,300微米的厚度范围内的厚度。
78.前文概述若干实施例的特征，使得本领域的技术人员可更好地理解本公开的各方面。本领域的技术人员应理解，其可易于使用本公开作为用于设计或修改用于进行本文中所引入的实施例的相同目的或实现相同优点的其他工艺和结构的基础。本领域的技术人员还应认识到，这种等效构造并不脱离本公开的精神和范围，且本领域的技术人员可在不脱离本公开的精神和范围的情况下在本文中作出各种改变、替代以及更改。
79.虽然已以特定针对结构特征或方法动作的语言来描述主题，但应理解，所附权利要求中的主题不必限于上文所描述的特定特征或动作。相反，公开上文所描述的特定特征和动作作为实施权利要求中的至少一些的实例形式。
80.本文中提供实施例的各种操作。描述操作中的一些或所有的次序不应解释为暗示这些操作必然依赖于次序。将理解替代次序具有此描述的权益。另外，将理解，并非所有操作都必定存在于本文中所提供的每一实施例中。此外，将理解，并非所有操作必定在一些实
施例中。
81.将了解，本文中所描绘的层、特征、元件等以相对于彼此的特定尺寸(例如，结构尺寸或定向)示出，例如，为了简单起见并易于理解，在一些实施例中，相同的实际尺寸实质上不同于本文中所示出的尺寸。另外，例如存在用于形成本文中所提及的层、区、特征、元件等的各种技术，例如蚀刻技术、平面化技术、植入技术、掺杂技术、旋涂技术、溅射技术、生长技术或例如cvd的沉积技术中的至少一种。
82.此外，“示范性”在本文中用来意指充当实例、情形、说明等，且不一定是有利的。如本文中所使用，“或”打算意指包含性的“或”而不是排它性的“或”。另外，除非另外规定或从针对单数形式的上下文中清楚的知道，否则如本技术案和所附权利要求中所使用的“一(a)”和“一(an)”通常解释为意指“一或多个”。此外，a和b中的至少一个和/或类似者通常意指a或b或a和b两个。此外，就使用“包含”、“具有(having)”、“具有(has)”、“具有(with)”(或其变体来说，此类术语意在以类似于术语“包括”的方式而为包含性的。另外，除非另外规定，否则“第一”、“第二”或类似者并不意图暗示时间方面、空间方面、次序等。相反，这些术语仅用作特征、元件、物品等的标识符、名称等。举例来说，第一元件和第二元件通常对应于元件a和元件b或两种不同或两种相同元件或同一元件。
83.另外，虽然已相对于一或多个实施方案绘示和描述了本公开，但是本领域的一般技术人员在阅读和理解本说明书和附图后将想到等效的更改和修改。本公开包括所有这些修改和更改，且仅受限于所附权利要求书的范围。尤其对于通过上述组件(例如，元件、资源等)来执行的各种功能来说，除非另有指示，否则用于描述这些组件的术语意在对应于执行所描述组件的指定功能(例如，功能上等效的)的任何组件，即使结构上不等效于所公开的结构也是这样。另外，虽然可能已相对于若干实施方案中的仅一个公开了本公开的特定特征，但这些特征可与其他实施方案的一或多个其他特征组合，这可能对于任何给定或特定的应用来说是符合期望的且有利的。