显示装置及其制造方法与流程

显示装置及其制造方法
1.相关申请的交叉引用
2.本技术要求2020年6月10日提交至韩国知识产权局的第10
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2020
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0070461号韩国专利申请的优先权和权益，该申请的公开通过引用整体并入本文。
技术领域
3.本公开的一些实施例涉及可以提高工艺效率并且可以确保设计空间的显示装置及其制造方法。


背景技术：

4.在显示装置当中，有机发光显示装置具有宽视角、优异的对比度和快速的响应速度。因此，有机发光显示装置作为下一代显示装置成为关注的焦点。
5.通常，在有机发光显示装置中，薄膜晶体管和有机发光器件形成在基板上，并且有机发光器件通过自主发光来操作。这些有机发光显示装置用作诸如移动电话的小型产品的显示单元或者用作诸如电视机(tv)的大型产品的显示单元。
6.这样的显示装置包括用于驱动的薄膜晶体管(tft)和电容器。这里，tft可以包括包含沟道区、源区和漏区的有源层以及通过栅绝缘层与有源层电绝缘的栅电极。
7.然而，在根据现有技术的显示装置及其制造方法中，可能需要多个掩模工艺，使得工艺效率降低，并且由于多个配置被提供，所以设计空间可能变得不足。


技术实现要素：

8.本公开的一些实施例包括可以提高工艺效率并且可以确保设计空间的显示装置及其制造方法。然而，这仅是示例，并且本公开的范围不限于此。
9.附加的方面将在下面的描述中部分地阐述，并且将部分地从描述显而易见，或者可以通过实践本公开的所呈现的实施例而习得。
10.根据一个或多个实施例，一种显示装置包括：基板，包括第一像素电路位于其中的第一区和第二像素电路位于其中的第二区；第一有源层，位于第一区上，并且包括第一沟道区、在第一沟道区的第一侧的第一源区、在第一沟道区的第二侧的第一漏区以及在从第一源区到第二区的方向上延伸的第一延伸区；第一栅电极，位于第一有源层上方，并且与第一沟道区重叠；驱动电压线，位于第一有源层上，与第一源区重叠，并且沿着第一延伸区延伸；第一连接电极，位于第一漏区上；以及像素电极，位于第一栅电极上方，并且连接到第一连接电极。
11.显示装置可以进一步包括：第二有源层，位于第一区上，并且包括第二沟道区、在第二沟道区的第一侧的第二源区、在第二沟道区的第二侧的第二漏区以及在从第二源区到第二区的方向上延伸的第二延伸区；第二栅电极，位于第二有源层上方，并且与第二沟道区重叠；数据线，位于第二有源层上，与第二源区重叠，并且沿着第二延伸区延伸；第二连接电极，位于第二漏区上；以及桥接电极，将第二连接电极与第一栅电极电连接。
12.显示装置可以进一步包括：第三有源层，位于第二区上，并且包括第三沟道区、在第三沟道区的第一侧的第三源区、在第三沟道区的第二侧的第三漏区以及在从第三源区到第一区的方向上延伸并与第一延伸区是一体的第三延伸区；以及第三栅电极，位于第三有源层上方，并且与第三沟道区重叠，其中，驱动电压线从第一延伸区延伸到第三延伸区并且与第三源区重叠。
13.显示装置可以进一步包括：第四有源层，位于第二区上，并且包括第四沟道区、在第四沟道区的第一侧的第四源区、在第四沟道区的第二侧的第四漏区以及在从第四源区到第一区的方向上延伸并与第二延伸区是一体的第四延伸区；以及第四栅电极，位于第四有源层上方，并且与第四沟道区重叠，其中，数据线从第二延伸区延伸到第四延伸区并且与第四源区重叠。
14.显示装置可以进一步包括：栅绝缘层，在与第一栅电极重叠的区中在第一有源层与第一栅电极之间，并且在与第二栅电极重叠的区中在第二有源层与第二栅电极之间。
15.桥接电极可以包括与像素电极相同的材料，并且具有与像素电极的层叠结构相同的层叠结构。
16.驱动电压线、数据线、第一连接电极和第二连接电极可以包括相同的材料，并且具有相同的层叠结构。
17.第一有源层和第二有源层可以包括氧化物半导体。
18.显示装置可以进一步包括：底部金属层(bml)，具有孤立的形状并且位于第一有源层下方。
19.bml可以通过接触孔电连接到像素电极。
20.显示装置可以进一步包括：对电极，位于像素电极上，以及中间层，在像素电极与对电极之间并且包括发射层。
21.根据一个或多个实施例，一种制造显示装置的方法包括：第一掩模工艺，在包括第一区和第二区的基板上形成第一导电层，并且将第一导电层图案化成具有孤立的形状的底部金属层(bml)；第二掩模工艺，在第一掩模工艺的结果上顺序地形成半导体层和第二导电层，在第一区中将半导体层图案化成第一有源层和第二有源层并且将第二导电层图案化成驱动电压线、数据线、第一连接电极和第二连接电极；第三掩模工艺，在第二掩模工艺的结果上顺序地形成第一绝缘层和第三导电层，在第一区中将第一绝缘层图案化成栅绝缘层并且将第三导电层图案化成第一栅电极和第二栅电极；以及第四掩模工艺，在第三掩模工艺的结果上形成第二绝缘层并且在第二绝缘层中形成多个接触孔，其中，在第一区中的第一有源层包括第一沟道区、在第一沟道区的第一侧的第一源区、在第一沟道区的第二侧的第一漏区以及在从第一源区到第二区的方向上延伸的第一延伸区，并且其中，在第一区中的第二有源层包括第二沟道区、在第二沟道区的第一侧的第二源区、在第二沟道区的第二侧的第二漏区以及在从第二源区到第二区的方向上延伸的第二延伸区。
22.第二掩模工艺可以包括：在第二区中将半导体层图案化成第三有源层和第四有源层，并且将第二导电层图案化成驱动电压线、数据线、第三连接电极和第四连接电极，其中，第三掩模工艺包括：在第二区中将第三导电层图案化成第三栅电极和第四栅电极，其中，在第二区中的第三有源层包括第三沟道区、在第三沟道区的第一侧的第三源区、在第三沟道区的第二侧的第三漏区以及在从第三源区到第一区的方向上延伸并与第一延伸区是一体
的第三延伸区，其中，在第二区中的第四有源层包括第四沟道区、在第四沟道区的第一侧的第四源区、在第四沟道区的第二侧的第四漏区以及在从第四源区到第一区的方向上延伸并与第二延伸区是一体的第四延伸区，其中，驱动电压线从第一延伸区延伸到第三延伸区并且与第三源区重叠，并且其中，数据线从第二延伸区延伸到第四延伸区并且与第四源区重叠。
23.第二掩模工艺中的第二掩模可以包括半色调掩模，该半色调掩模包括全透射区、半透射区和非透射区。
24.第二掩模工艺可以包括：在第二导电层上形成第一感光层并且通过使用第二掩模来图案化第一感光层以形成第一感光层图案，其中，第二掩模位于第二导电层上方，并且在第一感光层图案中，第一感光层不位于与第二掩模的全透射区重叠的非涂覆区中，第一感光层位于与第二掩模的半透射区重叠的半涂覆区中且具有小于初始厚度的厚度，并且第一感光层位于与第二掩模的非透射区重叠的全涂覆区中且具有初始厚度。
25.第二掩模工艺可以进一步包括：去除位于非涂覆区中的半导体层和第二导电层；将第一感光层图案的整个表面灰化掉位于半涂覆区中的第一感光层的厚度；并且通过使用选择性蚀刻，去除位于半涂覆区中的第二导电层。
26.该方法进一步包括：第五掩模工艺，在第四掩模工艺的结果上形成第四导电层，并且将第四导电层图案化成像素电极和桥接电极，其中，桥接电极将第二连接电极电连接到第一栅电极。
27.第四掩模工艺可以包括：在第二绝缘层中，形成用于暴露第一栅电极的一部分的第一接触孔，形成用于暴露第一连接电极的一部分的第二接触孔，并且形成用于暴露第二连接电极的一部分的第三接触孔。
28.第四掩模工艺可以进一步包括：在第二绝缘层中形成用于暴露bml的一部分的第四接触孔，其中，bml通过第四接触孔连接到像素电极。
29.该方法进一步包括：第六掩模工艺，在第五掩模工艺的结果上形成像素限定层，并且将像素限定层图案化成发射区和非发射区。
30.从用于实现下面的公开、权利要求和附图的本公开的详细描述，除了以上描述的那些方面不同的方面将变得显而易见。
31.这些一般和特定方面可以通过使用系统、方法、计算机程序或者系统、方法和计算机程序的任何组合来实现。
附图说明
32.从下面结合附图的描述，本公开的一些实施例的以上和其他方面将更加显而易见，在附图中：
33.图1是示意性地图示出根据一些实施例的显示装置的一部分的配置图；
34.图2是示意性地图示出被包括在图1的显示装置中的像素电路的等效电路图；
35.图3是示意性地图示出被布置在图1的显示装置的像素电路中的薄膜晶体管和电容器的位置的布局图；
36.图4是沿着图3的线p1和p2以及线p4至p7截取的显示装置的截面图；
37.图5是沿着图3的线p1和p2以及线p3、p6和p7截取的显示装置的截面图；
38.图6是示意性地图示出被包括在图1的显示装置中的底部金属层(bml)的连接结构的截面图；
39.图7是示意性地图示出制造图1的显示装置的方法的流程图；并且
40.图8至图17是示意性地图示出制造图1的显示装置的方法的一部分的截面图。
具体实施方式
41.通过参照实施例的详细描述和附图，可以更容易地理解本发明构思的特征和完成本发明构思的方法。在下文中，将参照附图更详细地描述实施例。然而，所描述的实施例可以以各种不同的形式来体现，并且不应被解释为仅限于本文中所图示出的实施例。相反，这些实施例被提供为示例，使得本公开将是透彻和完整的，并且将向本领域技术人员充分传达本发明构思的方面和特征。因此，对本领域普通技术人员完全理解本发明构思的方面和特征不必要的工艺、元件和技术可以不被描述。
42.除非另有说明，否则在整个附图和书面描述中，相同的附图标记、字符或其组合指代相同的元件，并且因此，将不重复其描述。进一步，与实施例的描述无关的部分可以不被示出以使描述清楚。在附图中，为了清楚，元件、层和区的相对尺寸可以被夸大。此外，在附图中交叉影线和/或阴影的使用通常被提供以阐明邻近的元件之间的边界。因此，除非指定，否则交叉影线或阴影的存在或缺失都不传达或指示对元件的具体材料、材料性质、尺寸、比例、图示的元件之间的共性和/或元件的任何其它特性、属性、性质等的任何偏好或要求。
43.本文中参照作为实施例和/或中间结构的示意性图示的截面图示描述了各种实施例。因此，可以预期作为例如制造技术和/或公差的结果的图示的形状的变化。进一步，本文中公开的特定结构或功能描述仅是例示性的，以用于描述根据本公开的构思的实施例的目的。因此，本文中公开的实施例不应被解释为限于区的具体图示出的形状，而应包括由于例如制造而导致的形状上的偏差。
44.例如，图示为矩形的注入区将通常在其边缘处具有圆的或曲线的特征和/或注入浓度的梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的掩埋区可以在掩埋区与注入发生所通过的表面之间的区中导致一些注入。因此，附图中图示出的区本质上是示意性的，并且它们的形状不旨在图示出装置的区的实际形状，并且不旨在进行限制。此外，如本领域技术人员将认识到的，可以以各种不同的方式修改所描述的实施例，而全部不脱离本公开的精神或范围。
45.在详细描述中，为了解释的目的，阐述了许多特定细节以提供对各种实施例的透彻理解。然而，显而易见的是，可以在没有这些特定细节或在具有一个或多个等同布置的情况下实践各种实施例。在其他实例中，以框图形式示出了公知的结构和装置，以避免不必要地混淆各种实施例。
46.将理解，尽管术语“第一”、“第二”、“第三”等在本文中可以用于描述各种元件、部件、区、层和/或部分，但是这些元件、部件、区、层和/或部分不应受到这些术语的限制。这些术语用于将一个元件、部件、区、层或部分与另一元件、部件、区、层或部分区分开。因此，以下描述的第一元件、第一部件、第一区、第一层或第一部分可以被称为第二元件、第二部件、第二区、第二层或第二部分，而不脱离本公开的精神和范围。
47.为了便于说明，本文中可以使用诸如“下面”、“下方”、“下”、“之下”、“上方”和“上”等的空间相对术语来描述如附图中图示的一个元件或特征与另一(些)元件或特征的关系。将理解，除了附图中描绘的方位之外，空间相对术语旨在涵盖装置在使用或操作中的不同的方位。例如，如果附图中的装置被翻转，则被描述为在其他元件或特征“下方”、“下面”或“之下”的元件将随之被定向为在其他元件或特征“上方”。因此，示例术语“下方”和“之下”可以涵盖上方和下方两种方位。装置可以以其他方式定向(例如，旋转90度或以其他方位定向)，并且本文中使用的空间上相对的描述符应被相应地解释。类似地，当第一部分被描述为被布置在第二部分“上”时，这指示第一部分被布置在第二部分的上侧或下侧，而不限于在第二部分的基于重力方向的上侧。
48.进一步，在本说明书中，术语“在平面上”或“平面图”意味着从顶部观看目标部分，并且术语“在截面上”意味着从侧面观看通过垂直切割目标部分而形成的截面。
49.将理解，当元件、层、区或部件被称为“形成在”、“在”另一元件、层、区或部件“上”、“连接到”或“耦接到”另一元件、层、区或部件时，该元件、层、区或部件可以直接形成在、在另一元件、层、区或部件上、连接到或耦接到另一元件、层、区或部件，或者间接地形成在、在另一元件、层、区或部件上、连接到或耦接到另一元件、层、区或部件使得可以存在一个或多个中间元件、层、区或部件。然而，“直接连接/直接耦接”指的是一个部件直接连接或耦接另一部件而没有中间部件。同时，诸如“在...之间”和“直接在...之间”或者“与...邻近”和“与...直接邻近”的描述部件之间的关系的其他表达可以类似地被解释。另外，还将理解，当元件或层被称为在两个元件或层“之间”时，该元件或层可以是两个元件或层之间的唯一的元件或层，或者也可以存在一个或多个中间元件或层。
50.为了本公开的目的，诸如
“…
中的至少一个”的表达当在元件的列表之后时修饰整个元件的列表并且不修饰列表的单个元件。例如，“x、y和z中的至少一个”和“选自由x、y和z组成的组中的至少一个”可以被解释为仅x、仅y、仅z、x、y和z中的两个或更多个的任何组合，例如，xyz、xyy、yz和zz或其任何变体。类似地，诸如“a和b中的至少一个”的表达可以包括a、b或者a和b。如本文中使用的，术语“和/或”包括关联列出的项目中的一个或多个的任意和所有组合。例如，诸如“a和/或b”的表达可以包括a、b或者a和b。
51.在示例中，x轴、y轴和/或z轴不限于直角坐标系的三个轴，并且可以在更广泛的意义上被解释。例如，x轴、y轴和z轴可以彼此垂直，或者可以表示彼此不垂直的不同方向。这同样适用于第一方向、第二方向和/或第三方向。
52.本文中使用的术语仅为了描述具体实施例的目的，并且不旨在限制本公开。如本文中使用的，单数形式“一”旨在也包括复数形式，除非上下文另外明确指示。将进一步理解，当在本说明书中使用时，术语“包括”、“具有”和“包含”指定所陈述的特征、整体、步骤、操作、元件和/或部件的存在，但是不排除一个或多个其他特征、整体、步骤、操作、元件、部件和/或其组的存在或附加。如本文中使用的，术语“和/或”包括关联列出的项目中的一个或多个的任意和所有组合。
53.如本文中使用的，术语“基本上”、“约”、“近似”和类似的术语被用作近似术语而不是程度术语，并且旨在考虑本领域普通技术人员将公认的测量的值或计算的值的固有偏差。如本文中使用的，考虑讨论中的测量和与具体量的测量相关联的误差(即测量系统的限制)时，“约”或“近似”包括所陈述的值并且意味着在由本领域普通技术人员确定的具体值
的可接受偏差范围内。例如，“约”可以意味着在一个或多个标准偏差内，或者在所陈述的值的
±
30％、20％、10％、5％内。进一步，当描述本公开的实施例时，“可以”的使用指的是“本公开的一个或多个实施例”。
54.当可以不同地实现一个或多个实施例时，特定的工艺顺序可以以与所描述的顺序不同地被执行。例如，两个连续描述的工艺可以基本上同时执行或以与所描述的顺序相反的顺序被执行。
55.根据本文中描述的本公开的实施例的电子或电气装置和/或任何其他相关装置或部件可以利用任何合适的硬件、固件(例如，专用集成电路)、软件或者软件、固件和硬件的组合来实现。例如，这些装置的各种部件可以形成在一个集成电路(ic)芯片上或形成在单独的ic芯片上。进一步，这些装置的各种部件可以在柔性印刷电路膜、带载封装(tcp)、印刷电路板(pcb)上实现，或形成在一个基板上。
56.进一步，这些装置的各种部件可以是在一个或多个计算装置中的、在一个或多个处理器上运行的进程或线程，该进程或线程执行计算机程序指令并与其他系统部件交互以执行本文中描述的各种功能。计算机程序指令被存储在存储器中，该存储器可以在计算装置中使用诸如随机存取存储器(ram)的标准存储器装置来实现。计算机程序指令还可以被存储在诸如例如cd
‑
rom或闪存驱动器等的其他非暂时性计算机可读介质中。此外，本领域技术人员应认识到，各种计算装置的功能可以被组合或集成到单个计算装置中，或者具体计算装置的功能可以跨一个或多个其他计算装置分布，而不脱离本公开的实施例的精神和范围。
57.除非另有限定，否则本文中使用的所有术语(包括技术术语和科学术语)具有与本发明构思所属领域的普通技术人员所通常理解的含义相同的含义。还将理解，诸如那些在常用字典中定义的术语应被解释为具有与它们在相关领域和/或本说明书的语境中的含义一致的含义，并且不应以理想化的或过于正式的意义来解释，除非本文中明确地如此限定。
58.图1是示意性地图示出根据一些实施例的显示装置的一部分的配置图。
59.根据一些实施例的显示装置可以具有发光的显示区域和不发光的非显示区域。将理解，基板100(参见图3)包括显示区域和非显示区域。
60.在下文中，有机发光显示装置将被描述为根据一些实施例的显示装置的示例。然而，根据本公开的显示装置不限于此。在其他实施例中，根据本公开的显示装置的示例可以包括诸如无机发光显示装置或诸如量子点发光显示装置的显示装置。例如，被包括在显示装置中的显示元件的发射层可以包括有机材料、无机材料、量子点、有机材料和量子点或者无机材料和量子点。
61.如图1中所示，根据一些实施例的显示装置可以包括控制器10、数据驱动器20和扫描驱动器30。
62.数据驱动器20可以将数据信号提供到像素，并且扫描驱动器30可以将扫描信号提供到像素。在显示区域中，像素可以位于在其中连接到数据驱动器20并在y轴方向上延伸的数据线dl和连接到扫描驱动器30并在x轴方向上延伸的扫描线sl彼此交叉的点处。此外，像素电路可以位于像素中的每个像素中。
63.在这种情况下，“像素”可以指发射不同颜色的子像素。像素中的每个像素可以包括显示元件，并且可以发射例如红光、绿光、蓝光或白光。每个像素可以包括连接到扫描线
sl和数据线dl的像素电路，以及作为连接到像素电路的显示元件的有机发光二极管oled(参见图2)。
64.在下文中，像素中的第一像素电路和连接到第一像素电路的发光二极管位于其中的第一像素的区可以被称为“第一区px1”。与第一像素邻近的、第二像素电路和连接到第二像素电路的发光二极管位于其中的第二像素的区可以被称为“第二区px2”。在图1中图示出第一区px1和第二区px2。
65.图2是示意性地图示出被包括在图1的显示装置中的像素电路的等效电路图。
66.像素电路pc可以包括电容器和多个薄膜晶体管。在一些实施例中，如图2中所示，像素电路pc可以包括第一薄膜晶体管tft1、第二薄膜晶体管tft2和电容器cst。在这种情况下，第一薄膜晶体管tft1可以是驱动薄膜晶体管(tft)，并且第二薄膜晶体管tft2可以是开关tft。第二薄膜晶体管tft2可以连接到扫描线sl且连接到数据线dl，并且可以被配置成根据通过扫描线sl输入的扫描信号sln将通过数据线dl输入的数据信号dlm传输到第一薄膜晶体管tft1。
67.电容器cst可以电连接到第二薄膜晶体管tft2和驱动电压线pl，并且可以存储与被施加到驱动电压线pl的第一电压elvdd与被施加到第二薄膜晶体管tft2的第二电压之间的差相对应的电压。
68.第一薄膜晶体管tft1可以连接到驱动电压线pl和电容器cst，并且可以响应于存储在电容器cst中的电压的值来控制从驱动电压线pl流到有机发光二极管oled的驱动电流i
oled
。有机发光二极管oled的对电极(例如，阴极)可以连接到被施加公共电压elvss的线。有机发光二极管oled可以通过发射具有与驱动电流i
oled
相对应的亮度的光来显示图像。
69.另外，图2图示出p型薄膜晶体管tft1和tft2，但是其他实施例不限于此。例如，像素电路pc的多个薄膜晶体管的一部分或全部可以是n型或p型薄膜晶体管。也就是说，多个薄膜晶体管可以包括不掺杂杂质的沟道区以及在沟道区的两侧且掺杂有杂质的源区和漏区。杂质可以根据薄膜晶体管的类型而变化，并且可以包括n型杂质或p型杂质。
70.此外，图2图示出像素电路pc包括两个薄膜晶体管tft1和tft2以及一个电容器cst的情况，但是其他实施例不限于此。薄膜晶体管的数量和电容器的数量可以根据像素电路pc的设计被各种改变。例如，像素电路pc可以包括三个或更多个薄膜晶体管和/或两个或更多个电容器。在示例中，像素电路pc可以包括七个薄膜晶体管和一个电容器。然而，为了便于说明，以下将描述像素电路pc包括两个薄膜晶体管和一个电容器的情况。
71.图3是示意性地图示出被布置在图1的显示装置的像素电路pc中的薄膜晶体管tft1和tft2以及电容器cst的位置的布局图，图4是沿着图3的线p1和p2以及线p4至p7截取的显示装置的截面图，并且图5是沿着图3的线p1和p2以及线p3、p6和p7截取的显示装置的截面图。
72.为了方便，图3中省略了底部金属层(bml)300。也就是说，尽管在图3中未示出，但是bml 300和与bml 300一起的连接结构可以与其他配置重叠。此外，将理解，图3的阴影部分表示由像素限定层110覆盖的区，并且图3的非阴影部分表示在其中像素电极210通过像素限定层110的开口被暴露的区。
73.如图3中所示，根据一些实施例的显示装置可以包括包含多个区的基板100，并且具有多层结构的薄膜晶体管tft1和tft2、电容器cst、驱动电压线pl、数据线dl、显示元件
200、像素限定层110等可以位于基板100上。
74.基板100可以包括玻璃材料、金属材料、陶瓷材料或者柔性的或可弯曲的材料。当基板100是柔性的或可弯曲的时，基板100可以包括聚合物树脂，诸如聚醚砜(pes)、聚丙烯酸酯、聚醚酰亚胺、聚萘二甲酸乙二醇酯(pen)、聚对苯二甲酸乙二醇酯(pet)、聚苯硫醚(pps)、聚芳酯、聚酰亚胺(pi)、聚碳酸酯(pc)或乙酸丙酸纤维素(cap)。基板100可以具有包括以上描述的材料的单层结构或多层结构。当基板100具有多层结构时，可以存在各种修改，在该各种修改中，基板100包括可以包括聚合物树脂的两层以及在该两层之间的包括无机材料(诸如氧化硅、氮化硅或氧氮化硅)的阻挡层。
75.参照图4和图5，缓冲层101可以位于基板100上。缓冲层101可以包括诸如氧化硅、氮化硅和/或氧氮化硅的无机材料，并且可以具有单层结构或多层结构。此外，缓冲层101可以延伸到显示区域和非显示区域两者。缓冲层101可以被配置成增加或改进基板100的顶表面的平滑度，或者减小、最小化或防止杂质或湿气从基板100的外部渗透到有源层中。
76.另一方面，在一些实施例中，作为下金属层的bml 300可以位于基板100上。具有孤立的形状的bml 300可以位于第一薄膜晶体管tft1的第一有源层121
‑
1下方。在这种情况下，缓冲层101可以位于基板100上同时覆盖bml 300。bml 300可以包括铝(al)、铂(pt)、钯(pd)、银(ag)、镁(mg)、金(au)、镍(ni)、钕(nd)、铱(ir)、铬(cr)、钙(ca)、钼(mo)、钛(ti)、钨(w)和/或铜(cu)。bml 300可以具有包括上述材料的单层结构或多层结构。
77.此外，bml 300可以通过用于从像素电极210的底表面暴露bml 300的一部分的接触孔而连接到像素电极210，并且将参照图6提供其详细描述。
78.像素电路pc可以位于基板100上的显示区域中的缓冲层101上。像素电路pc可以包括第一薄膜晶体管tft1、第二薄膜晶体管tft2、电容器cst、驱动电压线pl和数据线dl。显示元件200电连接到像素电路pc将被理解为使得被包括在显示元件200中的像素电极210电连接到第一薄膜晶体管tft1。
79.根据一些实施例的显示装置可以包括在第一区px1中的作为驱动tft的第一薄膜晶体管tft1和作为开关tft的第二薄膜晶体管tft2。
80.第一薄膜晶体管tft1可以包括第一有源层121
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1和第一栅电极123
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1。在这种情况下，第一有源层121
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1可以包括第一沟道区c1、在第一沟道区c1的一侧的第一源区s1、在第一沟道区c1的另一侧的第一漏区d1和在从第一源区s1到第二区px2的方向上延伸的第一延伸区e1。第一栅电极123
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1可以位于第一有源层121
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1上方，并且可以与第一沟道区c1重叠。此外，第一漏区d1可以连接到显示元件200的像素电极210。
81.另一方面，驱动电压线pl的一端125
‑
1可以位于第一有源层121
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1上，可以与第一源区s1重叠，并且可以沿着第一有源层121
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1的第一延伸区e1延伸。第一连接电极127
‑
1可以位于第一有源层121
‑
1上，并且可以与第一漏区d1重叠。也就是说，驱动电压线pl的一端125
‑
1可以位于第一薄膜晶体管tft1的源电极上，并且第一连接电极127
‑
1可以位于第一薄膜晶体管tft1的漏电极上。
82.第二薄膜晶体管tft2可以包括第二有源层121
‑
2和第二栅电极123
‑
2。在这种情况下，第二有源层121
‑
2可以包括第二沟道区c2、在第二沟道区c2的一侧的第二源区s2、在第二沟道区c2的另一侧的第二漏区d2和在从第二源区s2到第二区px2的方向上延伸的第二延伸区e2。第二栅电极123
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2可以位于第二有源层121
‑
2上方，并且可以与第二沟道区c2重叠。
数据线dl的一端125
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2可以位于第二有源层121
‑
2上，可以与第二源区s2重叠，并且可以沿着第二有源层121
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2的第二延伸区e2延伸。第二连接电极127
‑
2可以位于第二有源层121
‑
2的第二漏区d2上。也就是说，数据线dl的一端125
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2可以位于第二薄膜晶体管tft2的源电极上，并且第二连接电极127
‑
2可以位于第二薄膜晶体管tft2的漏电极上。
83.第一薄膜晶体管tft1和第二薄膜晶体管tft2可以彼此电连接。为此，显示装置可以进一步包括用于将第二薄膜晶体管tft2的第二连接电极127
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2与第一薄膜晶体管tft1的第一栅电极123
‑
1电连接的桥接电极215。在这种情况下，桥接电极215可以包括与像素电极210的材料相同的材料，并且可以具有与像素电极210的层叠结构相同的层叠结构。也就是说，在形成像素电极210时，可以通过使用与像素电极210的材料相同的材料在一个工艺步骤中形成桥接电极215。
84.此外，根据一些实施例的显示装置可以进一步包括位于第二区px2中的、作为驱动tft并且具有与第一薄膜晶体管tft1相同的结构的第三薄膜晶体管tft3以及作为开关tft并且具有与第二薄膜晶体管tft2相同的结构的第四薄膜晶体管tft4。
85.第三薄膜晶体管tft3可以包括第三有源层、第三栅电极、第三连接电极以及驱动电压线pl的一端。第三有源层可以包括第三沟道区、在第三沟道区的一侧的第三源区、在第三沟道区的另一侧的第三漏区以及在从第三源区到第一区px1的方向上延伸的第三延伸区，第三延伸区与第一延伸区e1成为一体。也就是说，第一区px1中的第一薄膜晶体管tft1的第一有源层121
‑
1和第二区px2中的第三薄膜晶体管tft3的第三有源层可以从第一有源层121
‑
1的一端延伸到第三有源层的一端，并且可以彼此一体地形成。
86.此外，驱动电压线pl可以从第一区px1中的第一薄膜晶体管tft1的第一有源层121
‑
1的第一延伸区e1延伸到第二区px2中的第三薄膜晶体管tft3的第三有源层的第三延伸区。驱动电压线pl可以与第三源区重叠。也就是说，驱动电压线pl可以从第一区px1中的一端延伸到第二区px2中的一端，并且可以一体地形成。
87.第四薄膜晶体管tft4可以包括第四有源层、第四栅电极、第四连接电极以及数据线dl的一端。第四有源层可以包括第四沟道区、在第四沟道区的一侧的第四源区、在第四沟道区的另一侧的第四漏区以及在从第四源区到第一区px1的方向上延伸并且与第二延伸区e2成为一体的第四延伸区。也就是说，第一区px1中的第二薄膜晶体管tft2的第二有源层121
‑
2和第二区px2中的第四薄膜晶体管tft4的第四有源层可以从第二有源层121
‑
2的一端延伸到第四有源层的一端。
88.此外，数据线dl可以从第一区px1中的第二薄膜晶体管tft2的第二有源层121
‑
2的第二延伸区e2延伸到第二区px2中的第四薄膜晶体管tft4的第四有源层的第四延伸区。数据线dl可以与第四源区重叠。也就是说，数据线dl可以从第一区px1中的一端延伸到第二区px2中的一端，并且可以一体地形成。
89.如图3中所示，第二区px2中的元件可以与第一区px1中的元件相同并且具有相同的附图标记。为了简洁，将不重复其描述。
90.如以上描述的，在根据一些实施例的显示装置中，第一区px1和第二区px2中的每个中的驱动tft的有源层可以一体地形成，并且第一区px1和第二区px2中的每个中的开关tft的有源层可以一体地形成，并且有源层上的驱动电压线pl和数据线dl可以在第一区px1和第二区px2中彼此一体地形成。因此，有源层和驱动电压线pl或者有源层和数据线dl可以
通过仅应用一个掩模工艺来形成。因此，可以提高工艺的效率。然而，通过仅图案化有源层上的导电层并且通过暴露有源层的一部分，源区中的电极和漏区中的电极可能彼此分离。为此，可以使用选择性蚀刻工艺，并且稍后将提供其详细描述。
91.此外，第一有源层121
‑
1和第二有源层121
‑
2可以包括诸如铟镓锌氧化物(igzo)的氧化物半导体。然而，其他实施例不限于此，并且第一有源层121
‑
1和第二有源层121
‑
2可以包括非晶硅、多晶硅或有机半导体材料。
92.栅电极123
‑
1和123
‑
2可以包括包含mo、al、cu和ti等的各种导电材料，并且可以具有各种层叠结构。例如，栅电极123
‑
1和123
‑
2可以包括mo层和al层，或者可以具有mo/al/mo的多层结构。
93.在示例中，驱动电压线pl、数据线dl以及连接电极127
‑
1和127
‑
2可以位于同一层上。也就是说，驱动电压线pl、数据线dl以及连接电极127
‑
1和127
‑
2可以包括相同的材料，可以具有相同的层叠结构，并且可以在一个工艺中并发地或基本上同时地形成。如图3至图6中所示，驱动电压线pl的一端125
‑
1可以位于作为第一薄膜晶体管tft1的源电极的位置的第一源区s1上，数据线dl的一端125
‑
2可以位于作为第二薄膜晶体管tft2的源电极的位置的第二源区s2上，第一连接电极127
‑
1可以位于作为第一薄膜晶体管tft1的漏电极的位置的第一漏区d1上，并且第二连接电极127
‑
2可以位于作为第二薄膜晶体管tft2的漏电极的位置的第二漏区d2上。因此，在平面图上，驱动电压线pl的一端125
‑
1和数据线dl的一端125
‑
2不占据单独的区域，并且可以与第一薄膜晶体管tft1或第二薄膜晶体管tft2重叠，从而可以确保更宽的设计空间。
94.因此，驱动电压线pl、数据线dl以及连接电极127
‑
1和127
‑
2可以包括包含mo、al、cu和ti等的各种导电材料，并且可以具有各种层叠结构。例如，驱动电压线pl、数据线dl以及连接电极127
‑
1和127
‑
2可以包括ti层和al层，或者可以具有ti/al/ti的多层结构。
95.此外，为了确保有源层121
‑
1和121
‑
2与栅电极123
‑
1和123
‑
2之间的绝缘性质，包括诸如氧化硅、氮化硅和/或氧氮化硅的无机材料的栅绝缘层103可以分别位于有源层121
‑
1和121
‑
2与栅电极123
‑
1和123
‑
2之间。此外，作为具有一定介电常数的层的第一层间绝缘层105可以位于栅电极123
‑
1和123
‑
2上方。第一层间绝缘层105可以是包括氧化硅、氮化硅和/或氧氮化硅的绝缘层。驱动电压线pl、数据线dl以及连接电极127
‑
1和127
‑
2可以位于第一层间绝缘层105之下。通过这种方式，包括无机材料的绝缘层可以通过化学气相沉积(cvd)或原子层沉积(ald)来形成。这可以应用于稍后将描述的实施例及其修改的示例。
96.在一些实施例中，栅绝缘层103可以在栅绝缘层103与栅电极123
‑
1和123
‑
2重叠的区中分别在有源层121
‑
1和121
‑
2与栅电极123
‑
1和123
‑
2之间。也就是说，栅绝缘层103可以仅位于与栅电极123
‑
1和123
‑
2位于其中的区相同的区中，并且可以在除了栅电极123
‑
1和123
‑
2位于其中的区之外的一个或多个区中被蚀刻。因此，栅绝缘层103以及栅电极123
‑
1和123
‑
2可以被蚀刻一次，并且可以仅使用一个掩模工艺来形成。因此，可以提高工艺的效率。
97.电容器cst可以具有上电极ce1和下电极ce2。在层间绝缘层在上电极ce1和下电极ce2之间的状态下，上电极ce1和下电极ce2可以彼此重叠以实现电容。在这种情况下，层间绝缘层可以用作电容器cst的介电层。
98.在一些实施例中，电容器cst的上电极ce1可以与第一薄膜晶体管tft1以及第二薄膜晶体管tft2的栅电极123
‑
1和123
‑
2位于同一层上。也就是说，上电极ce1可以包括与栅电
极123
‑
1和123
‑
2的材料相同的材料，并且可以具有与栅电极123
‑
1和123
‑
2的层叠结构相同的层叠结构。在这种情况下，与栅电极123
‑
1和123
‑
2一样，栅绝缘层103可以位于上电极ce1的下方，并且可以以与上电极ce1基本相同的面积与上电极ce1重叠，并且栅绝缘层103可以用作介电层。
99.此外，电容器cst的下电极ce2可以与第一薄膜晶体管tft1以及第二薄膜晶体管tft2的连接电极127
‑
1和127
‑
2位于同一层上。也就是说，下电极ce2可以包括与连接电极127
‑
1和127
‑
2的材料相同的材料，并且可以具有与连接电极127
‑
1和127
‑
2的层叠结构相同的层叠结构。在这种情况下，电容器cst的下电极ce2可以与在第二薄膜晶体管tft2的第二漏区d2上的第二连接电极127
‑
2一体地形成。
100.此外，电容器cst的下电极ce2可以与连接电极127
‑
1和127
‑
2、驱动电压线pl和数据线dl位于同一层上。也就是说，当电容器cst的下电极ce2、连接电极127
‑
1和127
‑
2、驱动电压线pl和数据线dl位于同一层时，它们可以包括相同的材料并且可以具有相同的层叠结构。在这种情况下，第一有源层121
‑
1或第二有源层121
‑
2可以位于下电极ce2下方，并且可以以与下电极ce2基本相同的面积与下电极ce2重叠。
101.平坦化层109可以位于第一薄膜晶体管tft1和第二薄膜晶体管tft2上。当作为显示元件200的示例的有机发光器件位于第一薄膜晶体管tft1和第二薄膜晶体管tft2上方时，平坦化层109通常可以平坦化用于覆盖第一薄膜晶体管tft1和第二薄膜晶体管tft2的保护层107的上部分。平坦化层109可以包括诸如苯并环丁烯(bcb)或六甲基二硅氧烷(hmdso)的有机材料。在图4至图5中，平坦化层109具有单层结构，但是在其他实施例中可以具有多层结构，并且各种修改是可能的。
102.在基板100的显示区域中，显示元件200可以位于平坦化层109上。显示元件200可以是有机发光器件，该有机发光器件包括像素电极210、对电极230以及在像素电极210与对电极230之间并且包括发射层的中间层220。
103.如图4和图5中所示，像素电极210可以通过形成在平坦化层109中的开口与第一薄膜晶体管tft1的第一连接电极127
‑
1接触，从而电连接到第一薄膜晶体管tft1。像素电极210可以是(半)透明电极或反射电极。在一些实施例中，像素电极210可以包括包含ag、mg、al、pt、pd、au、ni、nd、ir、cr及其化合物的反射层以及形成在反射层上的透明或半透明电极层。透明或半透明电极层可以包括选自由氧化铟锡(ito)、氧化铟锌(izo)、氧化锌(zno)、氧化铟(in2o3)、氧化铟镓(igo)以及氧化铝锌(azo)组成的组中的至少一种。在一些实施例中，像素电极210可以具有ito/ag/ito的堆叠结构。
104.像素限定层110可以位于平坦化层109上。像素限定层110可以具有与子像素中的每个子像素相对应的开口，从而限定发射区域和非发射区域。在这种情况下，开口可以被形成为使得像素电极210的中心的至少一部分可以被暴露。此外，像素限定层110可以增加像素电极210的边缘与像素电极210上的对电极230之间的距离，从而防止在像素电极210的边缘中发生电弧。像素限定层110可以包括诸如聚酰亚胺或hmdso的有机材料。
105.显示元件200的中间层220可以包括小分子量材料或聚合物材料。
106.当中间层220包括小分子量材料时，中间层220可以具有在其中空穴注入层(hil)、空穴传输层(htl)、发射层(eml)、电子传输层(etl)以及电子注入层(eil)堆叠成单个或复杂结构的结构，并且可以包括诸如铜酞菁(cupc)、n,n'
‑
双(1
‑
萘基)
‑
n,n'
‑
二苯基
‑
联苯胺
(npb)和三
‑8‑
羟基喹啉铝(alq3)的各种有机材料。这些层可以通过诸如真空沉积的方法形成。
107.当中间层220包括聚合物材料时，中间层220可以具有包括htl和eml的结构。在这种情况下，htl可以包括聚(3,4
‑
亚乙二氧基噻吩)(pedot)，并且eml可以包括聚苯乙炔类和聚芴类的聚合物材料。中间层220可以通过诸如丝网印刷或喷墨印刷或激光诱导热成像(liti)的方法来形成。中间层220不限于以上描述的示例，而是可以具有各种结构。此外，中间层220可以包括在多个像素电极210中一体地形成的层，或者可以包括被图案化以对应于多个像素电极210中的每个(当从垂直于基板100的方向观看时与多个像素电极210中的每个重叠)的层。
108.显示元件200的对电极230可以位于显示区域的上部。在示例中，对电极230可以包括一体层以覆盖显示区域的整个表面，并且可以位于显示区域的上部。也就是说，对电极230可以一体地形成在多个显示元件200中,以对应于多个像素电极210。在这种情况下，对电极230可以覆盖显示区域，并且可以延伸到显示区域外部的非显示区域的一部分。在另一示例中，对电极230可以包括被图案化成对应于多个像素电极210中的每个(例如，当从垂直于基板100的方向观看时与像素电极210中的每个重叠)的层，并且可以位于显示区域的上部。
109.对电极230可以是透明电极或反射电极。在一些实施例中，对电极230可以是透明电极或反射电极，并且可以包括具有小的功函数的、包括锂(li)、钙(ca)、lif/ca、lif/al、ag、mg及其化合物的金属薄层。此外，除了金属薄层之外，对电极230可以进一步包括诸如ito、izo、zno或in2o3的透明导电氧化物(tco)层。
110.此外，在其他实施例中，显示装置可以进一步包括被设置成覆盖显示元件200的封装层，并且从而可以保护显示元件200。封装层可以减少或防止由于来自外部的湿气或氧气引起的显示元件200的损坏的可能性。封装层可以覆盖显示区域，并且可以延伸到非显示区域的至少一部分。封装层可以包括第一无机封装层、有机封装层和第二无机封装层。
111.图6是示意性地图示出被包括在图1的显示装置中的bml的连接结构的截面图。
112.如图6中所示，bml 300可以与第一薄膜晶体管tft1的第一有源层121
‑
1的下部分间隔开。bml 300可以通过用于从像素电极210的底表面暴露bml 300的一部分的接触孔连接到像素电极210。因此，恒定电压或信号可以被施加到bml300，使得可以减少或防止由于静电放电引起的像素电路pc的损坏，并且因此，可以提高第一薄膜晶体管tft1的可靠性。
113.图7是示意性地图示出制造图1的显示装置的方法的流程图。
114.如图7中所示，根据一些实施例的制造显示装置的方法可以包括第一至第六掩模工艺s10、s20、s30、s40、s50和s60。也就是说，可以执行顺序地应用六个掩模的工艺以制造显示装置。
115.在下文中，将参照图8至图17详细描述掩模工艺中的每个掩模工艺，并且将省略具有以上描述的内容的冗余内容。
116.例如，将参照图8描述第一掩模工艺s10，将参照图9至图12描述第二掩模工艺s20，将参照图13描述第三掩模工艺s30，将参照图14描述第四掩模工艺s40，将参照图15描述第五掩模工艺s50，将参照图16描述第六掩模工艺s60，并且将参照图17描述形成显示元件200的中间层220和对电极230的操作。
117.图8至图17是沿着第一区px1截取的显示装置的截面图。然而，根据一些实施例的制造显示装置的方法可以在多个区中(例如，在区px1和px2中)并发地或基本上同时地执行。例如，材料层可以形成在包括多个区的基板100的整个表面上，并且所形成的材料层可以在区中的每个区中同时被图案化。
118.另一方面，在一些实施例中，在第一至第六掩模工艺s10、s20、s30、s40、s50和s60中使用的第一掩模至第六掩模可以意味着掩模组件，该掩模组件包括具有一个或多个开口(开口区)的框架以及在其中沿着图案形成有一个或多个开口的掩模。此外，如果合适的话(例如，在第二掩模工艺s20中)，可以应用半色调掩模。
119.图8是图示出第一掩模工艺s10的结果的工艺图。
120.第一掩模工艺s10可以包括在基板100上形成第一导电层以及将基板100上的第一导电层图案化成具有孤立的形状的bml 300。bml 300在其中被图案化的区可以是在后续工艺中驱动薄膜晶体管位于其中的区。此外，如图8中所示，bml300可以在基板100上被图案化，并且缓冲层101可以形成在所形成的bml 300上。
121.图9至图12是图示出第二掩模工艺s20的工艺图。
122.第二掩模工艺s20可以包括：在第一掩模工艺s10的结果上顺序地形成半导体层121m和第二导电层125m；将半导体层121m图案化成第一有源层121
‑
1和第二有源层121
‑
2并且将第二导电层125m图案化成驱动电压线pl、数据线dl、第一连接电极127
‑
1和第二连接电极127
‑
2。
123.在一些实施例中，在第二掩模工艺s20中使用的第二掩模可以是能够形成对于每个区具有台阶差的感光层的半色调掩模。半色调掩模可以包括全透射区、半透射区和非透射区。全透射区可以是在其中照射到半色调掩模上的所有光被透射的区，半透射区可以是在其中仅照射到半色调掩模上的光的一部分被透射的区，并且非透射区可以是在其中照射到半色调掩模上的所有光都被阻挡的区。当使用半色调掩模对在基板100的整个表面上形成为均匀厚度的感光层进行图案化时，在半色调掩模被布置在感光层的上部分上以与感光层重叠的情况下，与半色调掩模的全透射区重叠的区域可以是在其中感光层的全部被去除的非涂覆区域a3，与半色调掩模的半透射区重叠的区域可以是在其中仅感光层的一部分被去除的半涂覆区域a2，并且与半色调掩模的非透射区重叠的区域可以是在其中感光层不被去除的全涂覆区域a1。
124.例如，半色调掩模可以以一定的图案形成在诸如石英基板的透明基板上。在这种情况下，可以在石英基板上使用诸如cr或cro2的材料对非透射区进行图案化，并且半透射区可以通过使用选自由cr、si、mo、钽(ta)和al组成的组中的至少一种材料来调节组成部件的比率或厚度，来调节所照射的光的透光率。
125.例如，在第二掩模工艺s20中对半导体层121m和第二导电层125m进行图案化可以包括：在第二导电层125m上形成第一感光层400；通过使用第二掩模对第一感光层400进行图案化来形成第一感光层图案；去除位于第一感光层图案的非涂覆区域a3中的半导体层121m和第二导电层125m；将第一感光层图案的整个表面灰化掉位于第一感光层图案的半涂覆区域a2中的第一感光层400的厚度；使用选择性蚀刻去除位于第一感光层图案的半涂覆区域a2中的第二导电层125m；并且从第一感光层图案的整个表面去除第一感光层400。
126.在这种情况下，第一感光层400可以包括当光被照射到第一感光层400上时引起化
学改变的材料(光刻胶)。例如，第一感光层400可以包括诸如双叠氮化物、甲基丙烯酸酯或肉桂酸酯的负型光刻胶，和/或可以包括诸如聚甲基丙烯酸甲酯、萘醌二叠氮化物或聚丁烯1
‑
砜的正型光刻胶。然而，第一感光层400不限于以上描述的示例。
127.如图9中所示，在第一感光层图案中，当第二掩模位于第二导电层125m上时，被照射在全透射区上的所有光可以透射通过与第二掩模的全透射区重叠的非涂覆区域a3，使得可以去除第一感光层400的全部，并且因此，可以形成用于暴露第二导电层125m的开口。进一步，被照射在半透射区上的光的一部分可以透射通过与第二掩模的半透射区重叠的半涂覆区域a2，使得可以设置具有小于第一感光层400的初始厚度的厚度的第一感光层400。此外，被照射在非透射区上的光的全部可以在与第二掩模的非透射区重叠的全涂覆区域a1中被阻挡，使得可以保留第一感光层400，并且可以形成具有初始厚度的第一感光层400。
128.随后，如图10中所示，半导体层121m和第二导电层125m的位于第一感光层图案的未涂覆区域a3中的部分可以被去除。使用光刻胶的干蚀刻工艺或湿蚀刻工艺等可以被应用于这样的去除工艺。然而，在其他实施例中可以使用任何图案化工艺。这也可以被应用于制造显示装置的方法的其他图案化工艺。
129.随后，如图11中所示，可以执行灰化工艺以从第一感光层图案的整个表面去除第一感光层400的位于第一感光层图案的半涂覆区域a2中的一部分。参照图11，在执行灰化工艺之后，在全涂覆区域a1中可以保留第一感光层400的一部分，并且可以从半涂覆区域a2去除第一感光层400的所有部分。因此，可以暴露位于半涂覆区域a2中的第二导电层125m。
130.例如，在灰化工艺中，可以供给氧气，并且可以施加射频或微波，从而生成等离子体，并且等离子体中的离子或自由基成分可以与光刻胶发生化学反应，并且这些离子可以与感光层(光刻胶)碰撞，使得感光层可以被去除。然而，其他实施例不限于此。
131.随后，如图12中所示，可以通过使用选择性蚀刻工艺来去除位于通过灰化工艺暴露的半涂覆区域a2中的第二导电层125m。在这种情况下，选择性蚀刻工艺可以是使用光刻胶的干蚀刻工艺或湿蚀刻工艺等，但是工艺不限于此。像在使用相对于第二导电层125m和半导体层121m满足预定蚀刻率的材料的工艺中一样，选择性蚀刻工艺可以包括用于增强要蚀刻的层的选择性的任意蚀刻工艺。
132.当通过以上描述的过程完成有源层121
‑
1和121
‑
2、驱动电压线pl、数据线dl以及连接电极127
‑
1和127
‑
2的图案化时，可以从第一感光层图案的整个表面去除第一感光层400。去除第一感光层400的工艺可以使用剥离工艺或剥去工艺，但是工艺不限于此。
133.尽管未在图12中示出，但是当电容器cst的下电极ce2与驱动电压线pl、数据线dl以及连接电极127
‑
1和127
‑
2位于同一层上时，下电极ce2可以在第二掩模工艺s20中与驱动电压线pl、数据线dl以及连接电极127
‑
1和127
‑
2一起形成。与驱动电压线pl、数据线dl以及连接电极127
‑
1和127
‑
2一样，具有与下电极ce2的面积基本相同的面积的有源层可以位于下电极ce2的下部分处。
134.图13是图示出第三掩模工艺s30的结果的工艺图。
135.第三掩模工艺s30可以包括：在第二掩模工艺s20的结果上顺序地形成第一绝缘层和第三导电层；使用第三掩模将第一绝缘层图案化成栅绝缘层103；并且将第三导电层图案化成栅电极123
‑
1和123
‑
2。
136.例如，第三掩模工艺s30可以包括：在第二掩模工艺s20的结果的整个表面上顺序
地形成第一绝缘层和第三导电层；在第二感光层形成在第三导电层上之后，使用第二掩模形成第二感光层图案；并且通过执行蚀刻工艺去除位于除栅绝缘层103和栅电极123
‑
1和123
‑
2位于其中的区之外的区中的第一绝缘层和第三导电层。在这种情况下，在栅绝缘层103和栅电极123
‑
1和123
‑
2上的蚀刻工艺可以不单独执行，而是可以执行一个蚀刻工艺以并行地或基本上同时蚀刻栅绝缘层103以及栅电极123
‑
1和123
‑
2。因此，可以蚀刻并去除第一绝缘层的在栅电极123
‑
1和123
‑
2不位于其中的区中的部分。栅绝缘层103可以基本上仅位于与栅电极123
‑
1和123
‑
2重叠的区中。
137.在一些实施例中，当电容器cst的上电极ce1与栅电极123
‑
1和123
‑
2位于同一层上时，上电极ce1可以在第三掩模工艺s30中与栅电极123
‑
1和123
‑
2一起形成，并且与栅电极123
‑
1和123
‑
2一样，具有与上电极ce1的面积基本相同的面积的栅绝缘层103可以位于上电极ce1的下部分处。
138.图14是图示出第四掩模工艺s40的结果的工艺图。
139.第四掩模工艺s40可以包括：在第三掩模工艺s30的结果上形成第二绝缘层；并且通过使用第四掩模在第二绝缘层上形成多个接触孔。
140.例如，在第四掩模工艺s40中，可以在第三掩模工艺s30的结果上形成第二绝缘层，并且在第二绝缘层上形成感光层图案，使得可以通过使用第四掩模仅在形成多个接触孔的位置中暴露第二绝缘层，并且可以在第二绝缘层中的在其中暴露第二绝缘层的区中形成接触孔。此外，附加层(例如，绝缘层、保护层或平坦化层等)可以位于第二绝缘层的上部分或下部分。在这种情况下，形成在第二绝缘层中的接触孔可以延伸到附加层。
141.在这种情况下，多个接触孔可以包括用于暴露第一栅电极123
‑
1的一部分的第一接触孔、用于暴露第一连接电极127
‑
1的一部分的第二接触孔、用于暴露第二连接电极127
‑
2的一部分的第三接触孔以及用于暴露bml 300的一部分的第四接触孔。
142.图15是图示出第五掩模工艺s50的结果的工艺图。
143.第五掩模工艺s50可以包括：在第四掩模工艺s40的结果上形成第四导电层；并且将第四导电层图案化成像素电极210和桥接电极215。
144.例如，在第五掩模工艺s50中，感光层图案可以在第四掩模工艺s40的结果上形成为使得第四掩模工艺s40的结果的顶表面可以通过使用第五掩模仅在像素电极210和桥接电极215在其中要被形成的区中暴露，并且电极材料可以被布置在被暴露的区中，使得可以形成像素电极210和桥接电极215。
145.像素电极210可以通过在第四掩模工艺s40中形成的第二接触孔连接到第一连接电极127
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1，并且桥接电极215可以通过在第四掩模工艺s40中形成的第一接触孔和第三接触孔连接到第一栅电极123
‑
1和第二连接电极127
‑
2。因此，第一薄膜晶体管tft1和像素电极210可以彼此电连接，并且第一薄膜晶体管tft1和第二薄膜晶体管tft2可以通过桥接电极215彼此电连接。
146.在第五掩模工艺s50中，电极材料甚至可以被布置在第四接触孔中。在这种情况下，bml 300可以通过第四接触孔连接到像素电极210。
147.图16是图示出第六掩模工艺s60的结果的工艺图。
148.第六掩模工艺s60可以包括：在第五掩模工艺s50的结果上形成像素限定层；并且将像素限定层图案化成用于限定发射区域和非发射区域的像素限定层110。
149.例如，在第六掩模工艺s60中，感光层图案可以在第五掩模工艺s50的结果上被形成为使得感光层可以仅位于在其中通过使用第六掩模要形成像素限定层110的开口的区中，并且像素限定层材料可以被布置在除了感光层位于其中的区的区中，使得可以形成具有用于暴露像素电极210的一部分的开口的像素限定层110。
150.如图17中所示，在第六掩模工艺s60之后，可以形成显示元件200的中间层220和对电极230。
151.如以上描述的，根据一些实施例，可以提高工艺的效率并且可以确保设计空间的显示装置及其制造方法可以被实现。本公开的范围不受所描述的方面的限制。
152.应理解，本文中描述的实施例应仅在描述性意义上被考虑，并且不用于限制的目的。实施例内的特征或方面的描述通常应被认为可用于其他实施例中的其他类似特征或方面。尽管已经参照附图描述了一个或多个实施例，但是本领域普通技术人员将理解，可以在一个或多个实施例中进行形式和细节上的各种改变，而不脱离由所附权利要求限定的精神和范围，而所附权利要求的功能等同物应包括在由所附权利要求限定的精神和范围中。