一种半导体器件制备方法与流程

1.本发明涉及半导体领域，尤其涉及一种半导体器件制备方法。


背景技术：

2.随着半导体器件的微细化和高集成化，小尺寸的加工窗口、关键尺寸均匀性(cdu)的控制、交叠区域偏差(ovl)的控制、采用过多掩模等问题已经逐渐成为量产的瓶颈。
3.在现有技术中，半导体器件的连接结构一般为，衬底层经由接触构件连接至其上方的金属层，以及通过导通构件形成与金属层之间的连接。特别地，在大批量的半导体制造中，所涉及的结构设计包括连接有源区域的金属导件(md，metal to diffusion)、连接栅极区域的金属导件(mp，metal to poly)、接触构件-导通构件的连接(vc，via-contact)和间隔件(cmd，cutmd)等等。
4.结合图1，既有的半导体器件的制备方法是，
5.s101、提供一基体，基体具体包括：衬底层11’、阻挡层14’、介质层15’、终止层16’，衬底层11’上设有有源结构12’和栅极结构13’，阻挡层14’抵接栅极结构13’的侧壁并覆盖衬底层11’的位于栅极结构13’之间的部分的上表面以及有源结构12’的上表面，所述阻挡层14’与栅极结构13’高度平齐，所述阻挡层14’向内凹陷形成位于栅极结构13’之间的凹槽，介质层15’填充所述凹槽且与栅极结构13’高度平齐，终止层16’覆盖在栅极结构13’、阻挡层14’、介质层15’的上方；
6.s102、在基体上方淀积介质层21’；
7.s103、贯穿介质层21’、终止层16’、和/或介质层15’与阻挡层14’形成接触孔30’，具体的：先形成暴露有源结构12预定区域的第一类接触孔；再形成暴露栅极结构13预定区域的第二类接触孔。
8.s104、填充接触孔30’并平坦化，形成包括衬垫层和接触件的接触构件31’。
9.s105、在介质层21’和接触构件31’上淀积停止层212’，再在停止层212’上沉淀介质层22’。
10.s6、采用双大马士革工艺，先在介质层22’上蚀刻形成沟槽50’，再形成贯穿停止层212’和介质层22’的通孔50’，在所述通孔50’和沟槽填充金属材料并平坦化，形成导通构件5’和金属层4’。
11.上述制备方法的缺陷是：至少需要三类光掩模，对应形成接触孔、导通孔和金属沟槽的过程，需要至少两次的光刻以及多步刻蚀，工艺过程繁琐；而且，容易出现接触构件和导通构件错位现象，而且随时现在技术发展往小型化发展趋势，错位问题愈演愈严重。二者的错位，一是导致形成的器件关键尺寸存在偏差且均匀性较差；二是错位的构件造成较大的寄生电容。


技术实现要素：

12.本发明要解决的技术问题在于，针对现有技术的上述制备工艺繁琐、容易出现接
触构件和导通构件错位的缺陷，提供一种半导体器件制备方法。
13.本发明解决其技术问题所采用的技术方案是：构造一种半导体器件制备方法，所述方法包括：
14.步骤一，提供一基体，所述基体包括设置栅极结构和有源结构的衬底层；
15.步骤二，在所述基体上方淀积形成第一介质层；
16.步骤三，形成联接构件，包括：开设一次性贯穿所述第一介质层的用于暴露所述栅极结构或/和有源结构的开口，在开口中淀积导电材料形成连接所述栅极结构或/和有源结构的联接构件；
17.步骤四，在第一介质层和联接构件上方形成金属层，需要与所述金属层连通的栅极结构或/和有源结构经由所述联接构件实现所述金属层的连通。
18.优选地，所述方法还包括：在所述步骤三中，对于需要与金属层连通的栅极结构和有源结构，均为其开设一次性贯穿所述第一介质层的开口，在开口中淀积导电材料形成连接所述栅极结构或/和有源结构的联接构件。
19.优选地，所述第一介质层包括下层间介质层和上层间介质层，所述步骤二具体包括：在所述基体上方沉淀形成下层间介质层，在所述下层间介质层上沉淀形成上层间介质层；
20.所述方法还包括：在所述步骤二中形成下层间介质层后，对于部分需要与金属层连通的栅极结构或/和有源结构，为其开设贯穿所述下层间介质层的开口，在开口中淀积导电材料形成接触构件；在所述步骤三中，对于剩余部分需要与金属层连通的栅极结构或/和有源结构，为其开设一次性贯穿所述下层间介质层和上层间介质层的开口，在开口中分别淀积导电材料形成联接构件；以及，形成贯穿所述上层间介质层的用于与所述接触构件连接的导通构件。
21.优选地，所述的在开口中淀积导电材料，包括：先在开口中的整个底面和部分/整个侧面淀积一层导电材料形成衬垫层，然后在开口中淀积导电材料至填满整个开口。
22.优选地，所述方法还包括：在形成联接构件时，沿所述第一介质层深度方向开设的开口中分批次填充形成沿所述第一介质层的深度方向堆叠的至少两层联接结构，先形成与所述栅极结构和/或有源结构抵接的最底部的一层联接结构，最后形成与所述金属层抵接的最顶部的一层联接结构。
23.优选地，所述的分批次填充形成沿所述第一介质层的深度方向堆叠的至少两层联接结构，包括：
24.非顶部联接结构形成步骤：通过原子层沉积沿着开口的底部和侧壁淀积形成具有凹槽的初设衬垫层，并在凹槽中填充虚设件；通过蚀刻初设衬垫层和虚设件至所需高度；去除虚设件露出凹槽，并在凹槽中填充金属材料；蚀刻金属材料至所需高度得到一层联接结构；如果接下来要形成的非最顶部的联接结构，则再次执行所述非顶部联接结构形成步骤，否则执行如下的顶部联接结构形成步骤：
25.顶部联接结构形成步骤：在设有联接结构的开口中以及第一介质层的表面上，依次沉积衬垫层和联接件的材料，在通过平坦化去除多余的材料，以暴露第一介质层的表面并在开口中形成最顶部的一层联接结构。
26.优选地，所述步骤四具体包括：在第一介质层和联接构件上方形成连续的停止层；
蚀刻停止层，填充形成贯穿停止层的金属层，需要与所述金属层连通的栅极结构或/和有源结构经由所述联接构件实现所述金属层的连通。
27.优选地，所述的蚀刻停止层，填充形成贯穿停止层的金属层，具体包括：通过光刻，在连续的停止层中蚀刻贯穿停止层的沟槽以暴露需要与金属层连通的联接构件，形成图案化的停止层；在图案化的停止层的沟槽中及其上方淀积连续的金属，并通过平坦化以暴露图案化的停止层且形成图案化的金属层。
28.优选地，所述步骤三中，在开设开口时，先形成暴露有源结构预定区域的开口，再形成暴露栅极结构预定区域的开口。
29.优选地，所述基体还包括阻挡层、第二介质层和终止层；阻挡层抵接栅极结构的侧壁，并覆盖衬底层的位于栅极结构之间的部分的上表面以及有源结构的上表面，所述阻挡层与栅极结构高度平齐，所述阻挡层向内凹陷形成位于栅极结构之间的凹槽；第二介质层填充所述凹槽且与栅极结构高度平齐；终止层覆盖在栅极结构、阻挡层、第二介质层的上方；
30.所述的形成暴露有源结构预定区域的开口，包括：开设贯穿所述第一介质层、终止层、第二介质层、阻挡层的开口以暴露有源结构预定区域；
31.所述的形成暴露栅极结构预定区域的开口，包括：开设贯穿所述第一介质层和终止层的开口以暴露栅极结构预定区域。
32.本发明的半导体器件制备方法，具有以下有益效果：本发明只需要两类光掩模，相应的，本发明应用于生产线上，能够为制程上节省大量光掩模；现有技术中，采用双大马士革工艺形成导通构件和金属层，过程繁琐，容易造成器件缺陷，比如先形成沟槽后，在形成导通孔过程中所需的光刻胶容易累积在沟槽，而本发明采用单大马士革工艺形成联接构件和金属层，工艺稳定性高；本发明节省传统方法中的中段制程(meol)，缩短了工艺流程，大大缩小生产周期；而且，现有技术中制备方法所形成的半导体器件，容易出现接触构件和导通构件错位问题，严重影响器件形成，而本发明中，采用单一的联接构件实现金属层与栅极结构/有源结构的联接，降低出现错位的可能性，因为中段制程过程中，往往需要使用大量光掩模，容易出现多次错位问题，制程窗口小，而每节省一次光掩模，则可以避免产生一次错位的问题。
附图说明
33.为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图：
34.图1是现有的半导体器件制备过程示意图；
35.图2是本发明实施例一的半导体器件制备方法的流程图；
36.图3是实施例一中步骤s101提供的基体的剖视图；
37.图4是实施例一中步骤s102形成第一介质层后的示意图；
38.图5是实施例一中步骤s1031中开设的开口示意图；
39.图6是实施例一中步骤s1032形成联接构件后的示意图；
40.图7是第二种形式的联接构件的示意图；
41.图8是第三种形式的联接构件的示意图；
42.图9是第四种形式的联接构件的示意图；
43.图10是实施例一中经过步骤s104和s105形成金属层后的示意图；
44.图11是实施例二最终制备得到的半导体器件的剖视图。
具体实施方式
45.为了便于理解本发明，下面将参照相关附图对本发明进行更全面的描述。附图中给出了本发明的典型实施例。但是，本发明可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本发明的公开内容更加透彻全面。
46.除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本发明。需要说明的是，本文所使用的术语“垂直的”、“水平的”、“左”、“右”以及类似的表述只是为了说明的目的。
47.本说明书中使用的“第一”、“第二”等包含序数的术语可用于说明各种构成要素，但是这些构成要素不受这些术语的限定。使用这些术语的目的仅在于将一个构成要素区别于其他构成要素。例如，在不脱离本发明的权利范围的前提下，第一构成要素可被命名为第二构成要素，类似地，第二构成要素也可以被命名为第一构成要素。本文所使用的术语“和/或”包括一个或多个相关的所列项目的任意的和所有的组合。
48.本发明总的思路是：在基体上方淀积形成第一介质层后，设计单独的联接构件，其直接贯穿第一介质层后连接栅极结构或/和有源结构，采用单一的联接构件实现金属层与栅极结构、有源结构的联接，可以减少大量光罩的使用，以及节省传统方法中的中段制程(meol)，缩短了工艺流程，大大缩小生产周期，而且此种方法得到的半导体器件可以大大减少错位的情况。
49.为了更好的理解上述技术方案，下面将结合说明书附图以及具体的实施方式对上述技术方案进行详细的说明，应当理解本发明实施例以及实施例中的具体特征是对本技术技术方案的详细的说明，而不是对本技术技术方案的限定，在不冲突的情况下，本发明实施例以及实施例中的技术特征可以相互组合。
50.实施例一
51.本实施例是要制备如图10所示的半导体器件，该半导体器件包括：基体、第一介质层、联接构件3、停止层4和金属层41。基体作为第一层结构，第一介质层是第二层结构，停止层4和金属层41是第三层结构。联接构件3为一导电构件，其贯穿第二层结构以实现第一层结构和第三层结构中需要连通的结构的连接。
52.其中，本实施例的半导体器件制备方法包括：
53.s101：提供一基体。
54.如图3，基体包括衬底层11、阻挡层14、第二介质层15和终止层16。
55.衬底层11上设置栅极结构13和有源结构12，有源结构12包括源、漏极结构。本发明主要是对第一层结构中的栅极结构13和有源结构12与第三层结构中的金属层41的连通方式进行改进，栅极结构13和有源结构12是本领域常识，此处不再赘述。
56.阻挡层14抵接栅极结构13的侧壁，并覆盖衬底层11的位于栅极结构13之间的部分的上表面以及有源结构12的上表面，所述阻挡层14与栅极结构13高度平齐，所述阻挡层14向内凹陷形成位于栅极结构13之间的凹槽。
57.第二介质层15填充阻挡层14的凹槽且与栅极结构13高度平齐。
58.终止层16覆盖在栅极结构13、阻挡层14、第二介质层15的上方。
59.s102：在所述基体上方淀积形成第一介质层。
60.参考图4，第一介质层包括下层间介质层21和上层间介质层22，该步骤主要包括：
61.s1021、在所述基体上方沉淀形成下层间介质层21，所述下层间介质层21采用低k介电材料；
62.s1022、在所述下层间介质层21上沉淀形成上层间介质层22，所述上层间介质层22采用极低k(elk)介电材料，比如k值(即介电常数值)小于2.9的介质材料。
63.s103、形成联接构件3，包括：
64.s1031、开设一次性贯穿上层间介质层22、下层间介质层21的用于暴露所述栅极结构13或/和有源结构12的开口30。参考图5，在开设开口30时，先开设贯穿上层间介质层22、下层间介质层21、终止层16、第二介质层15、阻挡层14的开口30以暴露有源结构12预定区域，再开设贯穿上层间介质层22、下层间介质层21和终止层16的开口30以暴露栅极结构13预定区域。
65.所谓一次性贯穿，是指的开口的开设是一次性的，现有技术中接触构件和导通构件的开口是分步骤开设的，而本发明在形成上层间介质层22、下层间介质层21之后，一步到位地开设开口即可，无需分批次开口。
66.需要说明的是，现有技术中，因为接触构件和导通构件是分两步走，因此现有技术中对应的第一介质层一定要分两次形成，而本发明中的第一介质层虽然本实施例中给出的是分两次形成，但是实际上也是可以采用一次成型的介质层。
67.可以理解的是，联接构件3还可以同时连接栅极结构13和有源结构12，此种结构是毗连结构，比如图6中，左边的栅极结构13和有源结构12，分别通过独立的所述联接构件3连通到所述金属层41，而右边的栅极结构13和有源结构12通过同一个联接构件3连通到金属层41，右边的这种联接构件3即实现的是毗连结构的功能，对应的开口即图5中右边的开口，开设这种开口时也是先开设暴露有源结构12预定区域的部分，然后开设暴露栅极结构13预定区域的部分。
68.更进一步地，形成联接构件3的开口的口径从下往上口径逐渐增大，相应的，所述联接构件3的周壁与基体水平面之间是呈锐角的，比如本实施例中联接构件3的周壁与基体水平面的角度为65
°
至90
°
。现有技术中，接触构件的周壁与金属层41底面形成圆角或倒角，而本发明中联接构件3与金属层41底面形成转折角。
69.s1032、在开口30中淀积导电材料并平坦化，形成连接所述栅极结构13或/和有源结构12的联接构件3，如图6所示。
70.其中，导电材料为钨、铜、钴、铷、钼、或上述组分的合金。
71.本实施例中，联接构件3实际上就是单独的裸露的联接件，没有衬垫层。需要说明的是，参考图7，联接构件3还可以是由联接件32和包覆所述联接件32底部和侧壁的衬垫层31组成。对应的，本发明的方法还包括：先在开口中的整个底面和部分/整个侧面淀积一层
导电材料形成衬垫层31，然后在开口中淀积导电材料至填满整个开口以形成联接件32，所述衬垫层31和联接件32共同构成所述联接构件3。
72.衬垫层31的材质是金属单质、金属合金、金属氮化物、金属硅化物中的至少一种，比如钛、氮化钛、铜锰化合物，还可以依据介质层中的硅材料，选择性生长成金属硅化物，比如钛硅化合物、锰硅化合物。比如，步骤s1032中在用导电材料填满整个开口之前，可以增加钛硅化合物的选择性生长制程，在开口中一层淀积钛，并通过高温条件与介质层中硅形成钛硅化合物(衬垫层)，以降低器件中电阻值。
73.图7中的衬垫层31是包覆整个联接件32的底部和侧壁的，参考图8，在其他实施例中，可以仅包覆联接件32的底部和部分侧壁。衬垫层31的作用是起黏合作用，提高联接件32与介质层之间的结合力，同时阻挡或减缓联接件32中元素扩散。
74.考虑到联接构件3制作过程中，需要在上层间介质层22、下层间介质层21的深度方向开孔贯穿整个上层间介质层22、下层间介质层21，所以开孔的深度较深，在后期填充金属材料时容易出现填充间隙等问题，为此，参考图9，可以对联接构件3的制作过程进行优化，具体的，所述方法还包括：在形成联接构件3时，沿第一介质层深度方向开设的开口30中分批次填充形成沿第一介质层的深度方向堆叠的至少两层联接结构，先形成与所述栅极结构13和/或有源结构12抵接的最底部的一层联接结构，最后形成与所述金属层41抵接的最顶部的一层联接结构。例如，以图9的三层联接结构为例，该三层联接结构的制作过程是：
75.首先，制作最底部的一层联接结构：通过原子层沉积沿着开口的底部和侧壁淀积形成具有凹槽的初设衬垫层，并在凹槽中填充虚设件；通过蚀刻初设衬垫层和虚设件至所需高度以形成第一个衬垫层；去除虚设件露出凹槽，并在凹槽中填充金属材料；蚀刻金属材料至所需高度以形成最底部的一层联接结构。
76.然后，制作中间的一层联接结构：在设有最底部联接结构的开口中，通过原子层沉积沿着开口的底部和侧壁淀积形成具有凹槽的初设衬垫层，并在凹槽中填充虚设件；通过蚀刻初设衬垫层和虚设件至所需高度以形成第二个衬垫层；去除虚设件露出凹槽，并在凹槽中填充金属材料；蚀刻金属材料至所需高度以形成中间的一层联接结构。
77.最后，制作最顶部的一层联接结构：在设有中间联接结构的开口中以及上层间介质层22的表面上，依次沉积衬垫层和联接件的材料，在通过化学机械平坦化去除多余的材料，以暴露上层间介质层22的表面并在开口中形成最顶部的一层联接结构。
78.如此，将联接构件3拆分为多层联接结构来实现，采用多层联接结构能避免开口深宽比过大所带来的填充间隙等问题，提高填充质量。
79.s104、在第一介质层和联接构件3上方形成金属层41，需要与所述金属层41连通的栅极结构13或/和有源结构12经由所述联接构件3实现所述金属层41的连通。
80.具体的，在上层间介质层22和联接构件3上方形成连续的停止层4，通过光刻，在连续的停止层4中蚀刻贯穿停止层4的沟槽以暴露需要与金属层41连通的联接构件3，形成图案化的停止层4；在图案化的停止层4的沟槽中及其上方淀积连续的金属，并通过平坦化以暴露图案化的停止层4且形成图案化的金属层41。本实施例最终得到的半导体器件如图10所示。
81.需要说明的是，金属层的形成方式并不限于本实施例的方式，本实施例中是因为联接构件对应的开口深宽比过高，从工艺效率和可操作性角度上讲，大概率采用上述方式
而已，实际上还可以是其他方式，只要能形成图案化金属层即可，比如参照导通构件的形成过程，可以在第一介质层上形成贯穿的开口和沟槽，填充开口和沟槽形成联接构件和金属层。
82.实施例二
83.前述的实施例一中，在步骤s103中对于需要与金属层41连通的栅极结构13和有源结构12，均为其开设一次性贯穿第一介质层的开口30，在开口30中淀积导电材料形成连接所述栅极结构13或/和有源结构12的联接构件3，即将联接构件3应用到了栅极结构13和金属层41的连接，以及有源结构12和金属层41的连接。可以理解的是，所涉及的联接构件3并不一定需要同时应用于连接栅极结构13和有源结构12，可以仅应用于栅极结构13和有源结构12中的其中一个与金属层41的连接，另一个保持原有的接触构件和导通构件的连接方案，具体根据器件需求设计。因此，在其他实施例中，所述半导体器件中的需要与金属层41连通的栅极结构13和有源结构12中，可以部分是通过对应的所述联接构件3连通到所述金属层41，其余部分是通过接触构件和导通构件连通到所述金属层41，实施例二即是为了制备此种半导体器件。
84.本实施例与实施例一的不同主要在于：
85.1)在实施例一的步骤s102中形成下层间介质层21后，对于部分需要与金属层41连通的栅极结构13或/和有源结构12，为其开设贯穿所述下层间介质层21的开口，在开口中淀积导电材料形成接触构件。
86.2)在实施例一的步骤s103中，对于剩余部分需要与金属层41连通的栅极结构13或/和有源结构12，为其开设一次性贯穿上层间介质层22和下层间介质层21的开口，在开口中分别淀积导电材料形成联接构件3；以及，形成贯穿所述上层间介质层22的用于与所述接触构件连接的导通构件。
87.参考图11，下面以保留连接有源结构12的接触构件的方案为例，介绍本实施例的具体的制备方法，该方法具体包括如下步骤：
88.s201：提供一基体，基体具体参考实施例一的步骤s101，此处不再赘述。
89.s202：在所述基体上方沉淀形成下层间介质层21。
90.s203：形成有源结构12的接触构件，具体包括：开设贯穿下层间介质层21、终止层16、第二介质层15、阻挡层14的开口以暴露有源结构12预定区域，在开口中淀积导电材料形成接触构件。当然，接触构件的具体制作过程也可以参考本实施例的联接构件3的制作过程。
91.s204：在所述下层间介质层21和接触构件上沉淀形成上层间介质层22。
92.s205：形成有源结构12的导通构件，具体的：贯穿上层间介质层22形成位于接触构件上方的空腔，填充空腔形成与所述接触构件连接的导通构件。导通构件的具体制作过程，可以参考接触构件的具体制作过程。
93.s206：形成栅极结构13的联接构件3，具体包括：开设贯穿第一介质层和终止层16的开口以暴露栅极结构13预定区域，在开口中淀积导电材料并平坦化，形成连接所述栅极结构13的联接构件3。当然，联接构件3的具体制作方法可以参考实施例一的步骤s103部分，此处不再赘述。
94.s207：在上层间介质层22、联接构件3、导通构件的上方形成连续的停止层4。
95.s208：蚀刻停止层4，填充形成贯穿停止层4并与联接构件3、导通构件连通的金属层41，具体参考实施例一的步骤s105，此处不再赘述。
96.可以理解的是，并非所有的联接构件3、导通构件都需要连通金属层41，金属层41的具体图案，可以根据需要与金属层41连通的联接构件3、导通构件的位置来设计的。另外，金属层41的图案可能分为相互独立的多个子图案，每一个子图案连通不同的联接构件3、导通构件。
97.需要说明的是，现有技术中，形成连接栅极的接触构件、导通构件，和形成连接源、漏极的接触构件、导通构件，往往是分步进行的，原因之一是二者的接触构件深度不一致，如果一步到位，难以保证所形成两类接触孔的精确度；原因之二是，受光源的衍射等原因，导致光刻工艺过程中所形成的图形化光刻胶层容易出现尺寸偏差。而随着器件的小型化，这两类接触孔甚至其对应的两类通孔之间的空余间隙过低，所能提供光学邻近校正空间不足，因为采用分步骤过程方能达到更精准的尺寸。因此，即便是采用本发明的实施例二，同样能节省部分光掩模(比如，连接栅极结构类的光掩模)。
98.综上所述，本发明的半导体器件制备方法，具有以下有益效果：本发明只需要两类光掩模(即为对应形成联接构件的光掩模和对应形成金属层的光掩模)，相应的，本发明应用于生产线上，能够为制程上节省大量光掩模；现有技术中，采用双大马士革工艺形成导通构件和金属层，过程繁琐，容易造成器件缺陷，比如先形成沟槽后，在形成导通孔过程中所需的光刻胶容易累积在沟槽，而本发明采用单大马士革工艺形成联接构件和金属层，工艺稳定性高；本发明节省传统方法中的中段制程(meol)，缩短了工艺流程，大大缩小生产周期；而且，现有技术中制备方法所形成的半导体器件，容易出现接触构件和导通构件错位问题，严重影响器件形成，而本发明中，采用单一的联接构件实现金属层与栅极结构/有源结构的联接，降低出现错位的可能性，因为中段制程过程中，往往需要使用大量光掩模，容易出现多次错位问题，制程窗口小，而每节省一次光掩模，则可以避免产生一次错位的问题。
99.上面结合附图对本发明的实施例进行了描述，但是本发明并不局限于上述的具体实施方式，上述的具体实施方式仅仅是示意性的，而不是限制性的，本领域的普通技术人员在本发明的启示下，在不脱离本发明宗旨和权利要求所保护的范围情况下，还可做出很多形式，这些均属于本发明的保护之内。