场效应晶体管结构及其制作方法与流程

1.本公开涉及半导体技术领域，具体而言，涉及一种场效应晶体管结构及其制作方法。


背景技术：

2.互补全包围栅圆柱体纳米线或纳米薄片场效应晶体管(complementary field effect transistor，cfet)是将一对或多对p型晶体管和n型晶体管垂直交叉堆叠设置的晶体管。这种堆叠方式可以减小晶体管的占用面积，因此可以增加每单位面积的晶体管的密度。
3.cfet主要有纳米线沟道和纳米片沟道，沟道与栅极之间通过绝缘介质隔离。通过栅极偏置电压可以使沟道内的多数载流子积累，以控制沟道电流。
4.为了达到对沟道电流更好地控制，提高栅极的控制能力显得尤为重要。
5.需要说明的是，在上述背景技术部分公开的信息仅用于加强对本公开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。


技术实现要素：

6.本公开的目的在于克服上述现有技术中的不足，提供一种场效应晶体管结构及其制作方法，可提高栅极的控制能力。
7.根据本公开的一个方面，提供一种场效应晶体管结构，包括：
8.衬底；
9.第一介质层，覆盖于所述衬底的上表面；
10.第一掺杂型半导体结构，形成于所述第一介质层的上表面；
11.第二介质层，形成于所述第一掺杂型半导体结构的上表面，所述第二介质层内嵌入有第一子掺杂型半导体结构；
12.第二子掺杂型半导体结构，形成于所述第二介质层的上表面，所述第二子掺杂型半导体结构与所述第一子掺杂型半导体结构连接形成第二掺杂型半导体结构；
13.共享栅极结构，填充于第一介质层和所述第二介质层中，且环绕所述第一掺杂型半导体结构和所述第二掺杂型半导体结构。
14.可选的，还包括：
15.第三介质层，设置于所述第二介质层和所述第一掺杂型半导体结构之间，用于间隔所述第一子掺杂型半导体结构与所述第一掺杂型半导体结构。
16.可选的，所述第一子掺杂型半导体结构至少有两个，在所述第二子掺杂型半导体结构延伸方向上，两个所述第一子掺杂型半导体结构位于所述共享栅极结构的两侧。
17.可选的，还包括：
18.第一栅介质层，设置于所述第一掺杂型半导体结构部分表面；
19.第二栅介质层，设置于所述第二掺杂型半导体结构部分表面；
20.所述共享栅极结构与所述第一栅介质层接触以环绕所述第一掺杂型半导体结构；所述共享栅极结构与所述第二栅介质层接触以环绕所述第二掺杂型半导体结构。
21.可选的，所述第一介质层上形成有第一沟槽，部分所述共享栅极结构填充于所述第一沟槽内。
22.可选的，所述第二介质层上形成有第二沟槽和第三沟槽，部分所述共享栅极结构填充于所述第二沟槽内，所述第一子掺杂型半导体结构填充于所述第三沟槽内。
23.可选的，所述共享栅极结构和所述衬底之间设置有第三栅介质层。
24.可选的，在所述第一掺杂型半导体结构延伸方向上，所述第二介质层的长度小于所述第一掺杂型半导体结构的长度，以漏出所述第一掺杂型半导体结构两端的上表面；
25.在所述第二掺杂型半导体结构延伸方向上，所述共享栅极结构的长度小于所述第二子掺杂型半导体结构的长度，以漏出所述第二子掺杂型半导体结构两端的上表面。
26.可选的，还包括：
27.绝缘介质层，形成于所述第二介质层的侧壁、所述第二栅介质层的侧壁、所述第二掺杂型半导体结构的侧壁以及所述共享栅极结构的侧壁。
28.根据本公开的一个方面，提供一种场效应晶体管结构的制作方法，包括：
29.提供衬底；
30.在所述衬底上依次形成第一介质层、第一掺杂型半导体结构以及第二介质层，所述第一介质层和所述第二介质层中形成有牺牲层；
31.部分去除所述第二介质层；
32.形成第二掺杂型半导体结构，所述第二掺杂型半导体结构包括第一子掺杂型半导体结构和第二子掺杂型半导体结构，所述第一子掺杂型半导体结构嵌入于所述第二介质层中；
33.去除所述牺牲层，并沉积环绕所述第一掺杂型半导体结构和所述第二掺杂型半导体结构的共享栅极结构。
34.可选的，所述在所述衬底上依次形成第一介质层、第一掺杂型半导体结构以及第二介质层，包括：
35.在所述衬底上沉积第一介质层；
36.在所述第一介质层中形成第一沟槽，在所述第一沟槽内沉积第一牺牲层；
37.在所述第一介质层上形成第一掺杂型半导体结构；
38.在所述第一掺杂型半导体结构上形成第二介质层，在所述第二介质层内形成第二沟槽，在所述第二沟槽内填充第二牺牲层。
39.可选的，所述部分去除所述第二介质层，包括：
40.在所述第二介质层上形成图形化的第一掩膜层；
41.以所述第一掩膜层为掩膜，刻蚀所述第二介质层，形成第三沟槽；
42.所述形成第二掺杂型半导体结构，包括：
43.在所述第三沟槽中形成第一子掺杂型半导体结构，在所述第一子掺杂型半导体结构和所述第二介质层的上表面形成第二子掺杂型半导体结构。
44.可选的，去除所述牺牲层，并沉积环绕所述第一掺杂型半导体结构和所述第二掺杂型半导体结构的共享栅极结构，包括：
45.利用湿法刻蚀工艺去除第一牺牲层和第二牺牲层，以暴露所述第一沟槽和所述第二沟槽；
46.在所述第一掺杂型半导体结构的部分表面沉积第一栅介质层；
47.在所述第二掺杂型半导体结构的部分表面沉积第二栅介质层；
48.沉积共享栅极结构，所述共享栅极结构填充所述第一沟槽及所述第二沟槽，且覆盖所述第二栅介质层上表面。
49.可选的，所述在所述第一介质层上形成第一掺杂型半导体结构，包括：
50.在所述第一介质层上沿预设方向形成所述第一掺杂型半导体结构，所述第二子掺杂型半导体结构的延伸方向与所述第一掺杂型半导体结构的延伸方向同向。
51.可选的，在所述第一介质层上形成第一掺杂型半导体结构之后，所述方法还包括：
52.在所述第一掺杂型半导体结构上形成第二掩膜层，所述第二掩膜层暴露出所述第一掺杂型半导体结构的两端；
53.通过离子注入工艺在所述第一掺杂型半导体结构延伸方向的两端形成源漏区；
54.去除所述第二掩膜层。
55.可选的，在所述第一掺杂型半导体结构上形成第二介质层之前，所述方法还包括：
56.在所述第一掺杂型半导体结构上形成第三介质层，所述第三介质层用于间隔所述第二掺杂型半导体结构与所述第一掺杂型半导体结构。
57.可选的，在形成第二掺杂型半导体结构之后，所述方法还包括：
58.在所述第二掺杂型半导体结构上形成第三掩膜层，所述第三掩膜层暴露出所述第二掺杂型半导体结构的两端；
59.通过离子注入工艺在所述第二掺杂型半导体结构延伸方向的两端形成源漏区；
60.去除所述第三掩膜层。
61.可选的，在去除第一牺牲层和第二牺牲层之后，所述方法还包括：
62.对所述第一掺杂型半导体结构和所述第二掺杂型半导体结构进行氧化处理及湿法腐蚀处理；
63.在预设温度下对所述第一掺杂型半导体结构和所述第二掺杂型半导体结构进行氢退火处理。
64.在本公开示例性实施方式中，通过设置第一子掺杂型半导体结构以增大第二掺杂型半导体结构的长度，从而可以增大共享栅极结构在栅介质层下面形成的沟道长度，使得由栅极结构可控制的电荷数增多，从而可以提高电压控制阈值的大小，达到提高栅电极控制能力的目的。
65.应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。
附图说明
66.此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本公开的实施例，并与说明书一起用于解释本公开的原理。显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
67.图1为相关技术中cfet结构的三维立体示意图。
68.图2为图1中cfet的第一纵截面示意图。
69.图3为图1中cfet的与第一纵截面垂直的第二纵截面示意图。
70.图4为本公开示例性实施方式提供的一种场效应晶体管结构的示意图。
71.图5为本公开示例性实施方式提供的另一种场效应晶体管结构的示意图。
72.图6(a)-图6(i)为本公开示例性实施方式提供的制作场效应晶体管结构的说明图。
具体实施方式
73.现在将参考附图更全面地描述示例实施方式。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的实施方式；相反，提供这些实施方式使得本发明将全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。图中相同的附图标记表示相同或类似的结构，因而将省略它们的详细描述。
74.上述所描述的特征、结构或特性可以以任何合适的方式结合在一个或更多实施方式中，如有可能，各实施例中所讨论的特征是可互换的。在上面的描述中，提供许多具体细节从而给出对本发明的实施方式的充分理解。然而，本领域技术人员将意识到，可以实践本发明的技术方案而没有所述特定细节中的一个或更多，或者可以采用其它的方法、材料等。在其它情况下，不详细示出或描述公知结构、材料或者操作以避免模糊本发明的各方面。
75.虽然本说明书中使用相对性的用语，例如“上”“下”来描述图标的一个组件对于另一组件的相对关系，但是这些术语用于本说明书中仅出于方便，例如根据附图中所述的示例的方向。能理解的是，如果将图标的装置翻转使其上下颠倒，则所叙述在“上”的组件将会成为在“下”的组件。当某结构在其它结构“上”时，有可能是指某结构一体形成于其它结构上，或指某结构“直接”设置在其它结构上，或指某结构通过另一结构“间接”设置在其它结构上。
76.用语“一个”、“一”、“该”、“所述”“至少一个”用以表示存在一个或多个要素/组成部分/等；用语“包括”和“具有”用以表示开放式的包括在内的意思并且是指除了列出的要素/组成部分/等之外还可存在另外的要素/组成部分/等。用语“第一”和“第二”仅作为标记使用，不是对其对象的数量限制。
77.在相关技术中，如图1-3所示，cfet主要包括硅衬底101、埋层氧化层102、p型晶体管105和n型晶体管106，其中，p型105和n型晶体管106沿垂直方向堆叠穿插设置在栅电极103内，p型晶体管105和n型晶体管106由栅电极103、栅氧化层104构成。p型晶体管105和n型晶体管106共用一个栅电极103作为信号输入端vin，共用一个漏极作为信号输出端vout；p型晶体管105和n型晶体管106的两个源极，其中一个接地，另一个连接供电电源v
dd
。
78.上述cfet结构是将两个不同类型的晶体管，即p型晶体管105和n型晶体管106堆叠在一起的三维电子器件，可以减小器件的占用面积，进而增加每单位面积的晶体管的密度。
79.如果栅源极上的输入电压vin过小，不足以改变半导体内的电荷分布情况，则不能使晶体管导通。如果增大输入电压vin，那么栅电极103会使得不与栅电极103接触的栅氧化层104另一面形成一个带负电的电子层，这个电子层称为沟道，可以为两端的源极和漏极提供一个导电的通道，使得晶体管处于导通的状态。
80.然而，由于cfet受到水平方向和高度方向的尺寸限制，栅电极103使得不与栅电极103接触的栅氧化层104另一面面形成的沟道长度较短，导致由栅电极控制的电子层的电荷较少，可控制性较差。
81.基于此，本公开示例性实施方式提供了一种场效应晶体管结构，如图4所示，该场效应晶体管结构可以包括衬底410、第一介质层420、第一掺杂型半导体结构430、第二介质层440、第二掺杂型半导体结构450和共享栅极结构460，其中：
82.衬底410主要是用于保证晶体管机械强度的硅衬底，其结构可以是长方体型，厚度可以根据实际情况设置，例如，几微米等，本示例性实施方式对此不作特殊限定。
83.第一介质层420覆盖于衬底410的上表面，是一种绝缘介质层，主要为共享栅极结构460的形成提供空间。
84.可选的，第一介质层420可以是全部覆盖衬底410的上表面，也可以是部分覆盖。
85.应理解，在本公开示例性实施方式中，“覆盖”均可以既指全部覆盖，也可以指部分覆盖。
86.第一掺杂型半导体结构430形成于第一介质层420的上表面，该第一掺杂型半导体结构430可以是n型半导体结构，也可以是p型半导体结构。如果在纯硅结构中掺杂少量的砷或磷，则可以形成n型半导体结构；如果在纯硅结构中掺杂少量的硼，则可以形成p型半导体结构。
87.在实际应用中，所形成的第一掺杂型半导体结构430的形状可以是纳米线形状，也可以是纳米片形状。另外，也可以根据实际需要，在第一介质层420上形成多个第一掺杂型半导体结构430。
88.第二介质层440形成于第一掺杂型半导体结构430的上表面，第二介质层440可以为共享栅极结构460的形成提供空间，并且第二介质层440内嵌入有第一子掺杂型半导体结构451，其中，第一子掺杂型半导体结构451是第二掺杂型半导体结构450的一部分。
89.需要说明的是，第二介质层440不仅覆盖于第一掺杂型半导体结构430的上表面，而且覆盖于第一掺杂型半导体结构430之外的第一介质层420的上表面，也就是说，第二介质层440在水平方向的截面积是大于第一掺杂型半导体结构430在水平方向的截面积的，从而便于第二掺杂型半导体结构450的形成。
90.本公开示例性实施方式中，用于形成第二掺杂型半导体结构450的第二子掺杂型半导体结构452，形成于第二介质层440的上表面。该第二子掺杂型半导体结构452的形状与第一掺杂型半导体结构430的形状相同。所形成的第二掺杂型半导体结构450可以是n型半导体结构，也可以是p型半导体结构，具体的，在第一掺杂型半导体结构430为n型半导体结构时，对应的第二掺杂型半导体结构450为p型半导体结构；在第一掺杂型半导体结构430为n型半导体结构时，对应的第二掺杂型半导体结构450为p型半导体结构。
91.需要说明的是，如果在第一介质层420上形成了多个第一掺杂型半导体结构430，那么相应的，需要在与第一掺杂型半导体结构430对应的位置形成第二掺杂型半导体结构450，以形成多对第一掺杂型半导体结构430和第二掺杂型半导体结构450，进一步起到减小晶体管占用面积的作用。
92.共享栅极结构460填充于第一介质层420和第二介质层440中，且环绕第一掺杂型半导体结构430和第二掺杂型半导体结构450，以便于沟道形成后导通第一掺杂型半导体结
构430两端的源极和漏极、以及导通第二掺杂型半导体结构450两端的源极和漏极。
93.为了便于沟道的形成，本公开示例性实施方式提供的场效应晶体管结构，还需要包括第一栅介质层470和第二栅介质层480，其中：
94.第一栅介质层470设置于第一掺杂型半导体结构430的部分表面，共享栅极结构460与第一栅介质层470接触以环绕第一掺杂型半导体结构430。第一栅介质层470可以起到隔离共享栅极结构460和第一掺杂型半导体结构430的作用；并且该第一栅介质层470为栅氧化层，其用于形成导通第一掺杂型半导体结构430两端源极和漏极的沟道。
95.第二栅介质层480设置于第二掺杂型半导体结构450的部分表面；共享栅极结构460与第二栅介质层480接触以环绕第二掺杂型半导体结构450。第二栅介质层480可以起到隔离共享栅极结构460和第二掺杂型半导体结构450的作用；并且该第二栅介质层480也为栅氧化层，其用于形成导通第二掺杂型半导体结构450两端源极和漏极的沟道。
96.在实际应用中，第一栅介质层470和第二栅介质层480可以采用较薄的栅极介质层，例如，其厚度可以在2-20nm之间。采用较薄的栅极介质层能够有效减小栅介质中电荷中心的影响。该栅极介质层的材料可以包括常用的金属氧化物或高k氧化物，或者是二维电介质材料如氮化硼、二氧化硅等，本公开示例性实施方式对此不作特殊限定。
97.在本公开示例性实施方式中，为了形成共享栅极结构460，第一介质层420上形成有第一沟槽，部分共享栅极结构460填充于该第一沟槽内；另外，第二介质层440上形成有第二沟槽，部分共享栅极结构460填充于该第二沟槽内。参照图1可以看出，从第二掺杂型半导体结构450上方注入的形成共享栅极结构460的栅极材料会沉积于第一沟槽和第二沟槽中，并最终填充满第一沟槽和第二沟槽，且位于第二掺杂型半导体结构450上方的栅极材料和流入到第一沟槽、第二沟槽内的栅极材料会形成为一体结构，最终成为环绕第一掺杂型半导体结构430和第二掺杂型半导体结构450的共享栅极结构460。
98.具体的，为了形成第二掺杂型半导体结构450，同样需要在第二介质层440中形成第三沟槽，并将第一子掺杂型半导体结构451形成于第三沟槽内，所形成的第一子掺杂型半导体结构451和形成在第二沟槽内部分共享栅极结构460之间间隔有第二栅介质层480。第二栅介质层480可与第一栅介质层470同步形成。
99.在本公开示例性实施方式中，所形成的第一子掺杂型半导体结构451位于第二子掺杂型半导体结构452下表面的局部位置，且第一子掺杂型半导体结构451有可能垂直于第二子掺杂型半导体结构452设置。
100.在实际应用中，为了进一步增大沟道的长度，沿第二子掺杂型半导体结构452的延伸方向上，可以在第二子掺杂型半导体结构452的下表面间隔形成多个第一子掺杂型半导体结构451，例如，在第二子掺杂型半导体结构452的下表面至少形成两个第一子掺杂型半导体结构451，为了提高结构的对称性，两个第一子掺杂型半导体结构451可以位于共享栅极结构460的两侧，且对称设置。还可以根据第二子掺杂型半导体结构452的尺寸，设置四个、六个第一子掺杂型半导体结构451等，本公开示例性实施方式对此不作特殊限定。
101.本公开示例性实施方式提供的场效应晶体管结构还包括第三介质层490，该第三介质层490设置于第二介质层440和第一掺杂型半导体结构430之间，用于间隔第一子掺杂型半导体结构451与第一掺杂型半导体结构430。在第二介质层440中形成第三沟槽时，第三介质层490可以防止第三沟槽直接贯通至第一掺杂型半导体结构430，以防止第一子掺杂型
半导体结构451与第一掺杂型半导体结构430直接接触，避免器件结构漏电失效。
102.在实际应用中，由于衬底410通常也是由具有导电性质的材料制成，因此，还需要在共享栅极结构460和衬底410之间设置第三栅介质层411，达到隔离共享栅极结构460和衬底410的目的。第三栅介质层411可与第二栅介质层480及第一栅介质层470同步形成。
103.在本公开示例性实施方式中，通过设置第一子掺杂型半导体结构451可以增大第二掺杂型半导体结构450的长度，从而可以增大共享栅极结构460在第二栅介质层480下面形成的沟道长度，使得由栅电极可控制的电子层的电荷数增多，从而可以提高电压控制阈值的大小，达到提高栅电极控制能力的目的。
104.对于图4所示的场效应晶体管结构而言，第一掺杂型半导体结构430和第二掺杂型半导体结构450的源极、漏极的接线端可以设置在第一掺杂型半导体结构430和第二掺杂型半导体结构450的两端，即可以在端部设置引出线，从而可以进一步增大沟道长度，达到提高栅电极控制能力的效果。
105.参照图5，示出了本公开示例性实施方式提供的另一种场效应晶体管结构的示意图。图5中，在第一掺杂型半导体结构430的延伸方向上，第二掺杂型半导体结构450、第二介质层440的长度和第三介质层490的长度均要小于第一掺杂型半导体结构430的长度，从而可以漏出第一掺杂型半导体结构430两端的上表面，所漏出的上表面可以作为第一掺杂型半导体结构430的源极区和漏极区，以用于设置引出线。
106.同样的，在第二掺杂型半导体结构450的延伸方向上，共享栅极结构460的长度和部分第二栅介质层480的长度小于第二子掺杂型半导体结构452的长度，从而可以漏出第二子掺杂型半导体结构452两端的上表面，所漏出的上表面可以作为第二掺杂型半导体结构450的源极区和漏极区，以用于设置引出线。
107.对于图5所示的场效应晶体管结构，还需要设置绝缘介质层510，该绝缘介质层510需要形成于第二介质层440的侧壁、第三介质层490的侧壁、第二栅介质层480的侧壁、第二掺杂型半导体结构450的侧壁以及共享栅极结构460的侧壁，从而达到绝缘保护晶体管的作用。
108.在实际应用中，绝缘介质层510的厚度可以设置地较薄，例如，其厚度可以在1-10nm之间，只要能达到绝缘的目的即可。该绝缘介质层510的材料可以为氮化硅等，本公开示例性实施方式对此不作特殊限定。
109.上述示例性实施方式仅仅列举了增大第二掺杂型半导体结构450的长度的场效应晶体管结构，在实际应用中，还可以通过同样的方式增大第一掺杂型半导体结构430的长度，来达到提高栅电极控制能力的目的。
110.也就是说，在提高栅电极控制能力的过程中，可以通过采用仅仅增大第一掺杂型半导体结构430长度的方式来实现，或者仅仅增大第二掺杂型半导体结构450长度的方式来实现，亦或者是通过同时增大第一掺杂型半导体结构430长度和第二掺杂型半导体结构450长度的方式来实现，本公开示例性实施方式对此不作限定。
111.下面将结合图6(a)-图6(i)详细描述本公开示例性实施方式提供的场效应晶体管结构的制作方法。
112.应理解，为了说明工艺效果，附图中并不是按照实际器件结构比例所画。具体制作工艺步骤如下：
113.步骤1：提供衬底，衬底材料需要能够导电，可以是常见的si，ge等半导体。所形成的衬底可为矩形衬底，衬底的掺杂浓度可为轻掺杂，掺杂浓度可以根据实际需要确定。
114.步骤2：在衬底上依次形成第一介质层、第一掺杂型半导体结构以及第二介质层，第一介质层和第二介质层中形成有牺牲层。
115.如图6(a)所示，在衬底410上沉积有第一介质层420，该第一介质层420为绝缘介质层，具体可以采用原子层沉积方法制作。在沉积好的第一介质层420中形成第一沟槽，具体可以以掩膜层作为掩膜在第一介质层420中形成第一沟槽；接着，在第一沟槽内沉积第一牺牲层601，并在沉积有第一牺牲层601的第一介质层420上形成第一掺杂型半导体结构430。
116.具体的，可以在第一介质层420上沿预设方向形成第一掺杂型半导体结构430，并且该第一掺杂型半导体结构430的形状可以是纳米线形状，或者是纳米片形状，可以根据具体形状确定形成第一掺杂型半导体结构430的方法，此处不作特殊限定。另外，上述的预设方向可以根据实际情况来设置，本公开示例性实施方式对此不作特殊限定。
117.如图6(b)所示，在形成第一掺杂型半导体结构430之后，可以在第一掺杂型半导体结构430上形成第二掩膜层602，该第二掩膜层602可以暴露出第一掺杂型半导体结构430的两端；接着，可以通过离子注入工艺在第一掺杂型半导体结构430沿上述预设方向的两端形成源漏区。在形成源漏区后可去除该第二掩膜层602。此处对于具体的离子注入工艺不作赘述。
118.如图6(c)所示，在去除第二掩膜层之后，在第一掺杂型半导体结构430上形成第三介质层490，第三介质层490主要用于间隔第二掺杂型半导体结构与上述第一掺杂型半导体结构430，因此，第三介质层490的厚度比第一介质层420的厚度小，具体的厚度尺寸可根据实际情况确定，此处不作特殊限定。
119.如图6(c)所示，在形成的第三介质层490上，还需要再形成第二介质层440，并在第二介质层440内形成第二沟槽，且在第二沟槽内填充第二牺牲层603，该第二沟槽和第二牺牲层603的形成过程与上述的第一沟槽和第一牺牲层601的形成过程可以相同，此处不再赘述。
120.步骤3，部分去除第二介质层。
121.如图6(c)所示，在形成第二牺牲层603后，可以在第二介质层440上形成图形化的第一掩膜层，并以第一掩膜层604为掩膜，刻蚀第二介质层440，以形成第三沟槽605，如图6(d)所示，第三沟槽605可以有两个。
122.步骤4，形成第二掺杂型半导体结构，第二掺杂型半导体结构包括第一子掺杂型半导体结构和第二子掺杂型半导体结构，第一子掺杂型半导体结构嵌入于第二介质层中。
123.如图6(e)所示，在第三沟槽中形成第一子掺杂型半导体结构610，在第一子掺杂型半导体结构和第二介质层440的上表面形成第二子掺杂型半导体结构，第二子掺杂型半导体结构和第一子掺杂型半导体结构连接为一体，以形成第二掺杂型半导体结构450。
124.步骤5，去除牺牲层，并沉积环绕第一掺杂型半导体结构和第二掺杂型半导体结构的共享栅极结构。
125.如图6(f)所示，在形成第二掺杂型半导体结构之后，可以在第二掺杂型半导体结构上形成第三掩膜层606，具体是在第二子掺杂型半导体结构上形成第三掩膜层606，所述第三掩膜层606暴露出第二掺杂型半导体结构450的两端；再通过离子注入工艺可以在第二
掺杂型半导体结构450延伸方向的两端形成源漏区，其中，第二子掺杂型半导体结构的延伸方向与第一掺杂型半导体结构430的延伸方向同向。在形成源漏区后，去除所述第三掩膜层606。
126.如图6(g)所示，利用湿法刻蚀工艺去除第一牺牲层601和第二牺牲层603，以暴露第一沟槽和第二沟槽，同时也部分暴露出了第二掺杂型半导体结构450和第一掺杂型半导体结构430。
127.还可以利用先氧化再湿法腐蚀(例如，稀氢氟酸)的方法处理暴露出来的第二掺杂型半导体结构450和第一掺杂型半导体结构430，以使得第二掺杂型半导体结构450和第一掺杂型半导体结构430形成具有圆角的外表面，从而得到截面大致为跑道形的p型/n型半导体纳米片或纳米线。随后，还可以在预设温度，例如，高于800℃-1200℃的温度下进行氢退火处理，其中，退火时间可为5分钟到8小时。进行氢退火可使腐蚀处理后的p型/n型半导体纳米片或纳米线表面更加光滑、致密。
128.如图6(h)所示，采用化学气相沉积工艺或原子层沉积工艺沉积高介电常数的电介质作为栅介质层。具体的，在第一掺杂型半导体结构430的部分表面沉积第一栅介质层470；在第二掺杂型半导体结构的部分表面沉积第二栅介质层480，该第二栅介质层480也覆盖第二掺杂型半导体结构450的上表面。另外，也需要在第一沟槽的靠近衬底410部分和第二掺杂型半导体结构的上表面沉积第三栅介质层411。
129.在获得的如图6(h)所示的结构中沉积共享栅极结构460，该共享栅极结构460填充第一沟槽及第二沟槽，且覆盖第二栅介质层480上表面，从而获得如图4所示的场效应晶体管结构。
130.在获得如图4所示的场效应晶体管结构之后，还可以进行进一步处理，以获得如图5所示的场效应晶体管结构。具体可以包括如下工艺步骤：
131.如图6(i)所示，可以利用掩膜工艺去除第三介质层490、第二介质层440和第二掺杂型半导体结构450的两端，以暴露出第一掺杂型半导体结构430的源漏区；利用掩膜工艺去除共享栅极结构460和第二掺杂型半导体结构450上表面沉积的第二栅介质层480的两端，以暴露出第二掺杂型半导体结构450的源漏区。
132.接着，在第三介质层490的侧壁、第二介质层440的侧壁、第二栅介质层480的侧壁、第二掺杂型半导体结构450的侧壁以及所述共享栅极结构460的侧壁沉积绝缘介质层，最终漏出的第一掺杂型半导体结构430源漏区和第二掺杂型半导体结构450源漏区形成连接端，获得如图5所示的场效应晶体管结构。
133.需要说明的是，本公开示例性实施方式提供的场效应晶体管结构的制作方法仅是示意性说明，本公开对每个部件的制作工艺并不限定。
134.应理解，在本公开的各种实施方式中，上述各过程的序号大小并不意味着执行顺序的先后，各过程的执行顺序应以其功能和内在逻辑确定，而不应对本公开示例性实施方式的实施过程构成任何限定。
135.本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本公开的其它实施方案。本技术旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本公开的真正范围和精神由所附的
权利要求指出。