存储器件的制作方法

存储器件
1.相关申请的交叉引用
2.本技术要求2020年9月4日提交的申请号为10-2020-0113116的韩国专利申请的优先权，其通过引用整体合并于此。
技术领域
3.本公开涉及半导体器件，并且更具体地，涉及具有增强的电子集成的存储器件。


背景技术：

4.二维(2d)半导体器件的集成度主要由存储单元所占据的面积来确定，从而它受到精细图案形成技术的水平影响很大。因此，尽管2d半导体器件的集成度一直在增大，但是它受到使图案微型化所需的超高价设备的改进的限制。为了克服2d器件的这种限制，已经提出了具有以三维(3d)布置的存储单元的存储器件。


技术实现要素：

5.根据本公开的各种实施例，提供了3d存储单元和具有更高集成度的存储器件。
6.根据本公开的实施例，一种存储单元包括：衬底；位线，其从衬底起沿着第一方向竖直地取向；纳米片晶体管，其包括至少一个纳米片，所述至少一个纳米片从位线起沿着与第一方向垂直的第二方向水平地取向；以及电容器，其从纳米片晶体管起沿着第二方向水平地取向。
7.根据本公开的实施例，一种存储单元包括：衬底；位线，其从衬底起沿着第一方向竖直地取向；第一筒体，其从位线起沿着与第一方向垂直的第二方向水平地取向；第二筒体，其与第一筒体水平地间隔开；至少两个纳米片，其在第一筒体与第二筒体之间水平地取向；字线，其被掩埋在第一筒体和第二筒体中，并且围绕至少两个纳米片；以及电容器，其从第二筒体起沿着第二方向水平地取向。
8.根据本公开的实施例，一种存储单元包括：衬底；位线，其从衬底起沿着第一方向竖直地取向；至少两个纳米片，其从位线起沿着与第一方向垂直的第二方向水平地取向；字线，其包括围绕至少两个纳米片的围绕部分以及从围绕部分起沿着第二方向延伸的第一掩埋部分和第二掩埋部分；第一掺杂部分，其从纳米片的第一侧起水平地取向、连接至位线并且围绕第一掩埋部分；第二掺杂部分，其从纳米片的第二侧起水平地取向并且围绕第二掩埋部分；以及电容器，其从第二掺杂部分起沿着第二方向水平地取向。
9.根据本公开的实施例，存储器件包括：外围电路部分；以及存储单元阵列，其包括从外围电路部分起沿着第一方向竖直地布置的多个存储单元，其中，多个存储单元中的每个包括：位线，其沿着第一方向竖直地取向；纳米片晶体管，其包括至少两个纳米片，所述至少两个纳米片从位线起沿着与第一方向垂直的第二方向水平地取向；以及电容器，其从纳米片晶体管起沿着第二方向水平地取向。
10.根据本公开，在存储器件中，晶体管和电容器可以以3d层叠在衬底上。因此，存储
器件可以具有增大的集成度。
11.根据本公开，具有环栅(gate-all-around)结构的字线wl可以将至少两个纳米片与彼此竖直相邻的存储单元的字线电屏蔽。
12.通过下面的附图和本公开的各种实施例的详细描述，将更好地理解本发明的这些和其他特征以及优点。
附图说明
13.图1是示意性地示出根据本公开的实施例的存储器件的配置的视图。
14.图2a是沿图1的线a-a
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截取的截面图。
15.图2b是沿图1的线b-b
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截取的截面图。
16.图3是详细地示出图1的有源层act的视图。
17.图4a和图4b分别是示出字线wl和有源层act的布置的立体图和分解立体图。
18.图5a是示意性地示出根据本公开的实施例的存储器件的配置的视图。
19.图5b是沿着图5a的线a1-a1
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截取的截面图。
20.图5c是沿着图5a的线b1-b1
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截取的截面图。
21.图6是示出共享位线的镜像型存储单元阵列的视图。
22.图7是示出共享板线的镜像型存储单元阵列的视图。
23.图8a是示意性地示出根据本公开的实施例的存储器件的配置的视图。
24.图8b是沿着图8a的线a-a
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截取的截面图。
25.图9a是示意性地示出根据本公开的实施例的存储器件的配置的视图。
26.图9b是沿着图9a的线a-a
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截取的截面图。
27.图10是示意性地示出根据本公开的实施例的存储器件的配置的视图。
28.图11a是沿着图10的线a-a
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截取的截面图。
29.图11b是沿着图10的线b-b
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截取的截面图。
30.图12是详细示出图10的有源层act的视图。
31.图13是示出字线wl和有源层act的布置的分解立体图。
具体实施方式
32.在下文中，参考示意性截面图、平面图或框图描述了本公开的实施例。可以根据制造技术和/或公差对视图进行更改或修改。因此，本公开的实施例不限于如本文所示和所说明的特定类型，而是可以涵盖由制造工艺导致的改变或修改。例如，可以示意性地示出附图中所示的区域或面积，并且所示出的它们的形状仅作为示例提供，而不是限制本公开的类别或范围。
33.图1是示意性地示出根据本公开的实施例的存储器件的配置的视图。图2a是沿图1的线a-a
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截取的截面图。图2b是沿图1的线b-b
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截取的截面图。图3是详细地示出图1的有源层act的视图。图4a和图4b分别是示出字线wl和有源层act的布置的立体图和分解立体图。
34.参考图1至图4b，存储器件100可以包括存储单元mc。存储单元mc可以位于衬底结构ls上。存储单元mc可以包括位线bl、晶体管tr和电容器cap。位线bl可以从衬底结构ls起沿着第一方向d1竖直地取向。晶体管tr可以从位线bl起沿着垂直于第一方向d1的第二方向
d2水平地取向。电容器cap可以从晶体管tr起沿着第二方向d2水平地取向。晶体管tr可以包括沿着第三方向d3水平地取向的字线wl。
35.衬底结构ls可以包括适合于半导体加工的任何材料。衬底结构ls可以包括导电材料、电介质材料和半导体材料中的至少一种或更多种。各种材料可以形成在衬底结构ls上。衬底结构ls可以包括半导体衬底。半导体衬底可以由含硅材料形成。例如，衬底结构ls可以包括硅、单晶硅、多晶硅、非晶硅、硅锗、单晶硅锗、多晶硅锗、掺杂碳的硅、其组合或其多层结构。衬底结构ls可以包括其他半导体材料，例如锗。衬底结构ls可以包括复合半导体衬底，例如，第iii/v族半导体衬底(诸如gaas)。衬底结构ls可以包括绝缘体上硅(soi)衬底。
36.根据一个实施例，衬底结构ls可以包括半导体衬底以及形成在半导体衬底上的多个集成电路(ic)、多级金属布线(mlm)或其组合。衬底结构ls可以包括外围电路部分pc。外围电路部分pc可以包括用于控制存储单元mc的多个控制电路。外围电路部分pc可以包括连接至位线bl的感测放大器(sa)和连接至字线wl的子字线驱动器。外围电路部分pc在图5a、图6和图7中用附图标记“pc”表示。
37.位线bl可以包括竖直地取向的柱体。位线bl可以包括硅基材料、金属基材料或其组合。位线bl可以包括多晶硅、氮化钛、钨或其组合。例如，位线bl可以包括掺杂有n型杂质的多晶硅或氮化钛(tin)。位线bl可以包括氮化钛和钨的叠层(tin/w)。位线bl可以包括竖直地取向的金属柱体。
38.晶体管tr可以包括横向晶体管。晶体管tr可以包括环栅(gaa，gate-all-around)晶体管。晶体管tr可以包括有源层act和字线wl。有源层act可以从位线bl起沿着第二方向d2水平取向。字线wl可以沿着与第一方向d1和第二方向d2垂直的第三方向d3水平地取向。有源层act可以包括第一掺杂部分sr、第二掺杂部分dr以及至少一个通道部分ch1和ch2。至少一个通道部分ch1和ch2可以位于第一掺杂部分sr与第二掺杂部分dr之间。第一掺杂部分sr可以提供有源层act的第一边沿，并且第二掺杂部分dr可以提供有源层act的第二边沿。有源层act可以包括含硅材料。有源层act可以包括单晶硅层、多晶硅层、掺杂的硅层、掺杂的多晶硅层或其组合。第一掺杂部分sr和第二掺杂部分dr可以包括n型杂质或p型杂质。第一掺杂部分sr和第二掺杂部分dr可以包括磷(p)、砷(as)、硼(b)、铟(in)或其组合。第一掺杂部分sr和第二掺杂部分dr可以掺杂有相同的杂质。第一掺杂部分sr和第二掺杂部分dr也可以分别被称为第一源极/漏极和第二源极/漏极。通道部分ch1和ch2可以包括与第一掺杂部分sr和第二掺杂部分dr的杂质不同的杂质。
39.第一掺杂部分sr可以经由位于位线bl与第一掺杂部分sr之间的位线接触节点blc连接至位线bl。位线接触节点blc和第一掺杂部分sr可以包括相同的材料。例如，位线接触节点blc和第一掺杂部分sr可以包括例如掺杂有n型杂质的掺杂多晶硅。可选地，第一掺杂部分sr可以包括第一掺杂多晶硅。位线接触节点blc可以包括第二掺杂多晶硅和金属硅化物的叠层。第二掺杂多晶硅可以连接至第一掺杂部分sr，并且金属硅化物可以连接至位线bl。根据一个实施例，位线接触节点blc和第一掺杂部分sr可以具有包括单层掺杂多晶硅的整体结构。第一掺杂部分sr可以连接至通道部分ch1和ch2的第一边沿。还可以在位线bl与位线接触节点blc之间形成欧姆接触层(诸如金属硅化物)。
40.第二掺杂部分dr可以连接至电容器cap。第二掺杂部分dr可以连接至电容器cap的储存节点sn。参考图3，第二掺杂部分dr可以包括连接至通道部分ch1和ch2的开口侧表面
dr1。第二掺杂部分dr可以包括连接至电容器的储存节点sn的封闭侧表面dr2。第二掺杂部分dr可以连接至通道部分ch1和ch2的第二边沿。第二掺杂部分dr可以被成形为例如筒体并且可以沿着第二方向d2水平地取向。例如，第二掺杂部分dr的开口侧表面dr1可以对应于筒体的入口，而第二掺杂部分dr的封闭侧表面dr2可以对应于筒体的底部。第二掺杂部分dr还可以包括在开口侧表面dr1与封闭侧表面dr2之间的外壁dr3。内部间隙ig可以由外壁dr3和封闭侧表面限定。内部间隙ig可以被称为凹陷部。
41.通道部分ch1和ch2可以沿着第二方向d2水平地取向。通道部分ch1和ch2可以在第一掺杂部分sr与第二掺杂部分dr之间沿着第二方向d2水平地取向。通道部分ch1和ch2可以各自被形成为水平的平板。通道部分ch1和ch2沿着第二方向d2的长度可以大于通道部分ch1和ch2沿着第三方向d3的长度。通道部分ch1和ch2也可以被称为纳米片或纳米片通道。由于通道部分ch1和ch2沿第二方向d2水平地取向，因此通道部分ch1和ch2也可以被称为“横向纳米片”。通道部分ch1和ch2可以包括至少两个通道部分，例如，第一通道部分ch1和第二通道部分ch2。第一通道部分ch1和第二通道部分ch2可以沿着第一方向d1竖直地布置。在第一通道部分ch1与第二通道部分ch2之间的空间可以用字线wl的一部分填充。第一通道部分ch1的厚度可以与第二通道部分ch2的厚度相同。该厚度指沿第一方向d1的厚度。通道部分ch1和ch2可以包括半导体材料、单晶半导体材料、多晶半导体材料、氧化物半导体、金属化合物或其组合。例如，通道部分ch1和ch2可以包括单晶硅、多晶硅、硅锗、铟镓锌氧化物(igzo)、mos2和ws2。
42.参考图2a、图4a和图4b，字线wl可以包括围绕通道部分ch1和ch2的围绕部分sg。字线wl还可以包括内部延伸部分(ieg)，该内部延伸部分(ieg)从围绕部分sg的第一侧表面沿着第二方向d2水平地延伸。内部延伸部分ieg可以位于第一掺杂部分sr附近。字线wl还可以包括内部掩埋部分(ibg)，该内部掩埋部分(ibg)从围绕部分sg的第二侧表面沿着第二方向d2水平地延伸。内部掩埋部分ibg可以填充第二掺杂部分dr的内部间隙ig。围绕部分sg可以被称为围绕栅电极，并且内部掩埋部分ibg可以被称为掩埋栅电极。内部延伸部分ieg和内部掩埋部分ibg可以位于第一通道部分ch1与第二通道部分ch2之间的空间中。围绕部分sg、内部延伸部分ieg和内部掩埋部分ibg可以一体地形成以彼此连接。围绕部分sg也可以被称为环栅(gaa)。围绕部分sg沿着第二方向d2的长度可以大于内部延伸部分ieg和内部掩埋部分ibg沿着第二方向d2的长度。可选地，围绕部分sg沿着第二方向d2的长度可以与内部延伸部分ieg和内部掩埋部分ibg沿着第二方向d2的长度相等。字线wl还可以包括外部延伸部分oeg，其从围绕部分sg沿着第三方向d3延伸。外部延伸部分oeg可以不围绕通道部分ch1和ch2。内部延伸部分ieg和内部掩埋部分ibg也可以不围绕通道部分ch1和ch2。内部延伸部分ieg、内部掩埋部分ibg和外部延伸部分oeg可以被统称为“非围绕部分”。
43.字线wl可以包括混合环栅(gaa)结构。混合gaa结构可以包括围绕部分sg和内部掩埋部分ibg。
44.字线wl可以包括含硅材料、含金属材料或其组合。字线wl可以包括多晶硅、金属、金属硅化物、金属氮化物或其组合。例如，字线wl可以包括氮化钛和钨的叠层。
45.返回参考图2a和图2b，可以在字线wl与通道部分ch1和ch2之间形成栅极绝缘层gd。栅极绝缘层gd的一部分可以形成在内部掩埋部分ibg与第二掺杂部分dr之间。栅极绝缘层gd的一部分可以形成在内部延伸部分ieg与第一掺杂部分sr之间。栅极绝缘层gd可以围
绕通道部分ch1和ch2。字线wl的围绕部分sg可以围绕通道部分ch1和ch2，其中栅极绝缘层gd设置在围绕部分sg与通道部分ch1和ch2之间。栅极绝缘层gd可以被成形为共形地围绕通道部分ch1和ch2。栅极绝缘层gd可以包括氧化硅、氮化硅、氧氮化硅、高k材料或其组合。
46.返回参考图1和图2a，电容器cap可以从晶体管tr起水平地设置。电容器cap可以沿着第二方向d2水平地取向。电容器cap可以包括储存节点sn、电介质层de和板式节点pn。储存节点sn、电介质层de和板式节点pn可以沿着第二方向d2水平地布置。储存节点sn可以被成形为例如筒体并且可以被水平地取向，并且板式节点pn可以被成形为围绕储存节点sn的筒体。电介质层de可以被成形为覆盖储存节点sn的筒体的表面。板式节点pn可以连接至板线(plate line)pl。可选地，板式节点pn和板线pl可以彼此一体地形成，并且板式节点pn可以是板线pl的一部分。
47.储存节点sn可以具有三维(3d)结构，并且储存节点sn的3d结构可以是沿着第二方向d2的水平3d结构。作为3d结构的示例，储存节点sn可以具有筒状、柱状或从将筒状和柱状合并而产生的柱筒状。在所示的实施例中，储存节点sn可以被成形为筒体。电介质层de可以形成在储存节点sn与板式节点pn之间。电介质层de可以直接接触板式节点pn。
48.电容器cap可以包括金属-绝缘体-金属(mim)电容器。储存节点sn和板式节点pn可以包括金属基材料。电介质层de可以包括氧化硅、氮化硅、高k材料或其组合。高k材料可以具有比氧化硅高的介电常数。氧化硅(sio2)可以具有大约3.9的介电常数，而电介质层de可以包括具有4或更大的介电常数的高k材料。高k材料可以具有约20或更大的介电常数。高k材料可以包括氧化铪(hfo2)、氧化锆(zro2)、氧化铝(al2o3)、氧化镧(la2o3)、氧化钛(tio2)、氧化钽(ta2o5)、氧化铌(nb2o5)或锶钛氧化物(srtio3)。可选地，电介质层de可以由包括两层或更多层的上述高k材料的复合层形成。
49.电介质层de可以由锆基的氧化物(zr基的氧化物)形成。电介质层de可以具有包括氧化锆(zro2)的层叠结构。包括氧化锆(zro2)的层叠结构可以包括za(zro2/al2o3)叠层或zaz(zro2/al2o3/zro2)叠层。za叠层可以具有其中氧化铝al2o3层叠在氧化锆zro2上的层叠结构。zaz层叠可以具有其中氧化锆zro2、氧化铝al2o3和氧化锆zro2顺序地层叠的层叠结构。za叠层和zaz叠层也可以被称为基于氧化锆的层(基于zro2的层)。根据另一实施例，电介质层de可以形成铪基的氧化物。电介质层de可以具有包括氧化铪(hfo2)的层叠结构。包括氧化铪(hfo2)的层叠结构可以包括ha(hfo2/al2o3)叠层或hah(hfo2/al2o3/hfo2)叠层。ha叠层可以具有其中氧化铝al2o3层叠在氧化铪hfo2上的层叠结构。hah叠层可以具有其中氧化铪hfo2、氧化铝al2o3和氧化铪hfo2被顺序地层叠的层叠结构。ha叠层和hah叠层也可以被称为基于氧化铪的层(基于hfo2的层)。在za叠层、zaz叠层、ha叠层和hah叠层中，氧化铝(al2o3)可以具有比氧化锆(zro2)和氧化铪(hfo2)大的带隙。氧化铝(al2o3)可以具有比氧化锆(zro2)和氧化铪(hfo2)低的介电常数。因此，电介质层de可以包括高k材料和具有比高k材料大的带隙的高带隙材料的叠层。除了氧化铝al2o3以外，电介质层de还可以包括作为高带隙材料的氧化硅sio2。由于电介质层de包括高带隙材料，因此可以抑制泄漏电流。高带隙材料可以极薄。在一个实施例中，高带隙材料可以比高k材料薄。高带隙材料的厚度在1至10的范围内。根据另一实施例，电介质层de可以包括其中高k材料和高带隙材料交替层叠的层状结构。例如，电介质层de可以包括zaza(zro2/al2o3/zro2/al2o3)、zazaz(zro2/al2o3/zro2/al2o3/zro2)、haha(hfo2/al2o3/hfo2/al2o3)或hahah(hfo2/al2o3/hfo2/al2o3/hfo2)。在上述
层状结构中，氧化铝al2o3可以极薄，例如，氧化铝al2o3的厚度在1至10的范围内。
50.根据另一个实施例，电介质层de可以包括包含氧化锆、氧化铪和氧化铝的层叠结构、层状结构或混合结构。
51.根据另一实施例，可以在储存节点sn与电介质层de之间进一步形成界面控制层，以减轻泄漏电流。界面控制层可以包括氧化钛(tio2)。界面控制层也可以形成在板式节点pn与电介质层de之间。
52.储存节点sn和板式节点pn可以包括金属、贵金属、金属氮化物、导电金属氧化物、导电贵金属氧化物、金属碳化物、金属硅化物或其组合。例如，储存节点(sn)和板式节点(pn)可以包括钛(ti)、氮化钛(tin)、钽(ta)、氮化钽(tan)、钨(w)、氮化钨(wn)、钌(ru)、氧化钌(ruo2)、铱(ir)、氧化铱(iro2)、铂(pt)、钼(mo)、氧化钼(moo)、氮化钛/钨(tin/w)叠层或氮化钨/钨(wn/w)叠层。板式节点pn可以包括金属基材料和硅基材料的组合。例如，板式节点pn可以是氮化钛/硅锗/氮化钨(tin/sige/wn)的叠层。在氮化钛/硅锗/氮化钨(tin/sige/wn)叠层中，硅锗可以是填充储存节点sn筒体的间隙填充材料，氮化钛(tin)可以实质上起到电容器cap的板式节点的作用，并且氮化钨可以是低电阻材料。
53.板线pl可以沿着第一方向d1竖直地取向，同时沿着第三方向d3水平地取向。板线pl可以被成形为在第一方向d1和第三方向d3上延伸的竖直平板。板式节点pn和板线pl可以包括相同的材料。
54.图5a是示意性地示出根据本公开的实施例的存储器件的配置的视图。图5b是沿着图5a的线a1-a1
′
截取的截面图。图5c是沿着图5a的线b1-b1
′
截取的截面图。在图5a至图5c中，相同的附图标记用于表示与图1至图4b中相同的元件。对于已经描述的相同元件，可以省略详细描述。图5a至图5c所示的存储器件200可以包括如图1所示的存储单元mc的阵列。
55.参考图5a至图5c，存储器件200可以包括衬底结构ls以及形成在衬底结构ls上的存储单元阵列mca。存储单元阵列mca可以从衬底结构ls起沿着第一方向d1竖直地取向。存储单元阵列mca可以包括多个存储单元mc。存储单元阵列mca可以包括存储单元mc的列阵列和存储单元mc的行阵列。位线bl可以耦接到列阵列的存储单元mc，而字线wl可以耦接到行阵列的存储单元。在图5a至图5c所示的实施例中，存储单元阵列mca可以包括四个存储单元mc。每个存储单元mc可以包括位线bl、晶体管tr和电容器cap。每个存储单元mc还可以包括沿着第三方向d3延伸的字线wl。字线wl可以设置在电容器cap与位线bl之间的区域中。在每个存储单元mc中，位线bl、晶体管tr和电容器cap可以沿着第二方向d2位于横向阵列(la)中，其中晶体管tr位于位线bl与电容器cap之间。
56.存储单元阵列mca可以包括存储单元mc的叠层。存储单元mc可以沿着第一方向d1竖直地层叠在衬底结构ls上。参考图5a，存储单元阵列mca可以包括沿着第三方向d3水平地布置的存储单元。
57.每个存储单元mc可以包括位线bl、晶体管tr、电容器cap和板线pl。晶体管tr可以如所描述的晶体管tr。晶体管tr可以包括有源层act和字线wl。字线wl可以包括混合环栅(gaa)结构。晶体管tr可以包括横向晶体管。晶体管tr可以包括环栅(gaa)晶体管。有源层act可以从位线bl起沿着第二方向d2水平地取向。字线wl可以沿着与第一方向d1和第二方向d2垂直的第三方向d3水平地取向。有源层act可以包括第一掺杂部分sr、第二掺杂部分dr以及位于第一掺杂部分sr与第二掺杂部分dr之间的至少一个通道部分ch1和ch2。位线接触
节点blc可以位于位线bl与第一掺杂部分sr之间。位线接触节点blc和第一掺杂部分sr可以包括相同的材料。
58.晶体管tr可以位于位线bl与电容器cap之间。晶体管tr可以沿着与衬底结构ls的表面平行的第二方向d2水平地布置(la)。即，晶体管tr可以水平地位于位线bl与电容器cap之间。
59.位线bl可以从衬底结构ls起沿着第一方向d1延伸。衬底结构ls的平面可以由第二方向d2和第三方向d3提供。位线bl可以从衬底结构ls起竖直地取向。位线bl可以直接接触衬底结构ls。例如，位线bl的底部可以直接接触形成在衬底结构ls上的外围电路部分pc。位线bl可以具有竖直升高的柱状。位线bl可以具有矩形的横截面，但是应当理解，本发明可以不限于此。位线bl也可以被称为竖直地取向的位线或柱状的位线。沿着第一方向d1在彼此顶部竖直层叠的存储单元mc可以共享一个位线bl。
60.字线wl可以围绕沿着第三方向d3延伸，并且围绕有源层act。沿着第三方向d3在相同竖直水平处水平地布置的存储单元mc可以共享一个字线wl。沿着第一方向d1层叠的存储单元的字线wl可以彼此竖直地间隔开。绝缘层ild可以位于竖直地间隔开的字线wl之间。
61.沿着第一方向d1层叠的存储单元的电容器可以共享板线pl。此外，沿着第三方向d3水平地布置的存储单元的电容器可以共享板线pl。板线pl可以交互地连接板式节点pn并且与衬底结构ls间隔开以及沿着第一方向d1竖直地延伸。
62.图6是示出共享位线的镜像型存储单元阵列的视图。图7是示出共享板线的镜像型存储单元阵列的视图。图6和图7示出了存储器件200的存储单元阵列mca的应用示例。
63.参考图6，描述了共享位线bl的镜像型存储单元阵列mca1。沿着第二方向d2水平地布置的存储单元mc可以以镜像型结构布置，在镜像型结构中它们连接至不同的板线pl，并且共享一个位线bl。
64.参考图7，描述了共享板线pl的镜像型存储单元阵列mca2。沿着第二方向d2布置的存储单元mc可以以镜像型结构布置，在镜像型结构中它们连接至不同的位线bl，并且共享一个板线pl。
65.根据另一个实施例，存储器件可以包括共享位线bl的镜像型存储单元阵列mca1和共享板线pl的镜像型存储单元阵列mca2两者。
66.镜像型存储单元阵列mca1和mca2可以位于比衬底结构ls和外围电路部分pc高的位置。镜像型存储单元阵列mca1和mca2的位线bl可以连接至外围电路部分pc。
67.图8a是示意性地示出根据本公开的实施例的存储器件的配置的视图。图8b是沿着图8a的线a-a
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截取的截面图。存储器件300可以包括与图1至图4b的组件相似的组件。在图8a和图8b中，相同的附图标记用于表示与图1至图4b中相同的元件。可以省略先前描述的相同元件的详细描述。
68.参考图8a和图8b，存储器件300可以包括位于衬底结构ls上的存储单元mc。存储单元mc可以包括位线bl、晶体管tr和电容器cap。位线bl可以从衬底结构ls起沿着第一方向d1竖直地取向。晶体管tr可以从位线bl起沿着第二方向d2水平地取向。电容器cap可以从晶体管tr起沿着第二方向d2水平地取向。晶体管tr可以包括沿着第三方向d3水平地取向的字线wl。
69.晶体管tr可以包括环栅(gaa)晶体管。晶体管tr可以包括有源层act和字线wl。有
源层act可以从位线bl起沿着第二方向d2水平地取向。字线wl可以沿着与第一方向d1和第二方向d2垂直的第三方向d3水平地取向。有源层act可以包括第一掺杂部分sr
′
、第二掺杂部分dr以及位于第一掺杂部分sr
′
与第二掺杂部分dr之间的至少一个通道部分ch1和ch2。第一掺杂部分sr
′
可以提供有源层act的第一边沿，并且第二掺杂部分dr可以提供有源层act的第二边沿。
70.第一掺杂部分sr
′
可以经由位于位线bl与第一掺杂部分sr
′
之间的位线接触节点blc连接至位线bl。位线接触节点blc和第一掺杂部分sr
′
可以包括相同的材料。例如，位线接触节点blc和第一掺杂部分sr
′
可以包括掺杂的多晶硅，并且掺杂的多晶硅可以包括掺杂有n型杂质的多晶硅。可选地，第一掺杂部分sr
′
可以包括第一掺杂多晶硅。位线接触节点blc可以包括第二掺杂多晶硅和金属硅化物的叠层。第二掺杂多晶硅可以连接至第一掺杂部分sr
′
，并且金属硅化物可以连接至位线bl。根据实施例，位线接触节点blc和第一掺杂部分sr
′
可以具有包括单层掺杂多晶硅的一体结构。第一掺杂部分sr
′
可以连接至通道部分ch1和ch2的第一边沿。还可以在位线bl与位线接触节点blc之间形成欧姆接触层(诸如金属硅化物)。
71.第二掺杂部分dr可以连接至电容器cap的储存节点sn。参考图3，第二掺杂部分dr可以包括连接至通道部分ch1和ch2的开口侧表面dr1。第二掺杂部分dr可以包括连接至电容器的储存节点sn的封闭侧表面dr2。第二掺杂部分dr可以连接至通道部分ch1和ch2的第二边沿。第二掺杂部分dr可以被成形为例如筒体并且可以沿着第二方向d2水平地取向。例如，第二掺杂部分dr的开口侧表面dr1可以对应于筒体的入口，而第二掺杂部分dr的封闭侧表面dr2可以对应于筒体的底部。第二掺杂部分dr还可以包括在开口侧表面dr1与封闭侧表面dr2之间的外壁dr3。内部间隙ig可以由外壁dr3和封闭侧表面限定。内部间隙ig也可以被称为凹陷部。
72.通道部分ch1和ch2可以沿第二方向d2水平地取向。通道部分ch1和ch2可以在第一掺杂部分sr与第二掺杂部分dr之间沿着第二方向d2水平地取向。通道部分ch1和ch2可以各自形成为水平平板。通道部分ch1和ch2沿着第二方向d2的长度可以大于通道部分ch1和ch2沿着第三方向d3的长度。通道部分ch1和ch2也可以被称为纳米片或纳米片通道。由于通道部分ch1和ch2沿第二方向d2水平地取向，因此通道部分ch1和ch2也可以被称为“横向纳米片”。通道部分ch1和ch2可以包括至少两个通道部分，例如，第一通道部分ch1和第二通道部分ch2。第一通道部分ch1和第二通道部分ch2可以沿着第一方向d1竖直地布置。在第一通道部分ch1与第二通道部分ch2之间的空间可以用字线wl的一部分填充。第一通道部分ch1的厚度可以与第二通道部分ch2的厚度相同。该厚度指沿着第一方向d1的厚度。
73.参考图2a、图4a、图4b和图8b，字线wl可以包括围绕通道部分ch1和ch2的围绕部分sg。字线wl还可以包括内部延伸部分(ieg)，该内部延伸部分(ieg)从围绕部分sg的第一侧表面起沿着第二方向d2水平地延伸。内部延伸部分ieg可以位于第一掺杂部分sr
′
附近。字线wl还可以包括内部掩埋部分ibg，该内部掩埋部分ibg从围绕部分sg的第二侧表面起沿着第二方向d2水平地延伸。内部掩埋部分ibg可以填充第二掺杂部分dr的内部间隙ig。围绕部分sg也可以被称为围绕栅电极，并且内部掩埋部分ibg也可以被称为掩埋栅电极。内部延伸部分ieg和内部掩埋部分ibg可以位于第一通道部分ch1与第二通道部分ch2之间的空间中。围绕部分sg、内部延伸部分ieg和内部掩埋部分ibg可以一体地形成以彼此连接。围绕部分
sg也可以被称为环栅(gaa)。围绕部分sg沿着第二方向d2的长度可以大于内部延伸部分ieg和内部掩埋部分ibg沿着第二方向d2的长度。可选地，围绕部分sg沿着第二方向d2的长度可以与内部延伸部分ieg和内部掩埋部分ibg沿着第二方向d2的长度相等。字线wl还可以包括外部延伸部分oeg，该外部延伸部分oeg从围绕部分sg起沿着第三方向d3延伸。外部延伸部分oeg可以不围绕通道部分ch1和ch2。内部延伸部分ieg和内部掩埋部分ibg也可以不围绕通道部分ch1和ch2。内部延伸部分ieg、内部掩埋部分ibg和外部延伸部分oeg可以被统称为“非围绕部分”。
74.字线wl可以包括混合环栅(gaa)结构。混合gaa结构可以包括围绕部分sg和内部掩埋部分ibg。
75.栅极绝缘层gd可以形成在字线wl与通道部分ch1和ch2之间。栅极绝缘层gd的一部分可以形成在内部掩埋部分ibg与第二掺杂部分dr之间。栅极绝缘层gd的一部分可以形成在内部延伸部分ieg与第一掺杂部分sr
′
之间。栅极绝缘层gd可以围绕通道部分ch1和ch2。字线wl的围绕部分sg可以围绕通道部分ch1和ch2，其中栅极绝缘层gd设置在围绕部分sg与通道部分ch1和ch2之间。栅极绝缘层gd可以被成形为共形地围绕通道部分ch1和ch2。栅极绝缘层gd可以包括氧化硅、氮化硅、氧氮化硅、高k材料或其组合。
76.电容器cap可以与晶体管tr相邻地水平设置。电容器cap可以沿着第二方向d2水平地取向。电容器cap可以包括储存节点sn、电介质层de和板式节点pn。储存节点sn、电介质层de和板式节点pn可以沿着第二方向d2水平地布置。储存节点sn可以被成形为例如筒体并且可以被水平地取向，并且平板式节点pn可以被成形为围绕储存节点sn的筒体。电介质层de可以被成形为覆盖储存节点sn的筒体的表面。板式节点pn可以连接至板线pl。可选地，板式节点pn和板线pl可以彼此一体地形成，并且板式节点pn可以是板线pl的一部分。
77.储存节点sn可以具有三维(3d)结构，并且储存节点sn的3d结构可以是沿第二方向d2的水平3d结构。作为3d结构的示例，储存节点sn可以具有筒状、柱状或从将筒状和柱状合并而产生的筒柱状。在所示的实施例中，储存节点sn可以被成形为筒体。电介质层de可以形成在储存节点sn与板式节点pn之间。电介质层de可以直接接触板式节点pn。
78.第一掺杂部分sr
′
可以具有沿着第一方向d1呈矩形环状的横截面。第一掺杂部分sr
′
沿着第一方向d1的横截面可以成形为圆环、椭圆形环或多边形环。第一掺杂部分sr
′
可以围绕字线wl的内部延伸部分ieg。第一掺杂部分sr
′
可以接触位线接触节点blc。第一掺杂部分sr
′
和位线接触节点blc可以包括整体的单层或不同的材料。
79.图9a是示意性地示出根据本公开的实施例的存储器件的配置的示图。图9b是沿着图9a的线a-a
′
截取的截面图。存储器件400可以包括与图1至图4b的组件相似的组件。在图9a和图9b中，相同的附图标记用于表示与图1至图4b中相同的元件。可以省略先前描述的相同元件的详细描述。
80.参考图9a和图9b，存储器件400可以包括存储单元mc。存储单元mc可以位于衬底结构ls上。存储单元mc可以包括位线bl、晶体管tr和电容器cap。位线bl可以从衬底结构ls起沿着第一方向d1竖直地取向。晶体管tr可以从位线bl起沿着垂直于第一方向d1的第二方向d2水平地取向。电容器cap可以从晶体管tr起沿着第二方向d2水平地取向。晶体管tr可以包括沿着第三方向d3水平地取向的字线wl。
81.晶体管tr可以包括环栅(gaa)晶体管。晶体管tr可以包括有源层act和字线wl。有
源层act可以从位线bl起沿着第二方向d2水平地取向。字线wl可以沿着与第一方向d1和第二方向d2垂直的第三方向d3水平地取向。有源层act可以包括第一掺杂部分sr、第二掺杂部分dr
′
以及至少一个通道部分ch1和ch2。至少一个通道部分ch1和ch2可以位于第一掺杂部分sr与第二掺杂部分dr
′
之间。第一掺杂部分sr可以提供有源层act的第一边沿，而第二掺杂部分dr
′
可以提供有源层act的第二边沿。
82.第一掺杂部分sr可以连接至位线bl。位线接触节点blc可以位于位线bl与第一掺杂部分sr之间。
83.第二掺杂部分dr
′
可以连接至电容器cap。第二掺杂部分dr
′
可以连接至电容器cap的储存节点sn。第二掺杂部分dr
′
可以从通道部分ch1和ch2起沿着第二方向d2水平地延伸。上水平第二掺杂部分dr'和下水平第二掺杂部分dr'可以沿着第一方向d1彼此间隔开。
84.通道部分ch1和ch2可以沿着第二方向d2水平地取向。通道部分ch1和ch2可以在第一掺杂部分sr与第二掺杂部分dr
′
之间沿着第二方向d2水平地取向。通道部分ch1和ch2可以各自被形成为水平平板。通道部分ch1和ch2沿着第二方向d2的长度可以大于通道部分ch1和ch2沿着第三方向d3的长度。通道部分ch1和ch2也可以称为纳米片或纳米片通道。由于通道部分ch1和ch2沿第二方向d2水平地取向，因此通道部分ch1和ch2也可以被称为“横向纳米片”。通道部分ch1和ch2可以包括至少两个通道部分，例如，第一通道部分ch1和第二通道部分ch2。第一通道部分ch1和第二通道部分ch2可以沿着第一方向d1竖直地布置。在第一通道部分ch1与第二通道部分ch2之间的空间可以被字线wl的一部分填充。
85.第一掺杂部分sr和第二掺杂部分dr
′
可以各自具有纳米片形状。
86.如图8a至图9b所示的存储单元300和400可以配置存储单元阵列，并且存储单元300和400的阵列可以类似于图5a至图7所示的存储单元阵列。
87.图10是示意性地示出根据本公开的实施例的存储单元的配置的立体图。图11a是沿着图10的线a-a
′
截取的截面图。图11b是沿着图10的线b-b
′
截取的截面图。图12是详细示出图10的有源层act的视图。图13是示出字线wl和有源层act的布置的分解立体图。
88.在图10至图13中，相同的附图标记用于表示与图1a至图1d的元件中相同的元件。存储器件500可以类似于图1至图4b的存储器件100。对于重复的元件，将不给出详细描述。
89.参考图10至图13，存储器件500可以包括位于衬底结构ls上的存储单元mc。存储单元mc可以包括位线bl、晶体管tr和电容器cap。位线bl可以从衬底结构ls起沿着第一方向d1竖直地取向。晶体管tr可以从位线bl起沿着垂直于第一方向d1的第二方向d2水平地取向。电容器cap可以从晶体管tr起沿着第二方向d2水平地取向。晶体管tr可以包括沿着第三方向d3水平地取向的字线wl、至少两个通道部分ch1和ch2、第一掺杂部分sr
″
和第二掺杂部分dr。
90.第一掺杂部分sr
″
可以连接至位线bl。第一掺杂部分sr
″
可以连接至通道部分ch1和ch2的第一边沿。第二掺杂部分dr可以连接至电容器cap。第二掺杂部分dr可以连接至电容器cap的储存节点sn。返回参考图3，第二掺杂部分dr可以包括连接至通道部分ch1和ch2的开口侧表面dr1。第二掺杂部分dr可以包括连接至电容器的储存节点sn的封闭侧表面dr2。第二掺杂部分dr可以连接至通道部分ch1和ch2的第二边沿。第二掺杂部分dr可以被成形为例如筒体并且可以沿着第二方向d2水平地取向。例如，第二掺杂部分dr的开口侧表面dr1可以对应于筒体的入口，而第二掺杂部分dr的封闭侧表面dr2可以对应于筒体的底部。
第二掺杂部分dr还可以包括在开口侧表面dr1与封闭侧表面dr2之间的外壁dr3。内部间隙ig可以由外壁dr3和封闭侧表面限定。内部间隙ig也可以被称为凹陷部。像第二掺杂部分dr一样，第一掺杂部分sr
″
可以包括连接至通道部分ch1和ch2的开口侧表面和连接至位线bl的封闭侧表面。第一掺杂部分sr
″
可以成形为例如筒体并且可以沿着第二方向d2水平地取向，以及可以包括内部间隙。第一掺杂部分sr
″
也可以被称为第一筒体，并且第二掺杂部分dr也可以被称为第二筒体。第一掺杂部分sr
″
、通道部分ch1和ch2以及第二掺杂部分dr可以配置整个有源层。位线接触节点blc和第一掺杂部分sr
″
可以包括相同或不同的材料。
91.第一掺杂部分sr
″
和第二掺杂部分dr可以分别连接至通道部分ch1和ch2的两个边沿。第一掺杂部分sr
″
和第二掺杂部分dr可以各自成形为例如筒体并且可以水平地取向以及彼此面对，其中通道部分ch1和ch2设置在第一掺杂部分sr
″
与第二掺杂部分dr之间。
92.通道部分ch1和ch2可以在第一掺杂部分sr
″
与第二掺杂部分dr之间沿第二方向d2水平地取向。通道部分ch1和ch2可以各自成形为水平平板。通道部分ch1和ch2沿第二方向d2的长度可以大于通道部分ch1和ch2沿第三方向d3的长度。通道部分ch1和ch2也可以被称为纳米片或纳米片通道。由于通道部分ch1和ch2沿第二方向d2水平地取向，因此通道部分ch1和ch2也可以称为“横向纳米片”。通道部分ch1和ch2可以包括至少两个通道部分，例如，第一通道部分ch1和第二通道部分ch2。第一通道部分ch1和第二通道部分ch2可以沿着第一方向d1竖直地布置。在第一通道部分ch1与第二通道部分ch2之间的空间可以被字线wl的一部分填充。第一通道部分ch1的厚度可以与第二通道部分ch2的厚度相同。该厚度指沿第一方向d1的厚度。
93.字线wl可以包括围绕通道部分ch1和ch2的围绕部分sg。字线wl还可以包括第一内部掩埋部分ibg1和第二内部掩埋部分ibg2，所述第一内部掩埋部分ibg1和第二内部掩埋部分ibg2从围绕部分sg的第一侧表面起沿第二方向d2水平地延伸。第一内部掩埋部分ibg1可以填充第一掺杂部分sr
″
的内部间隙，并且第二内部掩埋部分ibg2可以填充第二掺杂部分dr的内部间隙ig。围绕部分sg也可以被称为围绕栅电极，并且第一内部掩埋部分ibg1和第二内部掩埋部分ibg2也可以被称为掩埋栅电极。围绕部分sg、第一内部掩埋部分ibg1和第二内部掩埋部分ibg2可以一体地形成以彼此连接。围绕部分sg也可以被称为环栅(gaa)。围绕部分sg沿着第二方向d2的长度可以大于第一内部掩埋部分ibg1和第二内部掩埋部分ibg2沿着第二方向d2的长度。可选地，围绕部分sg沿着第二方向d2的长度可以与第一内部掩埋部分ibg1和第二内部掩埋部分ibg2沿着第二方向d2的长度相等。字线wl还可以包括外部延伸部分oeg，该外部延伸部分oeg从围绕部分sg起沿着第三方向d3延伸。外部延伸部分oeg可以不围绕通道部分ch1和ch2。第一内部掩埋部分ibg1和第二内部掩埋部分ibg2也可以不围绕通道部分ch1和ch2。第一内部掩埋部分ibg1、第二内部掩埋部分ibg2和外部延伸部分oeg可以被统称为“非围绕部分”。
94.字线wl可以包括混合环栅(gaa)结构。混合gaa结构可以包括围绕部分sg以及内部掩埋部分ibg1和ibg2。
95.如图10至图13所示的存储单元500可以配置存储单元阵列，并且存储单元500的阵列可以类似于图5a至图7所示的存储单元阵列。存储单元500的阵列可以位于比衬底结构ls和外围电路部分pc高的位置，并且存储单元500的阵列的位线bl可以连接至外围电路部分pc。可选地，存储单元500的阵列可以位于比衬底结构ls和外围电路部分pc低的位置，并且
存储单元500的阵列的位线bl可以连接至外围电路部分pc。
96.在上述实施例中，具有环栅结构的字线wl可以将两个通道部分ch1和ch2与彼此竖直地相邻的存储单元的字线电屏蔽。
97.对于本领域的普通技术人员显而易见的是，如上所述的根据本公开的各个实施例的存储器件不限于上述实施例和附图中所示的实施例，并且在不脱离本公开的范围的情况下，可以进行各种改变、修改或替换。
98.本发明的上述实施例旨在说明而不是限制本发明。各种替代方案和等效方案是可能的。本发明不受本文中所描述的实施例的限制。本发明也不限于任何特定类型的存储器件。鉴于本公开而显而易见的其他添加、删减或修改旨在落入所附权利要求的范围内。