半导体存储器装置及其制造方法与流程

1.本公开总体上涉及电子装置，并且更具体地，涉及半导体存储器装置及其制造方法。


背景技术：

2.为了满足消费者所需的优异性能和低成本，有必要提高半导体存储器装置的集成度。具体而言，在半导体存储器装置中，集成度是用于确定产品性能和成本的重要因素。因此，一直在致力于提高集成度的各种努力。例如，在包括多个存储器单元的半导体存储器装置中，已经积极研究了三维半导体存储器装置，该三维半导体存储器装置能够通过三维地布置存储器单元来减小每单位面积的存储器单元所占据的尺寸。


技术实现要素：

3.本公开旨在提供一种能够提高操作可靠性的半导体存储器装置及其制造方法。
4.根据本公开的实施方式的一种半导体存储器装置可以包括：多个栅极层叠物，所述多个栅极层叠物由多个狭缝结构分离，其中每个栅极层叠物可以包括：第一层叠物，该第一层叠物包括在基本相同的高度处彼此间隔开的三个或更多个第一导电图案；第二层叠物，该第二层叠物形成在第一层叠物上，并且包括交替层叠的第二导电图案和层间介电层；第三层叠物，该第三层叠物形成在第二层叠物上，并且包括在另一基本相同的高度处彼此间隔开的多个第三导电图案；以及多个沟道结构，所述多个沟道结构贯穿第一层叠物至第三层叠物。
5.根据本公开的实施方式的一种半导体存储器装置可以包括：多个栅极层叠物，所述多个栅极层叠物由多个狭缝结构分离，其中每个栅极层叠物可以包括：第一层叠物，该第一层叠物具有多层结构并且针对每个层包括彼此间隔开的三个或更多个第一导电图案；第二层叠物，该第二层叠物形成在第一层叠物上并且包括交替层叠的第二导电图案和层间介电层；第三层叠物，该第三层叠物形成在第二层叠物上，具有单层结构，并包括彼此间隔开的多个第三导电图案；以及多个沟道结构，所述多个沟道结构贯穿第一层叠物至第三层叠物。第一导电图案可以包括：三个或更多个第一图案，所述三个或更多个第一图案位于下层上；第二图案，该第二图案位于上层上并且位于第一层叠物的两个边缘上；以及多个第三图案，所述多个第三图案位于上层并位于第二图案之间。
6.根据本公开的实施方式的一种用于制造半导体存储器装置的方法可以包括以下步骤：形成包括在基本相同的高度处彼此间隔开的至少三个或更多个第一导电图案的第一层叠物；在第一层叠物上形成包括交替层叠的层间介电层和牺牲层的层叠物层；形成贯穿层叠物层和第一层叠物的多个沟道结构；在层叠物层和第一层叠物的两个侧壁中形成狭缝沟槽；通过狭缝沟槽去除牺牲层；以及通过用导电材料对已经去除了牺牲层的空间进行间隙填充，来形成包括交替层叠的第二导电图案和层间介电层的第二层叠物。
7.在基于对上述问题的解决方案的本公开中，多个存储块中的每一个包括在基本相
同的高度处用作源极选择线的至少三个或更多个第一导电图案，从而基本上防止了由于半导体存储器装置的集成度增加所引起的读取干扰的增加。因此，可以提高半导体存储器装置的操作可靠性。
8.此外，除了减少读取干扰之外，在形成第二层叠物、狭缝结构和沟道结构之前形成包括至少三个或更多个第一导电图案的第一层叠物，使得可以提高半导体存储器装置的操作可靠性，同时，基本上防止工艺步骤的增加，从而确保了价格竞争力。
附图说明
9.图1是例示了根据本公开的实施方式的半导体存储器装置的框图。
10.图2是例示了根据本公开的实施方式的半导体存储器装置的存储块的电路图。
11.图3是示意性地例示了根据本公开的实施方式的半导体存储器装置的立体图。
12.图4是例示了根据本公开的实施方式的半导体存储器装置的立体图。
13.图5至图7是例示了根据本公开的实施方式的半导体存储器装置的修改例的立体图。
14.图8是示意性地例示了根据本公开的实施方式的用于制造半导体存储器装置的方法的流程图。
15.图9是示意性地例示了根据本公开的实施方式的用于制造半导体存储器装置的方法的流程图。
16.图10a至图10f是例示了根据本公开的实施方式的用于制造半导体存储器装置的方法的截面图。
17.图11是例示了根据本公开的实施方式的存储器系统的配置的框图。
18.图12是例示了根据本公开的实施方式的计算系统的配置的框图。
具体实施方式
19.在下文中，参照以下结合附图的详细描述，本公开的优点和特征以及用于实现它们的方法将变得显而易见。然而，本公开不限于这样的实施方式，并且本公开可以以各种形式实现。下面要描述的实施方式不过是为了使本技术的公开内容完美而提供的实施方式，并且在本公开所属于技术领域中帮助本领域技术人员完全理解本公开的范围。本公开仅由所附权利要求的范围来限定。在附图中，为了描述清楚，可以夸大层和区域的尺寸和相对尺寸。贯穿整个说明书，相同的附图标记指代相同的组件。
20.下面要描述的本公开的实施方式可以提供能够提高操作可靠性的半导体存储器装置及其制造方法。更具体地，本公开的实施方式可以提供包括如下源极选择线的半导体存储器装置及其制造方法，该源极选择线以与漏极选择线基本相同的高度或更高的高度分离，以改进由于集成在具有三维结构的非易失性半导体存储器装置(例如，三维(3d)nand)中的一个存储块中的单元串的数量的增加而引起的读取干扰。因此，本公开的结构通过其三维结构减少了读取干扰以提高性能并减少了面积的使用，从而提供了非常有用的、设计良好的产品。
21.作为参考，由于半导体存储器装置(例如，nand)以块为单位进行操作，因此随着半导体存储器装置的集成度增加，块密度也增加。当块密度增加时，读取干扰会不可避免地增
加。在这种情况下，当源极选择线在块内未分离时，随着集成度的增加，读取干扰增加几倍或更多倍，这使得很难确保所需的性能。即，很难确保操作可靠性。
22.在寻求提高一个芯片质量的同时，另一个芯片质量可能降低。例如，当使用用于增加在具有有限尺寸的一个存储块中所集成的单元串的数量的方法来增加半导体存储器装置的集成度时，由于源极选择线所占据尺寸和工艺顺序的限制，为了分离源极选择线，可能不可避免地增加工艺步骤。因此，难以确保价格竞争力。
23.因此，为了基本上防止由于半导体存储器装置的集成度提高而导致的读取干扰的增加，需要一种能够通过以与漏极选择线基本相同的高度或更高的高度分离源极选择线，来确保操作可靠性并同时确保价格竞争力的方法。
24.在下文中，将参照附图详细描述根据本公开的实施方式的半导体存储器装置。在下面的描述中，第一方向d1、第二方向d2和第三方向d3可以是指彼此交叉的方向。例如，在xyz坐标系中，第一方向d1、第二方向d2和第三方向d3可以分别是x轴方向、y轴方向和z轴方向。
25.图1是例示了根据本公开的实施方式的半导体存储器装置10的框图。
26.如图1所示，根据本实施方式的半导体存储器装置10可以包括外围电路pc和存储器单元阵列20。
27.外围电路pc可以被配置为控制用于将数据存储在存储器单元阵列20中的编程操作、用于输出存储器单元阵列20中所存储的数据的读取操作、以及用于擦除存储器单元阵列20中所存储的数据的擦除操作，其中，例如，外围电路pc可以包括电压发生器31、行解码器33、控制电路35和页缓冲器组37。
28.存储器单元阵列20可以包括多个存储块。存储器单元阵列20可以通过字线wl电连接到行解码器33，并且可以通过位线bl电连接到页缓冲器组37。
29.响应于命令cmd和地址add，控制电路35可以控制外围电路pc。
30.电压发生器31可以响应于控制电路35的控制而生成用于编程操作、读取操作和擦除操作的各种操作电压，诸如预擦除电压、擦除电压、接地电压、编程电压、验证电压、通过电压以及读取电压。
31.行解码器33可以响应于控制电路35的控制而选择存储器单元阵列20的存储块。行解码器33可以被配置为向电连接到被选存储块的字线wl施加操作电压。
32.如图1所示，页缓冲器组37可以通过位线bl电连接到存储器单元阵列20。响应于控制电路35的控制，页缓冲器组37可以在编程操作期间临时存储从输入/输出电路(未示出)接收的数据。页缓冲器组37可以响应于控制电路35的控制而在读取操作或验证操作期间感测位线bl的电压或电流。页缓冲器组37可以响应于控制电路35的控制而选择位线bl。
33.在结构上，存储器单元阵列20可以平行于外围电路pc设置，或者可以与外围电路pc的一部分交叠。
34.图2是例示了根据本公开的实施方式的半导体存储器装置的存储块的电路图。
35.如图2所示，存储块可以包括源极层sl和共同地电连接至多条字线wl1至wln的多个单元串cs1至cs4。多个单元串cs1至cs4可以电连接至多条位线bl。
36.如图2所示，多个单元串cs1至cs4中的每一个可以包括电连接至源极层sl的至少一个或更多个源极选择晶体管sst、电连接至位线bl的至少一个或更多个漏极选择晶体管
dst、以及在源极选择晶体管sst和漏极选择晶体管dst之间串联电连接的多个存储器单元mc1至mcn。
37.多个存储器单元mc1至mcn的栅极可以分别电连接至彼此间隔开地层叠的多条字线wl1至wln。多条字线wl1至wln可以设置在三条或更多条源极选择线ssl1至ssl4与三条或更多条漏极选择线dsl1至dsl4之间。三条或更多条源极选择线ssl1至ssl4可以在基本相同的高度处彼此间隔开。同样，三条或更多条漏极选择线dsl1至dsl4可以在基本相同的高度处彼此间隔开。
38.源极选择晶体管sst的栅极可以电连接至相应的源极选择线。漏极选择晶体管dst的栅极可以电连接至与漏极选择晶体管dst的栅极相对应的漏极选择线。
39.源极层sl可以电连接至源极选择晶体管sst的源极。漏极选择晶体管dst的漏极可以电连接至与漏极选择晶体管dst的漏极相对应的位线。
40.多个单元串cs1至cs4可以被划分为电连接至三条或更多条源极选择线ssl1至ssl4以及三条或更多条漏极选择线dsl1至dsl4的串组，使得电连接至基本相同的字线和基本相同的位线的串可以由不同的源极选择线和漏极选择线独立地控制。此外，电连接到基本相同的源极选择线和基本相同的漏极选择线的单元串可以由不同的位线独立地控制。例如，三条或更多条源极选择线ssl1至ssl4可以包括第一源极选择线ssl1至第四源极选择线ssl4，并且三条或更多条漏极选择线dsl1至dsl4可以包括第一漏极选择线dsl1至第四漏极选择线dsl4。多个单元串cs1至cs4可以包括电连接到第一源极选择线ssl1和第一漏极选择线dsl1的第一串组的第一单元串cs1、电连接到第二源极选择线ssl2和第二漏极选择线dsl2的第二串组的第二单元串cs2、电连接至第三源极选择线ssl3和第三漏极选择线dsl3的第三串组的第三单元串cs3以及电连接到第四源极选择线ssl4和第四漏极选择线dsl4的第四串组的第四单元串cs4。
41.图3是示意性地例示了根据本公开的实施方式的半导体存储器装置的立体图。
42.如图3所示，半导体存储器装置10可以包括设置在基板sub上的外围电路pc和与外围电路pc交叠的栅极层叠物gst。
43.栅极层叠物gst中的每一个可以包括通过第一狭缝s1在基本相同的高度处彼此分离的三条或更多条源极选择线ssl1至ssl4、多条字线wl1至wln、以及通过第二狭缝s2在基本相同的高度处彼此分离的三条或更多条漏极选择线dsl1至dsl4。作为参考，本实施方式例示了其中栅极层叠物gst中的每一个包括四条源极选择线ssl1至ssl4和四条漏极选择线dsl1至dsl4的情况。
44.三条或更多条源极选择线ssl1至ssl4、多条字线wl1至wln以及三条或更多条漏极选择线dsl1至dsl4可以在第一方向d1和第二方向d2上延伸，并且可以形成与基板sub的上表面平行的平板形状。
45.如图3所示，多条字线wl1至wln可以在第三方向d3上彼此间隔开地层叠。多条字线wl1至wln可以设置在三条或更多条漏极选择线dsl1至dsl4与三条或更多条源极选择线ssl1至ssl4之间。
46.栅极层叠物gst可以通过第三狭缝s3彼此分离。如图3所示，第一狭缝s1和第二狭缝s2可以形成为在第三方向d3上比第三狭缝s3短，并且可以与多条字线wl1至wln交叠。
47.第一狭缝s1至第三狭缝s3中的每一个可以以直线形状、z字形状(未示出)或波浪
形状(未示出)延伸。第一狭缝s1至第三狭缝s3中的每一个的宽度可以根据设计规则而以各种方式改变。
48.三条或更多条源极选择线ssl1至ssl4可以设置为比三条或更多条漏极选择线dsl1至dsl4更靠近外围电路pc。半导体存储器装置10可以包括设置在栅极层叠物gst与外围电路pc之间的源极层sl以及相比于源极层sl，离外围电路pc间隔开更远的多条位线bl。栅极层叠物gst可以设置在多条位线bl和源极层sl之间。
49.多条位线bl可以由各种导电材料形成，诸如，例如，掺杂半导体层、金属层、金属合金层等。源极层sl可以包括掺杂半导体层，诸如，例如，n型掺杂硅层。
50.尽管图中未示出，但是外围电路pc可以通过具有各种结构的互连件电连接至多条位线bl、源极层sl和多条字线wl1至wln。
51.图4是例示了根据本公开的实施方式的半导体存储器装置的立体图。
52.如图4所示，栅极层叠物gst中的每一个可以由多个狭缝结构140分离，并且可以包括依次层叠的第一层叠物st1、第二层叠物st2和第三层叠物st3。栅极层叠物gst中的每一个可以由狭缝结构140分离并且可以对应于存储块。源极层sl可以位于栅极层叠物gst下方，并且多条位线bl可以位于栅极层叠物gst上方。源极层sl、栅极层叠物gst和位线bl可以彼此交叠。
53.此外，本实施方式例示了源极层sl和位线bl分别位于栅极层叠物gst的下方和上方的情况；然而，本公开不限于此。作为修改例，位线bl和源极层sl可以分别位于栅极层叠物gst的下方和上方。
54.源极层sl可以与栅极层叠物gst交叠并且具有在第一方向d1和第二方向d2上延伸的平板形状。源极层sl可以具有第一源极层sl1、第二源极层sl2和第三源极层sl3层叠的结构，如图7所示。在此，源极层sl可以具有第三源极层sl3插置于第一源极层sl1和第二源极层sl2之间的结构。第三源极层sl3可以通过贯穿每个沟道结构ch的存储器层152电连接到沟道层154。
55.第一源极层sl1至第三源极层sl3中的每一个可以包括掺杂半导体层，诸如，例如，第一源极层sl1至第三源极层sl3中的每一个可以包括n型掺杂硅层。在这种情况下，插置于第一源极层sl1和第二源极层sl2之间的第三源极层sl3的杂质掺杂浓度可以大于第一源极层sl1和第二源极层sl2的杂质掺杂浓度。
56.此外，本实施方式例示了第一源极层sl1至第三源极层sl3全部由基本相同的导电材料形成的情况；然而，本公开不限于此。作为修改例，第一源极层sl1和第二源极层sl2可以包括基本相同的导电材料，而插置于它们之间的第三源极层sl3可以包括与第一源极层sl1和第二源极层sl2的导电材料不同的导电材料。
57.将栅极层叠物gst彼此分离的狭缝结构140可以对应于图3所示的第三狭缝s3。狭缝结构140中的每一个可以是在第二方向d2上延伸的线型图案，其中，狭缝结构140可以位于栅极层叠物gst在第一方向d1上的两个侧壁上。狭缝结构140在第三方向d3上的端部可以具有延伸到源极层sl中的形状。例如，狭缝结构140的底表面可以与插置于第一源极层sl1和第二源极层sl2之间的第三源极层sl3接触。
58.如图7所示，狭缝结构140中的每一个可以包括在第二方向d2上延伸的线型狭缝沟槽142、形成在狭缝沟槽142的任一侧上的狭缝间隔物144、以及用于间隙填充狭缝沟槽142
的狭缝层146。狭缝间隔物144可以包括绝缘材料，并且狭缝层146可以包括导电材料。
59.此外，本实施方式例示了狭缝层146包括导电材料的情况；然而，本公开不限于此。作为修改例，狭缝层146可以包括绝缘材料。
60.在每个栅极层叠物gst中，第一层叠物st1可以提供多个源极选择晶体管和至少三条或更多条源极选择线。为此，第一层叠物st1可以包括形成在源极层sl上的第一下绝缘层110、形成在第一下绝缘层110上并且在基本相同的高度处彼此间隔开的至少三个或更多个第一导电图案112、用于在第一导电图案112之间进行间隙填充的间隙填充绝缘层114、以及形成在第一导电图案112和间隙填充绝缘层114上的第一上绝缘层116。
61.第一下绝缘层110可以起到将源极层sl与第一导电图案112电隔离的作用。间隙填充绝缘层114可以对应于图3中所示的第一狭缝s1，并且可以起到使第一导电图案112彼此电隔离的作用。第一上绝缘层116可以起到将第二层叠物st2与第一导电图案112电隔离的作用。可以通过作为节约成本工艺的一次绝缘层沉积工艺来形成间隙填充绝缘层114和第一上绝缘层116。即，间隙填充绝缘层114和第一上绝缘层116可以彼此一体地形成。第一下绝缘层110、间隙填充绝缘层114和第一上绝缘层116可以各自包括氧化物层。此外，当层间介电层120设置在第二层叠物st2的最下层上时，可以从第一层叠物st1中省略第一上绝缘层116。
62.第一导电图案112中的每一个可以用作源极选择晶体管的栅极和源极选择线，使得第一导电图案112可以对应于图3中的多条源极选择线ssl1至ssl4。第一导电图案112中的每一个可以包括掺杂半导体层或金属硅化物层，并且第一导电图案112中的每一个也可以包括其中层叠有掺杂半导体层和金属硅化物层的层叠层。例如，掺杂半导体层可以包括n型掺杂硅层，并且金属硅化物层可以包括硅化钨层。使用掺杂半导体层和/或金属硅化物层代替具有低电阻率的金属层作为第一导电图案112是为了基本上防止第一导电图案112由于工艺之间(尤其是在高温下)施加到第一导电图案112的外力而导致的劣化。作为参考，掺杂半导体层和金属硅化物层具有比金属层更高的高温耐热性，使得使用掺杂半导体层和金属硅化物层代替金属层是有利的。
63.第一导电图案112可以在基本相同的高度处在第一方向d1上彼此间隔开地设置，并且可以各自具有在第一方向d1和第二方向d2上延伸的平板形状。在第一方向d1上，每个第一导电图案112的一个侧壁或两个侧壁可以具有直线形状、z字形状或波浪形状，并且第一导电图案112的位于第一层叠物st1的边缘处的侧壁可以与面对的狭缝结构140的侧壁间隔开。也就是说，间隙填充绝缘层114也可以间隙填充在狭缝结构140和第一导电图案112之间，这可能是由于用于在一个存储块中在基本相同的高度处形成至少三条或更多条源极选择线的制造方法，下面将对此进行描述。例如，通过在形成第二层叠物st2、第三层叠物st3、狭缝结构140和沟道结构ch之前形成包括第一导电图案的第一层叠物的制造方法，第一导电图案112的位于第一层叠物st1的边缘处的侧壁可以与面对的狭缝结构140的侧壁间隔开。作为参考，通常，可以使用在形成狭缝结构140的工艺期间用导电层替换牺牲层的方法来形成源极选择线。然而，在用导电层替换牺牲层的方法中，在第一层叠物st1中可以不物理地形成三条或更多条第一导电图案112。因此，应当注意，在基本上防止由于半导体存储器装置的集成度增加而引起的读取干扰的增加方面存在限制。
64.在每个栅极层叠物gst中，第二层叠物st2可以提供多个存储器单元的相应栅极和
多条字线。为此，第二层叠物st2可以具有其中层间介电层120和第二导电图案122在第三方向d3上交替层叠的结构。层间介电层120可以位于第二层叠物st2的最下层和最上层中的每一层上。层间介电层120可以包括氧化物层。
65.此外，本实施方式例示了层间介电层120位于第二层叠物st2的最下层和最上层的每一层上的情况；然而，本公开不限于此。作为修改例，第二导电图案122可以位于第二层叠物st2的最下层和/或最上层的每一层上。
66.在第二层叠物st2中，第二导电图案122中的每一个可以用作存储器单元的栅极和字线，使得第二导电图案122可以对应于图3中的多条字线wl1至wln。第二导电图案122中的每一个可以与至少三个或更多个第一导电图案112交叠，并且具有在第一方向d1和第二方向d2上延伸的平板形状。在第一方向d1上，每个第二导电图案122的一个侧壁或两个侧壁可以具有直线形状、z字形状或波浪形状，并且每个第二导电图案122的侧壁可以与面对的狭缝结构140的侧壁接触，这是因为在形成狭缝结构140的工艺期间使用用导电层代替牺牲层的方法来形成第二导电图案122。第二导电图案122中的每一个可以包括金属层，其中第二导电图案122中的每一个可以包括钨层。
67.在每个栅极层叠物gst中，第三层叠物st3可以提供多个漏极选择晶体管和至少三条或更多条漏极选择线。为此，第三层叠物st3可以包括形成在第二层叠物st2上的第二下绝缘层130、形成在第二下绝缘层130上并且在基本相同的高度处彼此间隔开的至少三个或更多个第三导电图案132、覆盖第三导电图案132的第二上绝缘层136、以及通过贯穿第二上绝缘层136将第三导电图案132彼此分离的分离层134。第三导电图案132可以分别对应于第一导电图案112，并且可以彼此交叠。此外，第二导电图案122中的每一个可以与至少三个或更多个第三导电图案132交叠。
68.第二下绝缘层130可以起到将形成在第二层叠物st2的最上层上的第二导电图案122与第三导电图案132电隔离的作用。第二上绝缘层136可以起到将形成在第三层叠物st3上的结构彼此电隔离的作用，例如，将位线bl与第三导电图案132隔离，并且可以具有比第二下绝缘层130或层间介电层120的厚度更大的厚度。这可以提供在沟道结构ch中将形成封盖层158的空间。分离层134可以起到使第三导电图案132彼此电隔离的作用，从而分离层134可以对应于图3中的第二狭缝s2。分离层134的一端可以延伸到第二下绝缘层130中。第二下绝缘层130、分离层134和第二上绝缘层136可以各自包括氧化物层。此外，当层间介电层120设置在第二层叠物st2的最上层时，可以从第三层叠物st3中省略第二下绝缘层130。
69.第三导电图案132中的每一个可以用作漏极选择晶体管的栅极和漏极选择线，使得第三导电图案132可以对应于图3中的多条漏极选择线dsl1至dsl4。第三导电图案132可以设置为在基本相同的高度处在第一方向d1上彼此间隔开，并且可以各自具有在第一方向d1和第二方向d2上延伸的平板形状。在第一方向d1上，每个第三导电图案132的一个侧壁或两个侧壁可以具有直线形状、z字形状或波浪形状，并且第三导电图案132的位于第三层叠物st3的边缘处的侧壁可以与面对的狭缝结构140的侧壁接触或可以与其间隔开。作为参考，当在形成狭缝结构140期间使用用导电层代替牺牲层的方法来形成第三导电图案132时，第三导电图案132的侧壁可以与面对的狭缝结构140的侧壁接触。另一方面，当使用与形成第一导电图案112的方法基本相同的方法形成第三导电图案132时，第三导电图案132的侧壁可以与面对的狭缝结构140的侧壁间隔开。第三导电图案132中的每一个可以包括金属
层，诸如，例如，钨层。
70.此外，本实施方式例示了第三导电图案132形成为单层的情况；然而，本公开不限于此。作为修改例，可以在第三方向d3上层叠两层或更多层的第三导电图案132。
71.每个栅极层叠物gst的第一层叠物st1、第二层叠物st2和第三层叠物st3可以被多个沟道结构ch贯穿。在第一层叠物st1中，沟道结构ch可以贯穿第一导电图案112，并且贯穿各个第一导电图案112的沟道结构ch的数量可以基本相同。同样地，在第三层叠物st3中，沟道结构ch可以贯穿第三导电图案132，并且贯穿各个第三导电图案132的沟道结构ch的数量可以基本相同。
72.沟道结构ch可以形成多个沟道序列。布置于每个沟道序列中的沟道结构ch可以在多条位线bl的延伸方向上布置成一行。如图4所示，多条位线bl中的每一条可以经由漏极接触插塞dcp电连接到沟道结构ch。
73.如图5所示，贯穿栅极层叠物gst的每个沟道结构ch可以包括：贯穿第一层叠物st1、第二层叠物st2和第三层叠物st3的沟道孔150；沿着沟道孔150的表面形成的存储器层152；形成在存储器层152上的沟道层154；形成在沟道层154上以间隙填充沟道孔150的一部分的芯绝缘层156；以及形成在芯绝缘层156上以间隙填充沟道孔150的其余部分的封盖层158。
74.沟道孔150可以贯穿第一层叠物st1至第三层叠物st3，并且其一部分可以具有延伸到源极层sl中的形状。具体地，沟道孔150可以贯穿第二源极层sl2和第三源极层sl3以及第一层叠物st1至第三层叠物st3，并且沟道孔150的底表面可以位于第一源极层sl1中。
75.沿着沟道孔150的表面形成的存储器层152可以包括其中依次层叠有阻挡层(未示出)、电荷俘获层(未示出)和隧道绝缘层(未示出)的层叠层。隧道绝缘层可以与沟道层154接触，并且阻挡层可以与第一导电图案112、第二导电图案122和第三导电图案132接触。隧道绝缘层和阻挡层可以各自包括氧化物层并且电荷俘获层可以包括氮化物层。
76.此外，本实施方式例示了存储器层152具有其中氧化物层、氮化物层和氧化物层层叠的ono结构的情况；然而，本公开不限于此。存储器层152可以根据半导体存储器装置所需的特性而包括各种材料层，并且可以具有各种层叠结构。
77.沟道层154可以沿着沟道孔150的表面形成在存储器层152上，并且可以具有圆柱形状。沟道层154可以包括本征半导体层或掺杂半导体层，诸如，例如，硅层或p型掺杂硅。
78.芯绝缘层156可以具有圆柱形状，并且可以形成在沟道层154上以部分地间隙填充沟道孔150。沟道层154可以具有围绕芯绝缘层156的侧表面和底表面的形状。芯绝缘层156可以包括氧化物层。
79.封盖层158可以用作漏极选择晶体管的漏极。封盖层158可以形成在芯绝缘层156上以间隙填充沟道孔150的其余部分，并且可以电连接到沟道层154。封盖层158和芯绝缘层156之间的界面可以与第三导电图案132和第二上绝缘层136之间的界面相邻，但是可以位于第三导电图案132和第二上绝缘层136之间的界面上方。封盖层158可以包括掺杂硅层，诸如，例如，n型掺杂硅层。
80.如上所述，在根据本实施方式的半导体存储器装置中，由狭缝结构140分离的每个栅极层叠物gst包括至少三个或更多个第一导电图案112，从而基本上防止了由于半导体存储器装置的集成度增加而引起的读取干扰的增加，使得可以提高半导体存储器装置的操作
可靠性。
81.图5至图7是例示了根据本公开的实施方式的半导体存储器装置的修改例的立体图。
82.首先，图4例示了由狭缝结构140分离的每个栅极层叠物gst包括位于基本相同的高度处的四个第一导电图案112和位于基本相同的高度处的四个第三导电图案132的情况。图4例示了第一导电图案112和第三导电图案132以一对一方式彼此对应并且具有基本相同的尺寸的情况。此外，图4例示了贯穿第一导电图案112的沟道结构ch的数量基本上等于贯穿第三导电图案132的沟道结构ch的数量的情况。
83.然而，根据本实施方式的半导体存储器装置不限于图4所示的结构。
84.作为修改例，如图5所示，由狭缝结构140分离的每个栅极层叠物gst也可以包括位于基本相同的高度处的四个第一导电图案112和位于基本相同的高度处的两个第三导电图案132。换句话说，在每个栅极层叠物gst中，第三导电图案132的数量可以小于第一导电图案112的数量，并且第三导电图案132中的任意一个可以与两个或更多个第一导电图案112交叠。例如，两个第一导电图案112可以对应于第三导电图案132中的任意一个，并且可以具有不同的尺寸。
85.作为另一修改例，如图6中所示，由狭缝结构140分离的每个栅极层叠物gst可以包括位于基本相同的高度处的四个第一导电图案112和位于基本相同的高度处的四个第三导电图案132。第三导电图案132可以具有与图4所示的形状基本相同的形状。
86.在此，贯穿每个第一导电图案112的沟道结构ch的数量可以彼此不同。具体地，每个第一导电图案112可以包括与第一层叠物st1的两个边缘(即，狭缝结构140)相邻的外部图案112a和位于外部图案112a之间的内部图案112b。在这种情况下，外部图案112a的线宽和尺寸可以小于内部图案112b的线宽和尺寸，使得贯穿与狭缝结构140间隔更远的内部图案112b的沟道结构ch的数量可以大于贯穿与狭缝结构140相邻的外部结构112a的沟道结构ch的数量。因此，可以通过基本上防止包括与狭缝结构140相邻的沟道结构ch的单元串的特性劣化来进一步提高半导体存储器装置的操作可靠性。
87.在每个栅极层叠物gst中，第三导电图案132的数量可以基本上等于第一导电图案112的数量，并且与狭缝结构140相邻的第三导电图案132可以与两个第一导电图案112交叠。即，与狭缝结构140相邻的第三导电图案132可以与外部图案112a和内部图案112b的一部分交叠。
88.作为另一修改例，如图7中所示，由狭缝结构140分离的每个栅极层叠物gst可以包括具有多层结构的第一导电图案112和具有单层结构的第三导电图案132。第三导电图案132可以具有与图4所示的形状基本相同的形状。
89.如图7所示，第一导电图案112可以包括位于下层的三个或更多个第一图案112-1、位于上层并且位于第一层叠物st1的两个边缘上的第二图案112-2、以及位于上层并且位于第二图案112-2之间的多个第三图案112-3。上层和下层可以通过层间介电层118电隔离。第三图案112-3中的每一个可以与两个第一图案112-1的一部分交叠，并且第三图案112-3和第一图案112-1可以在第三方向d3上以z字方式设置。每个第一图案112-1的线宽和尺寸可以基本上等于每个第三图案112-3的线宽和尺寸。每个第二图案112-2的线宽和尺寸可以小于每个第三图案112-3的线宽和尺寸。在每个栅极层叠物gst中，第三导电图案132的数量可
以基本等于第一图案112-1的数量。每个第三导电图案132可以与每个相应的第一图案112-1交叠。在每个栅极层叠物gst中，与狭缝结构140相邻的第三导电图案132可以与第一图案112-1、第二图案112-2和第三图案112-3的一部分交叠，使得通过基本上防止包括与狭缝结构140相邻的沟道结构ch的单元串的特性劣化，来进一步提高半导体存储器装置的操作可靠性。
90.沟道结构ch可以各自包括第一沟道结构和与第一沟道结构相邻的第二沟道结构，并且第一沟道结构和第二沟道结构可以贯穿基本相同的第三图案112-3。在这种情况下，第一沟道结构和第二沟道结构可以贯穿不同的第一图案112-1，使得可以通过改进用于沟道结构的源极选择晶体管的控制力，来进一步提高半导体存储器装置的操作可靠性。
91.图8是示意性地例示了根据本公开的实施方式的用于制造半导体存储器装置的方法的流程图。
92.如图8所示，用于制造半导体存储器装置的方法可以包括在基板上形成外围电路的步骤s1和在外围电路上形成存储器单元阵列的步骤s3。
93.首先，在步骤s1中，可以在基板上设置外围电路。外围电路可以包括多个晶体管，其中，晶体管的相应源极和漏极可以形成在基板的局部区域中，并且晶体管的相应栅极可以形成在基板上。
94.随后，在步骤s3中，可以在外围电路上形成存储器单元阵列。步骤s3可以包括形成图3所示的源极层sl的步骤、形成图3中所示的栅极层叠物gst的步骤、以及形成图3所示的位线bl的步骤。
95.尽管在附图中未示出，但是可以在步骤s3之前在外围电路上形成用于互连件的导电图案，并且可以在互连件上形成存储器单元阵列。
96.图9是示意性地例示了根据本公开的实施方式的用于制造半导体存储器装置的方法的流程图。
97.如图9所示，用于制造半导体存储器装置的方法可以包括：形成包括外围电路的第一芯片的步骤s11、形成包括存储器单元阵列的第二芯片的步骤s13、将第一芯片和第二芯片接合的步骤s15、以及去除第二芯片的辅助基板的步骤s17。
98.首先，在步骤s11中，可以在主基板上设置外围电路。第一芯片可以包括电连接到外围电路的第一互连件。
99.随后，在步骤s13中，可以在辅助基板上形成存储器单元阵列。步骤s13可以包括：形成图3所示的源极层sl的步骤、形成图3中所示的栅极层叠物gst的步骤、以及形成图3所示的位线bl的步骤。第二芯片可以进一步包括电连接到存储器单元阵列的第二互连件。
100.此外，图3例示了在存储器单元阵列中依次层叠源极层sl、栅极层叠物gst和位线bl的情况；然而，本公开不限于此。作为修改例，在步骤s13中，存储器单元阵列可以具有其中栅极层叠物形成在位线上并且不形成源极层的结构。
101.随后，在步骤s15中，第二芯片可以在第一芯片上被对准，使得第一互连件和第二互连件彼此面对，并且第一互连件的一部分和第二互连件的一部分可以彼此接合。
102.随后，在步骤s17中，可以去除第二芯片的辅助基板以形成其中外围电路和存储器单元阵列彼此交叠的半导体存储器装置。
103.此外，作为修改例，当在步骤s13中存储器单元阵列具有其中栅极层叠物形成在位
线上并且不形成源极层的结构时，可以在步骤s17之后形成电连接至沟道结构的源极层。
104.图10a至图10f是例示了根据本公开的实施方式的用于制造半导体存储器装置的方法的截面图。图10a至图10f是例示了用于制造半导体存储器装置的存储器单元阵列的方法的截面图，并且下面参照图10a至图10f要描述的用于制造存储器单元阵列的方法可以包括在图8所示的步骤s3中或者可以包括图9所示的步骤s13中。
105.如图10a所示，在其上已经形成有预定结构的基板(未示出)上形成预源极层sl
′
。预定结构可以是图3的外围电路pc，并且预源极层sl
′
可以形成在外围电路pc上。
106.可以通过依次层叠第一源极层sl1、牺牲源极层202和第二源极层sl2来形成预源极层sl
′
。第一源极层sl1和第二源极层sl2可以由诸如例如n型掺杂硅层之类的掺杂半导体层形成。牺牲源极层202可以由诸如例如氮化物层之类的绝缘层形成。
107.接下来，在预源极层sl
′
上形成诸如例如氧化物层之类的第一下绝缘层110。
108.接下来，在第一下绝缘层110上形成导电层112a，其中导电层112a可以由掺杂半导体层或金属硅化物层形成，以基本上防止导电层112a的特性在后续工艺(尤其是高温工艺)中劣化。此外，导电层112a可以形成为其中掺杂半导体层和金属硅化物层层叠的层叠层，其中n型掺杂硅层可以用作掺杂半导体层，并且硅化钨层可以用作金属硅化物层。
109.如图10b所示，在导电层112a上形成硬掩模图案(未示出)之后，使用硬掩模图案作为蚀刻阻挡件来蚀刻导电层112a，以形成多个第一导电图案112，使得多个第一导电图案112可以在基本相同的高度处彼此间隔开。
110.接下来，在去除硬掩模图案(未示出)之后，形成用于在多个第一导电图案112之间进行间隙填充的间隙填充绝缘层114，随后，在多个第一导电图案112和间隙填充绝缘层114上形成第一上绝缘层116。间隙填充绝缘层114和第一上绝缘层116可以各自由氧化物层形成，并且可以通过一次氧化物层沉积工艺一起形成。即，间隙填充绝缘层114和第一上绝缘层116可以彼此一体地形成。
111.因此，可以形成多个第一层叠物，每个第一层叠物包括在基本相同的高度处彼此间隔开的至少三个或更多个第一导电图案112。
112.如图10c所示，可以在第一上绝缘层116上形成其中层间介电层120和牺牲层204交替地层叠的第一层叠物层206。层间介电层120可以形成为位于第一层叠物层206的最上层和最下层叠中的每一层上，其中，层间介电层120可以各自由氧化物层形成，而牺牲层204可以各自由氮化物层形成。
113.此外，本实施方式例示了在第一层叠物层206的最下层和最上层的每一层上形成层间介电层120的情况；然而，本公开不限于此。作为修改例，牺牲层204可以形成在第一层叠物层206的最下层和最上层的每一层上。
114.接下来，在形成第一层叠物层206的工艺之后，在第一层叠物层206上形成其中第二下绝缘层130、牺牲层204和第二上绝缘层136依次层叠的第二层叠物层208。第二下绝缘层130和第二上绝缘层136可以各自由氧化物层形成，并且牺牲层204可以由氮化物层形成。第二上绝缘层136可以形成为具有比第二下绝缘层130或层间介电层120更大的厚度。
115.接下来，在第二上绝缘层136上形成硬掩模图案(未示出)之后，使用硬掩模图案作为蚀刻阻挡件来蚀刻第二层叠物层208、第一层叠物层206、第一上绝缘层116、第一导电图案112、第一下绝缘层110和预源极层sl
′
以形成多个沟道孔150。多个沟道孔150中的每一个
可以形成为贯穿第二层叠物层208、第一层叠物层206、第一上绝缘层116、第一导电图案112、第一下绝缘层110、第二源极层sl2和牺牲源极层202。此外，多个沟道孔150中的每一个的端部(或底表面)可以形成在第一源极层sl1的内部。
116.接下来，在去除硬掩模图案(未示出)之后，沿着多个沟道孔150中的每一个的表面(即，底表面和侧表面)形成具有均匀厚度的存储器层152。存储器层152可以形成为其中阻挡层(未示出)、电荷俘获层(未示出)和隧道绝缘层(未示出)依次层叠的层叠层。隧道绝缘层和阻挡层可以各自由氧化物层形成，并且电荷俘获层可以由氮化物层形成。
117.接下来，沿着多个沟道孔150中的每一个的表面在存储器层152上形成具有均匀厚度的沟道层154。沟道层154可以由诸如例如硅层之类的半导体层形成。
118.接下来，可以在沟道层154上形成用于对多个沟道孔150中的每一个进行间隙填充的芯绝缘层156。芯绝缘层156可以由氧化物层形成。
119.接下来，使芯绝缘层156的一部分凹陷，然后导电材料对该凹陷空间进行间隙填充以形成封盖层158。可以使芯绝缘层156凹陷，以使得芯绝缘层156和封盖层158之间的界面与牺牲层204和第二上绝缘层136之间的界面相邻，但是位于牺牲层204和第二上绝缘层136之间的界面上方。封盖层158可以由诸如例如n型掺杂硅层之类的掺杂半导体层形成。
120.因此，可以形成多个沟道结构ch，每个沟道结构ch包括沟道孔150、存储器层152、沟道层154、芯绝缘层156和封盖层158。
121.如图10d所示，在第二上绝缘层136上形成硬掩模图案(未示出)之后，使用硬掩模图案作为蚀刻阻挡件来蚀刻第二层叠物层208、第一层叠物层206、第一上绝缘层116、第一导电图案112、第一下绝缘层110和预源极层sl
′
，以形成多个狭缝沟槽142。多个狭缝沟槽142中的每一个可以形成为贯穿第二层叠物层208、第一层叠物层206、第一上绝缘层116、第一导电图案112、第一下绝缘层110和第二源极层sl2。此外，多个狭缝沟槽142中的每一个的端部(或底表面)可以形成在牺牲源极层202的内部。
122.接下来，通过多个狭缝沟槽142从第一层叠物层206和第二层叠物层208去除牺牲层204，然后导电材料对已经去除了牺牲层204的空间进行间隙填充。因此，可以在第一层叠物层206中形成由层间介电层120分离的多个第二导电图案122。然后，可以在第二层叠物层208中形成导电层132a。
123.接下来，执行蚀刻工艺以去除残留在多个狭缝沟槽142中的每一个的侧壁上的导电材料，其中蚀刻工艺可以作为回蚀工艺来执行。
124.如图10e所示，在多个狭缝沟槽142中的每一个的两个侧壁上形成狭缝间隔物144，例如，绝缘层。
125.接下来，通过多个狭缝沟槽142中的每一个的底表面去除牺牲源极层202，随后，去除通过去除牺牲源极层202而暴露出的存储器层152，以暴露出沟道层154。
126.如图10f所示，导电材料对已经去除了牺牲源极层202的空间进行间隙填充，从而形成电连接至沟道层154、第一源极层sl1和第二源极层sl2的第三源极层sl3。第三源极层sl3可以由诸如例如n型掺杂硅层之类的掺杂半导体层形成。
127.接下来，形成用于间隙填充狭缝沟槽142的狭缝层146，例如，导电层。因此，可以形成各自包括狭缝沟槽142、狭缝间隔物144和狭缝层146的多个狭缝结构140。
128.接下来，形成各自贯穿第二上绝缘层136、导电层132a和第二下绝缘层130的多个
分离层134。随着分离层134的形成，可以形成多个第三导电图案132。第三导电图案132可以形成为具有与第一导电图案112的数量相对应的数量。
129.因此，可以形成图4所示的包括栅极层叠物gst、每个将栅极层叠物gst彼此分离的狭缝结构140、以及贯穿栅极层叠物gst的多个沟道结构ch的存储器单元阵列，栅极层叠物gst各自包括：第一层叠物st1，其包括在基本相同的高度处彼此间隔开的至少三个或更多个第一导电图案112；第二层叠物st2，其包括交替地层叠的第二导电图案122和层间介电层120；以及第三层叠物st3，其包括由分离层134分离以具有与第一导电图案112的数量相对应的数量的多个第三导电图案132。
130.然后，可以通过已知的制造方法来完成半导体存储器装置。
131.如上所述，根据依据本公开的实施方式的用于制造半导体存储器装置的方法，在基本相同的高度处彼此间隔开的多个第一导电图案112比第二导电图案122、第三导电图案132、狭缝结构140和沟道结构ch更早地形成，使得可以提高半导体存储器装置的操作可靠性，同时基本上防止了工艺步骤的增加，从而确保了价格竞争力。作为参考，通过用导电层代替牺牲层的方法，可以在栅极层叠物gst中仅形成两个第一导电图案112。然而，在本实施方式中，可以形成至少三个或更多个第一导电图案112。
132.此外，由于第一导电图案112由半导体层和/或金属硅化物层形成，所以即使第一导电图案112比第二导电图案122、第三导电图案132、狭缝结构140和沟道结构ch更早地形成，也可以通过基本上防止第一导电图案112的特性在工艺之间劣化，来提高半导体存储器装置的操作可靠性。
133.图11是例示了根据本公开的实施方式的存储器系统1100的配置的框图。
134.如图11所示，存储器系统1100包括存储器装置1120和存储器控制器1110。
135.存储器装置1120可以包括由多个狭缝结构分离的多个栅极层叠物。作为示例，每个栅极层叠物可以包括：第一层叠物，该第一层叠物包括在基本相同的高度处彼此间隔开的三个或更多个第一导电图案；第二层叠物，该第二层叠物形成在第一层叠物上并且包括交替地层叠的第二导电图案和层间介电层；第三层叠物，该第三层叠物形成在第二层叠物上并且包括在基本相同的高度处彼此间隔开的多个第三导电图案；以及多个沟道结构，所述多个沟道结构贯穿第一层叠物至第三层叠物。作为另一示例，每个栅极层叠物可以包括：第一层叠物，该第一层叠物具有多层结构并且针对每个层包括彼此间隔开的三个或更多个第一导电图案；第二层叠物，该第二层叠物形成在第一层叠物上并且包括交替层叠的第二导电图案和层间介电层；第三层叠物，该第三层叠物形成在第二层叠物上，具有单层结构，并包括彼此间隔开的多个第三导电图案；以及多个沟道结构，所述多个沟道结构贯穿第一层叠物至第三层叠物。存储器装置1120包括在每个栅极层叠物中的至少三个或更多个第一导电图案，因此可以通过基本上防止由于存储器装置1120的集成度增加而导致的读取干扰的增加，来提高操作可靠性。
136.存储器装置1120可以是由多个闪存芯片组成的多芯片封装件。
137.存储器控制器1110被配置为控制存储器装置1120，并且可以包括静态随机存取存储器(sram)1111、中央处理单元(cpu)1112、主机接口1113、纠错块1114和存储器接口1115。sram 1111可以用作cpu 1112的工作存储器，cpu 1112可以执行用于存储器控制器1110的数据交换的各种控制操作，并且主机接口1113可以包括电连接到存储器系统1100的主机的
数据交换协议。此外，纠错块1114可以检测并校正从存储器装置1120读取的数据中所包括的错误，并且存储器接口1115可以执行与存储器装置1120的接口连接。此外，存储器控制器1110还可以包括只读存储器(rom)，该只读存储器(rom)存储用于与主机接口连接的代码数据。
138.图12是例示了根据本公开的实施方式的计算系统1200的配置的框图。
139.如图12所示，计算系统1200可以包括电连接到系统总线1260的cpu 1220、随机存取存储器(ram)1230、用户接口1240、调制解调器1250和存储器系统1210。计算系统1200可以是移动装置。
140.存储器系统1210可以包括存储器装置1212和存储器控制器1211。存储器装置1212可以包括由多个狭缝结构分离的多个栅极层叠物。作为示例，每个栅极层叠物可以包括：第一层叠物，该第一层叠物包括在基本相同的高度处彼此间隔开的三个或更多个第一导电图案；第二层叠物，该第二层叠物形成在第一层叠物上并且包括交替地层叠的第二导电图案和层间介电层；第三层叠物，该第三层叠物形成在第二层叠物上并且包括在基本相同的高度处彼此间隔开的多个第三导电图案；以及多个沟道结构，所述多个沟道结构贯穿第一层叠物至第三层叠物。作为另一示例，每个栅极层叠物可以包括：第一层叠物，该第一层叠物具有多层结构并且针对每个层包括彼此间隔开的三个或更多个第一导电图案；第二层叠物，该第二层叠物形成在第一层叠物上并且包括交替层叠的第二导电图案和层间介电层；第三层叠物，该第三层叠物形成在第二层叠物上，具有单层结构，并包括彼此间隔开的多个第三导电图案；以及多个沟道结构，所述多个沟道结构贯穿第一层叠物至第三层叠物。存储器装置1212包括在每个栅极层叠物中的至少三个或更多个第一导电图案，因此可以通过基本上防止由于存储器装置1212的集成度增加而导致的读取干扰的增加，来提高操作可靠性。
141.尽管已经参照优选实施方式详细描述了本公开，但是本公开不限于该实施方式，并且本领域技术人员可以在本公开的技术精神内做出各种修改。
142.相关申请的交叉引用
143.本技术要求于2021年1月8日在韩国知识产权局提交的韩国专利申请no.10-2021-0002554的优先权，其全部内容通过引用合并于此。