一种半导体器件及其制备方法、电子设备

1.本发明涉及半导体技术领域，尤其涉及一种半导体器件及其制备方法、电子设备。


背景技术：

2.随着器件尺寸的不断缩减，传统体硅器件mosfet(metal
‑
oxide
‑
semiconductor field
‑
effect transistor，金氧半场效晶体管)的短沟道效应逐渐加剧，晶体管变得越来越难以关断。为了克服传统体硅mosfet的限制，进一步提高器件的性能，研究人员开始研究具有新结构的器件。其中，fdsoi(fully depleted silicon on insulator，全耗尽型绝缘体上硅)晶体管由于其独特的结构以及优异的性能受到广泛关注。fdsoi器件与体硅器件的不同在于其衬底中有一层埋氧层(box)，并且在埋氧层的上方有一层超薄的单晶硅薄膜，使得fdsoi器件的短沟道效应得到改善。除此之外，fdsoi器件可以通过施加不同的背栅压来调节阈值电压，使得器件功耗和性能得到更好的优化。
3.与体硅器件相比，fdsoi器件中的绝缘衬底一般是二氧化硅，fdsoi器件始终被二氧化硅围绕着。相较于绝缘衬底上单晶硅来说，二氧化硅的热导率较小，导热效率远低于硅，这就导致fdsoi器件内部的热量难以通过绝缘衬底及时扩散出去，从而导致fdsoi器件的沟道温度升高，这种效应被称为自热效应(self
‑
heating effects)。自热效应会对fdsoi器件性能造成不良影响：降低载流子迁移率，使阈值电压发生偏移，降低器件可靠性等。


技术实现要素：

4.本发明实施例通过提供一种半导体器件及其制备方法、电子设备，可以提升半导体器件的散热性能，提高载流子的迁移率，并提高器件可靠性。
5.为实现上述目的，本发明提供以下方案：
6.第一方面，本发明实施例提供了一种半导体器件制备方法，其包括：
7.提供衬底层；
8.在所述衬底层表面形成绝缘层；
9.在所述绝缘层表面形成栅极；
10.将所述衬底层的预设区域刻蚀，形成两个空缺区域；所述预设区域为所述栅极在所述衬底层表面投影的外侧区域，所述空缺区域的深度大于所述衬底层的顶层硅厚度；
11.在所述两个空缺区域内形成源极和漏极。
12.在一种可能的实施例中，还包括：
13.在所述空缺区域内形成所述源极和所述漏极之前，在所述空缺区域中形成热导率高于埋氧层热导率的介质层。
14.在一种可能的实施例中，将所述衬底层的预设区域刻蚀，具体为：
15.将所述衬底层的所述预设区域刻蚀，露出所述衬底层的背衬硅。
16.在一种可能的实施例中，在所述空缺区域内形成源极和漏极，包括：
17.在所述空缺区域内沉积多晶硅材料、硅锗材料和锗材料中的一种或多种；
18.对所述空缺区域内的沉积材料进行离子掺杂，形成所述源极和所述漏极。
19.在一种可能的实施例中，对所述空缺区域内的沉积材料进行离子掺杂，形成所述源极和所述漏极，包括：
20.在所述栅极及所述绝缘层的两侧侧壁形成第一侧墙；所述第一侧墙的材料为氮化硅或氧化硅或低介电常数材料；
21.对所述沉积材料进行轻掺杂；
22.在所述第一侧壁外侧形成第二侧墙；所述第二侧墙的材料为氮化硅或氧化硅或低介电常数材料；
23.对所述沉积材料进行重掺杂，形成所述源极和所述漏极。
24.第二方面，本发明实施例提供了一种半导体器件，包括：
25.衬底层，所述衬底层上形成有两个空缺区域；
26.绝缘层，所述绝缘层位于所述衬底层表面；
27.栅极，所述栅极位于所述绝缘层表面；
28.源极和漏极，所述源极和漏极位于所述两个空缺区域内，所述空缺区域位于所述栅极在所述衬底层表面投影的外侧区域，且所述空缺区域的深度大于所述衬底层的顶层硅厚度。
29.在一种可能的实施例中，还包括：介质层；所述介质层位于所述空缺区域内，且所述介质层的第一表面与所述源极和漏极接触，所述介质层的第二表面与所述衬底层的背衬硅接触；所述介质层的热导率高于所述埋氧层的热导率。
30.在一种可能的实施例中，所述源极和漏极为掺杂离子的多晶硅材料、硅锗材料和锗材料中的一种或多种。
31.在一种可能的实施例中，所述栅极及所述绝缘层的侧壁形成有侧墙，所述侧墙为氮化硅、氧化硅或低介电常数材料。
32.第三方面，本发明实施例提供了一种电子设备，包括第二方面中任一所述的半导体器件。
33.本发明提供的半导体器件及其制备方法、电子设备，将soi衬底层的预设区域刻蚀，形成空缺区域，使得空缺区域的深度大于soi衬底层中顶层硅的厚度，进而可以使得空缺区域内形成源极和漏极的厚度大于顶层硅的厚度，减薄中间埋氧层(即：二氧化硅)的厚度，与现有技术方案相比，本实施例提供的技术方案中，源极和漏极与soi衬底层的背衬硅之间的距离更近，而源极和漏极向外散热，一般是通过背衬硅向外散热，缩短了源极和漏极与背衬硅之间的距离，有效提升了半导体器件的散热效果，降低半导体器件的自热效应，避免自热效应对半导体器件性能造成不良影响，进而提高载流子迁移率，避免阈值电压发生偏移，提高器件可靠性等。
附图说明
34.为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
35.图1是本发明提供的一实施例中半导体器件及其制备方法的流程图；
36.图2是本发明提供的一实施例中在soi衬底层表面绝缘层和栅极的示意图；
37.图3是本发明提供的一实施例中在图2中的soi衬底层上形成空缺区域的示意图；
38.图4是本发明提供的一实施例中半导体器件的示意图；
39.图5是本发明提供的另一实施例中在图2中的soi衬底层上形成空缺区域的示意图；
40.图6是本发明提供的另一实施例中的半导体器件的示意图。
具体实施方式
41.以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
42.在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
43.在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。
44.本发明提供一种半导体器件制备方法，该半导体器件具体为fdsoi(fully depleted silicon on insulator，全耗尽型绝缘体上硅)器件，如图1所示，在一实施例中，该制备方法包括：
45.s1、如图2所示，提供衬底层1；衬底层1包括顶层硅13、背衬硅11以及位于顶层硅13和背衬硅11之间的埋氧层12。
46.具体的，衬底层1可以是soi(silicon
‑
on
‑
insulator，绝缘体上硅)，也可以是goi(germanium
‑
on
‑
insulator，绝缘体上锗)，还可以是sigeoi(sige
‑
on
‑
insulator，绝缘体上锗硅)。
47.s2、在衬底层1表面形成绝缘层2。
48.s3、在绝缘层2表面形成栅极3。
49.s4、如图3所示，将衬底层1的预设区域刻蚀，形成两个空缺区域14；预设区域为栅极3在衬底层1表面投影的外侧区域，空缺区域14的深度大于衬底层1的顶层硅13厚度。
50.s5、如图4所示，在两个空缺区域14内形成源极5和漏极4。
51.在空缺区域14内形成源极5和漏极4，包括：
52.在空缺区域14内沉积多晶硅材料、硅锗材料和锗材料中的一种或多种；
53.对空缺区域14内的沉积材料进行离子掺杂，形成源极5和漏极4。
54.具体的，空缺区域14内的沉积材料为在空缺区域14内沉积的多晶硅材料、硅锗材料和锗材料中的一种或多种。当沉积材料为在空缺区域14内沉积的多晶硅材料、硅锗材料
和锗材料中的一种时，直接将该种材料沉积在空缺区域14中；当沉积材料为在空缺区域14内沉积的多晶硅材料、硅锗材料和锗材料中的多种时，该多种材料采用叠层的方式沉积在空缺区域14中。
55.具体的，对空缺区域14内的沉积材料进行离子掺杂，形成源极5和漏极4，包括：
56.在栅极3及绝缘层2的两侧侧壁形成第一侧墙；第一侧墙的材料为氮化硅或氧化硅或低介电常数材料。
57.具体的，低介电常数材料即为低k材料。“低k材料”中“k”为介电常数，以描述介质材料的储电能力，低k(low
‑
k)材料是指k值低于设定数值的介电材料，这里设定数值可以选择2.8，即k值低于2.8的介电材料即为低k材料。
58.对沉积材料进行轻掺杂。
59.在栅极3及绝缘层2的两侧侧壁形成第二侧墙；第二侧墙的材料为氮化硅或氧化硅或低介电常数材料。
60.具体的，低介电常数材料即为低k材料。“低k材料”中“k”为介电常数，以描述介质材料的储电能力，低k(low
‑
k)材料是指k值低于设定数值的介电材料，这里设定数值可以选择2.8，即k值低于2.8的介电材料即为低k材料。
61.对沉积材料进行重掺杂，形成源极5和漏极4。
62.图4中，7为侧墙，具体包括有栅极3及绝缘层2两侧的第一侧墙和第二侧墙，在掺杂处理时，通过第一侧墙轻掺杂和第二侧墙重掺杂可以减轻离子在源极5和漏极4之间的沟道层(即：顶层硅13)中的横向扩散，进而减轻短沟道效应。
63.具体的，沉积材料中掺杂的离子可以是硼、镓或铟等三价元素，还可以是磷等其它元素。
64.在本实施例中，将衬底层1的预设区域刻蚀，形成空缺区域14，使得空缺区域14的深度大于顶层硅13的厚度，进而可以使得空缺区域14内形成源极5和漏极4的厚度大于顶层硅13的厚度，减薄中间埋氧层(即：二氧化硅)的厚度，与现有技术方案相比，本实施例提供的技术方案中，源极5和漏极4与背衬硅11之间的距离更近，而源极5和漏极4向外散热，一般是通过背衬硅11向外散热，缩短了源极5和漏极4与背衬硅11之间的距离，有效提升了半导体器件的散热效果。
65.在另一实施例中，将衬底层1的预设区域刻蚀，具体为：
66.如图5所示，将衬底层1的预设区域刻蚀，露出衬底层1的背衬硅11。
67.半导体器件制备方法还包括：
68.如图6所示，在空缺区域14内形成源极5和漏极4之前，在空缺区域14中形成热导率高于埋氧层热导率的介质层6。
69.在本实施例中，源极5和漏极4可以借助介质层6，通过背衬硅11向外散热，介质层6可以进一步提升源极5和漏极4的散热效果。
70.本发明还提供一种半导体器件，该半导体器件具体为fdsoi器件，如图4所示，半导体器件包括：衬底层1、绝缘层2、栅极3、源极5和漏极4。
71.衬底层1上形成有两个空缺区域14；绝缘层2位于衬底层1表面；栅极3位于绝缘层2表面；源极5和漏极4位于两个空缺区域14内，源极5和漏极4为掺杂离子的多晶硅材料、硅锗材料和锗材料中的一种或多种。
72.具体的，空缺区域14内的沉积材料为在空缺区域14内沉积的多晶硅材料、硅锗材料和锗材料中的一种或多种。当沉积材料为在空缺区域14内沉积的多晶硅材料、硅锗材料和锗材料中的一种时，直接将该种材料沉积在空缺区域14中；当沉积材料为在空缺区域14内沉积的多晶硅材料、硅锗材料和锗材料中的多种时，该多种材料采用叠层的方式沉积在空缺区域14中。
73.栅极3及绝缘层2的侧壁形成有侧墙7，侧墙7为氮化硅、氧化硅或低介电常数材料。
74.具体的，低介电常数材料即为低k材料。“低k材料”中“k”为介电常数，以描述介质材料的储电能力，低k(low
‑
k)材料是指k值低于设定数值的介电材料，这里设定数值可以选择2.8，即k值低于2.8的介电材料即为低k材料。
75.具体的，沉积材料中掺杂的离子可以是硼、镓或铟等三价元素，还可以是磷等其它元素。
76.空缺区域14位于栅极在衬底层1表面投影的外侧区域，且空缺区域14的深度大于衬底层1的顶层硅厚度。
77.在另一实施例中，如图6所示，半导体器件还包括：介质层6；介质层6位于空缺区域14内，且介质层6的第一表面与源极5和漏极4接触，介质层6的第二表面与衬底层1的背衬硅11接触；介质层6的热导率高于埋氧层12的热导率。
78.在本实施例中，源极5和漏极4可以借助介质层6，并通过背衬硅11向外散热，介质层可6以进一步提升源极5和漏极4的散热效果。
79.本发明还提供一种电子设备，其包括上述的半导体器件。
80.综上所述，本发明提供的半导体器件及其制备方法、电子设备，将衬底层1的预设区域刻蚀，形成空缺区域14，使得空缺区域14的深度大于衬底层1中顶层硅13的厚度，进而可以使得空缺区域14内形成源极5和漏极4的厚度大于顶层硅13的厚度，减薄中间埋氧层(即：二氧化硅)的厚度，与现有技术方案相比，本实施例提供的技术方案中，源极5和漏极4与衬底层1的背衬硅11之间的距离更近，而源极5和漏极4向外散热，一般是通过背衬硅11向外散热，缩短了源极5和漏极4与背衬硅11之间的距离，有效提升了半导体器件的散热效果，降低半导体器件的自热效应，避免自热效应对半导体器件性能造成不良影响，进而提高载流子迁移率，避免阈值电压发生偏移，提高器件可靠性等。
81.在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
82.尽管已描述了本发明的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本发明范围的所有变更和修改。
83.显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。