制造半导体器件的方法和半导体器件与流程

1.本技术的实施例涉及制造半导体器件的方法和半导体器件。


背景技术：

2.随着半导体工业已经发展至追求更高的器件密度、更高的性能和更低的成本的纳米技术工艺节点，来自制造和设计问题的双重挑战产生了三维设计的发展，诸如多栅极场效应晶体管(fet)，包括鳍式fet(fin fet)和全环栅(gaa)fet。在fin fet中，栅电极与沟道区域的三个侧面相邻，其中，栅极介电层介于栅电极与沟道区域之间。因为栅极结构在三个表面上围绕(包裹)鳍，所以晶体管基本具有控制通过鳍或沟道区域的电流的三个栅极。不幸的是，第四侧(沟道的底部)远离栅电极，因此不受严格的栅极控制。相反，在gaa fet中，沟道区域的所有侧面由栅电极围绕，这允许在沟道区域中更充分的耗尽，并且由于更陡的亚阈值电流摆幅(ss)和更小的漏致势垒降低(dibl)而产生较小的短沟道效应。随着晶体管尺寸不断缩小，需要进一步改善gaa fet。


技术实现要素：

3.本技术的一些实施例提供了一种制造半导体器件的方法，包括：形成其中交替堆叠第一半导体层和第二半导体层的鳍结构；在所述鳍结构上方形成牺牲栅极结构；蚀刻所述鳍结构的未由所述牺牲栅极结构覆盖的源极/漏极区域，从而形成源极/漏极间隔；在所述源极/漏极间隔的底部处形成基底外延层；以及在所述基底外延层上形成源极/漏极外延层，其中，所述基底外延层包括未掺杂的半导体材料。
4.本技术的另一些实施例提供了一种制造半导体器件的方法，包括：形成其中交替堆叠第一半导体层和第二半导体层的鳍结构；在所述鳍结构上方形成牺牲栅极结构；蚀刻所述鳍结构的未由所述牺牲栅极结构覆盖的源极/漏极区域，从而形成源极/漏极间隔；通过所述源极/漏极间隔横向蚀刻所述第一半导体层；以及在所述蚀刻的第一半导体层的每个的端部上形成由介电材料制成的内部间隔件；在所述源极/漏极间隔的底部处形成基底外延层；以及在所述基底外延层上形成源极/漏极外延层，其中，在形成所述基底外延层之后并且在形成所述源极/漏极外延层之前，实施选自由光刻工艺和蚀刻工艺组成的组中的至少一种工艺。
5.本技术的又一些实施例提供了一种半导体器件，包括：半导体纳米结构，设置在衬底上方；源极/漏极外延层，与所述半导体纳米结构接触；栅极介电层，设置在所述半导体纳米结构的每个沟道区域上并且包裹所述半导体纳米结构的每个沟道区域；栅电极层，设置在所述栅极介电层上并且包裹每个沟道区域；以及绝缘间隔件，分别设置在间隔中，所述间隔由相邻的半导体纳米结构、所述栅电极层和所述源极/漏极区域限定，其中，所述源极/漏极外延层包括未掺杂的基底外延层和形成在所述基底外延层上的具有彼此不同成分的多个外延半导体层。
附图说明
6.当结合附图进行阅读时，从以下详细描述可最佳理解本发明。应该强调，根据工业中的标准实践，各个部件未按比例绘制，仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
7.图1a至图1d示出了根据本发明的实施例的半导体fet器件的各个视图。图1a是沿x方向(源极
‑
漏极方向)的截面图，图1b是对应于图1a的y1
‑
y1的截面图，图1c是对应于图1a的y2
‑
y2的截面图，并且图1d示出了对应于图1a的y3
‑
y3的截面图。
8.图2示出了根据本发明的实施例的制造半导体gaa fet器件的各个阶段中的一个。
9.图3示出了根据本发明的实施例的制造半导体gaa fet器件的各个阶段中的一个。
10.图4a和图4b示出了根据本发明的实施例的制造半导体gaa fet器件的各个阶段中的一个。
11.图5示出了根据本发明的实施例的制造半导体gaa fet器件的各个阶段中的一个。
12.图6示出了根据本发明的实施例的制造半导体gaa fet器件的各个阶段中的一个。
13.图7示出了根据本发明的实施例的制造半导体gaa fet器件的各个阶段中的一个。
14.图8示出了根据本发明的实施例的制造半导体gaa fet器件的各个阶段中的一个。
15.图9a和图9b示出了根据本发明的实施例的制造半导体gaa fet器件的各个阶段中的一个。
16.图10a和图10b示出了根据本发明的实施例的制造半导体gaa fet器件的各个阶段中的一个。
17.图11a和图11b示出了根据本发明的实施例的制造半导体gaa fet器件的各个阶段中的一个。
18.图12a和图12b示出了根据本发明的实施例的制造半导体gaa fet器件的各个阶段中的一个。
19.图13a和图13b示出了根据本发明的实施例的制造半导体gaa fet器件的各个阶段中的一个。
20.图14a和图14b示出了根据本发明的实施例的制造半导体gaa fet器件的各个阶段中的一个。
21.图15a和图15b示出了根据本发明的实施例的制造半导体gaa fet器件的各个阶段中的一个。
22.图16a和图16b示出了根据本发明的实施例的制造半导体gaa fet器件的各个阶段中的一个。
23.图17a和图17b示出了根据本发明的实施例的制造半导体gaa fet器件的各个阶段中的一个。
24.图18a和图18b示出了根据本发明的实施例的制造半导体gaa fet器件的各个阶段中的一个。
25.图19a、图19b、图19c和图19d示出了制造根据本发明的实施例的半导体gaa fet器件的各个阶段。
26.图20示出了根据本发明的实施例的源极/漏极外延层的成分变化(曲线图)。
27.图21a和图21b示出了根据本发明的实施例的处于制造半导体gaa fet器件的各个
阶段中的一个的截面图。
28.图22a和图22b示出根据本发明的实施例的半导体gaa fet器件的截面图。
具体实施方式
29.应该理解，以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实施例或实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，元件的尺寸不限于所公开的范围或值，而是可以取决于工艺条件和/或器件的期望特性。此外，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。为了简单和清楚起见，各个部件可以以不同的比例任意绘制。
30.而且，为了便于描述，在此可以使用诸如“在
…
之下”、“在
…
下方”、“下部”、“在
…
之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。器件可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。此外，术语“由
…
制成”可以表示“包括”或“由
…
组成”。在本发明中，除非另外描述，否则短语“a、b和c中的一个”表示“a、b和/或c”(a、b、c、a和b、a和c、b和c或a、b和c)，而不表示来自a的一个元素、来自b的一个元素和来自c的一个元素。
31.通常，当通过选择性蚀刻牺牲半导体层来释放诸如纳米线(nw)和纳米片的纳米结构时，难以控制横向蚀刻量。当在去除伪多晶硅栅极之后实施nw释放蚀刻工艺时，可以蚀刻nw的横向端，因为用于nw释放蚀刻的横向蚀刻控制或蚀刻预算不足。如果没有蚀刻停止层，则栅电极可以接触源极/漏极(源极/漏极)外延层。此外，对栅极至漏极电容(cgd)的影响更大。如果在栅极和源极/漏极区域之间不存在介电膜，则cgd变大，这将降低电路速度。此外，在finfet或gaa fet中，要求源极/漏极(源极/漏极)外延层无缺陷。在本发明中，提供了用于制造用于gaa fet和堆叠的沟道fet的源极/漏极(源极和/或漏极)外延层的新颖方法。在本发明中，源极/漏极指的是源极和/或漏极。应该指出，在本发明中，源极和漏极可互换地使用，并且它们的结构基本相同。
32.图1a至图1d示出了根据本发明的实施例的半导体gaa fet器件的各个视图。图1a是沿x方向(源极
‑
漏极方向)的截面图，图1b是对应于图1a的y1
‑
y1的截面图，图1c是对应于图1a的y2
‑
y2的截面图，并且图1d示出了对应于图1a的y3
‑
y3的截面图。在一些实施例中，图1a至图1d的半导体gaa fet器件是p型fet。
33.如图1a至图1c所示，在半导体衬底10上方提供沿z方向(衬底10的主表面的法线方向)垂直布置的半导体纳米结构25。在一些实施例中，衬底10至少在它的表面部分上包括单晶半导体层。衬底10可以包括单晶半导体材料，诸如但不限于si、ge、sige、gaas、insb、gap、gasb、inalas、ingaas、gasbp、gaassb和inp。在某些实施例中，衬底10由晶体si制成。
34.衬底10可以在其表面区域中包括一个或多个缓冲层(未示出)。缓冲层可以用于将晶格常数从衬底的晶格常数逐渐改变为源极/漏极区域的晶格常数。缓冲层可以由外延生长的单晶半导体材料形成，诸如但不限于si、ge、gesn、sige、gaas、insb、gap、gasb、inalas、ingaas、gasbp、gaassb、gan、gap和inp。在特定实施例中，衬底10包括在硅衬底10上外延生
长的硅锗(sige)缓冲层。sige缓冲层的锗浓度可以从最底部缓冲层的30％原子的锗增大至最顶部缓冲层的70％原子的锗。
35.如图1a至图1c所示，作为沟道层的半导体线或片(统称为纳米结构)25设置在衬底10上方。在一些实施例中，半导体纳米结构25设置在从衬底10(底部鳍结构11)突出的鳍结构11(见图3)上方。沟道层25的每个由栅极介电层82和栅电极层84包裹。在一些实施例中，半导体纳米结构25的厚度t1在约5nm至约60nm的范围内，并且半导体纳米结构25的宽度w1在约5nm至约120nm的范围内。在一些实施例中，半导体线或片的宽度大于厚度。在某些实施例中，宽度高达半导体纳米结构25的厚度的两倍或五倍。在一些实施例中，半导体纳米结构25由si、sige或ge制成。
36.在一些实施例中，在半导体纳米结构25的沟道和栅极介电层82之间形成界面介电层。在一些实施例中，栅极介电层82包括高k介电层。栅极结构包括栅极介电层82、栅电极层84和侧壁间隔件45。虽然图1a至图1c示出了四个半导体纳米结构25，但是半导体纳米结构25的数量不限于四个，并且可以小至一个或多于四个，并且可以多达十个。通过调整半导体线的数量，可以调整gaa fet器件的驱动电流。
37.此外，源极/漏极外延层50设置在衬底10上方。源极/漏极外延层50与沟道层25的端面直接接触，并且通过绝缘内部间隔件35和栅极介电层82与栅电极层84分隔开。在一些实施例中，在源极/漏极外延层50下方形成基底外延层49。在一些实施例中，半导体纳米结构25和基底外延层49由相同的材料(例如，si、sige或ge)制成，除了掺杂条件(掺杂元素和/或掺杂浓度)之外。在一些实施例中，基底外延层49由未掺杂的半导体材料制成，并且半导体纳米结构25由与基底外延层相同的未掺杂的或掺杂的半导体材料制成。在一些实施例中，当基底外延层49和半导体纳米结构(线或片)25由sige制成时，ge量彼此相同或不同。在其它实施例中，半导体纳米结构25和基底外延层49由不同的半导体材料制成。
38.在一些实施例中，在间隔件区域的内表面上共形形成额外的绝缘层(未示出)。如图1a所示，沿内部间隔件35的x方向的截面具有凸向栅电极的圆形形状(例如，半圆形或u形)。
39.层间介电(ild)层70设置在源极/漏极外延层50上方，并且导电接触层72设置在源极/漏极外延层50上，并且穿过ild层70的导电插塞75设置在导电接触层72上方。导电接触层72包括一层或多层导电材料。在一些实施例中，导电接触层72包括硅化物层，诸如wsi、nisi、tisi或cosi或其它合适的硅化物材料或金属元素和硅和/或锗的合金。在一些实施例中，蚀刻停止层68设置在侧壁间隔件45和ild层70之间以及外延层50的上表面的一部分上。
40.在一些实施例中，图1a至图1d所示的fet是p型fet。源极/漏极外延层包括si、sige、ge、sigesn、sisn和gesnp的一层或多层。在一些实施例中，源极/漏极外延层还包括硼(b)。
41.图2至图18b示出了根据本发明的实施例的制造半导体fet器件的各个阶段。应该理解，对于该方法的额外的实施例，可以在图2至图18b所示的工艺之前、期间和之后提供额外的操作，并且可以替换或消除以下描述的一些操作。操作/工艺的顺序可以互换。可以在图2至图18b的实施例中采用与关于图1a至图1d描述的上面的实施例相同或类似的材料、配置、尺寸和/或工艺，并且可以省略它们的详细说明。
42.如图2所示，在衬底10上方交替形成第一半导体层20和第二半导体层25。第一半导
体层20和第二半导体层25由具有不同晶格常数的材料制成，并且可以包括一层或多层si、ge、sige、gaas、insb、gap、gasb、inalas、ingaas、gasbp、gaassb或inp。
43.在一些实施例中，第一半导体层20和第二半导体层25由si、si化合物、sige、ge或ge化合物制成。在一些实施例中，第一半导体层20是si1‑
x
ge
x
，其中x等于或大于约0.1并且等于或小于约0.6，并且第二半导体层25是si或si1‑
y
ge
y
，其中y小于x并且等于或小于约0.2。在本发明中，“m化合物”或“基于m的化合物”表示该化合物的大部分是m。
44.在其它实施例中，第二半导体层25是si1‑
x
ge
x
，其中x等于或大于约0.1并且等于或小于约0.6，并且第一半导体层20是si或si1‑
y
ge
y
，其中y小于x并且等于或小于约0.2。
45.在衬底10上方外延形成第一半导体层20和第二半导体层25。第一半导体层20的厚度可以等于或大于第二半导体层25的厚度，并且在一些实施例中，在约5nm至约60nm的范围内，并且在其它实施例中，在约10nm至约30nm的范围内。在一些实施例中，第二半导体层25的厚度在约5nm至约60nm的范围内，并且在其它实施例中，在约10nm至约30nm的范围内。第一半导体层20的厚度可以与第二半导体层25的厚度相同或不同。虽然在图2中示出了四个第一半导体层20和四个第二半导体层25，但是数量不限于四个，并且可以是1、2、3或大于4，并且小于20。在一些实施例中，第一半导体层20的数量比第二半导体层25的数量大一个(即，顶层是第一半导体层)。
46.在形成堆叠的半导体层之后，通过使用一种或多种光刻和蚀刻操作形成鳍结构，如图3所示。可以通过任何合适的方法图案化鳍结构。例如，可以使用包括双重图案化工艺或多重图案化工艺的一种或多种光刻工艺图案化鳍结构。通常，双重图案化或多重图案化工艺结合光刻和自对准工艺，从而允许创建例如间距小于使用单个、直接光刻工艺可获得的间距的图案。例如，在一个实施例中，在衬底上方形成并且使用光刻工艺图案化牺牲层。使用自对准工艺在图案化的牺牲层旁边形成间隔件。然后去除牺牲层，并且然后剩余的间隔件可以用于图案化鳍结构。
47.如图3所示，鳍结构29在x方向上延伸并且在y方向上布置。鳍结构的数量不限于如图3所示的两个，并且可以小至一个和三个或更多。在一些实施例中，在鳍结构29的两侧上形成一个或多个伪鳍结构，以改善图案化操作中的图案保真度。如图3所示，鳍结构29具有由堆叠的半导体层20、25和阱部分11构成的上部。
48.在一些实施例中，鳍结构29的沿y方向的上部的宽度在约10nm至约40nm的范围内，并且在其它实施例中，在约20nm至约30nm的范围内。
49.在形成鳍结构29之后，在衬底上方形成包括一层或多层绝缘材料的绝缘材料层，使得鳍结构完全嵌入在绝缘层中。用于绝缘层的绝缘材料可以包括通过lpcvd(低压化学汽相沉积)、等离子增强cvd(pecvd)或可流动cvd形成的氧化硅、氮化硅、氮氧化硅(sion)、siocn、sicn、氟掺杂的硅酸盐玻璃(fsg)或低k介电材料。可以在形成绝缘层之后实施退火操作。然后，实施诸如化学机械抛光(cmp)方法和/或回蚀方法的平坦化操作，从而使得最上部第二半导体层25的上表面从绝缘材料层暴露。在一些实施例中，在形成绝缘材料层之前，在鳍结构上方形成一个或多个鳍衬垫层。在一些实施例中，鳍衬垫层包括形成在衬底10上方和鳍结构11的底部部分的侧壁上方的第一鳍衬垫层以及形成在第一鳍衬垫层上的第二鳍衬垫层。鳍衬垫层由氮化硅或基于氮化硅的材料(例如，sion、sicn或siocn)制成。可以通过诸如物理汽相沉积(pvd)、化学汽相沉积(cvd)或原子层沉积(ald)的一种或多种工艺来
沉积鳍衬垫层，但是可以利用任何可接受的工艺。
50.然后，如图3所示，使绝缘材料层凹进以形成隔离绝缘层15，使得鳍结构29的上部暴露。通过该操作，鳍结构29通过隔离绝缘层15彼此分隔开，隔离绝缘层15也被称为浅沟槽隔离(sti)。隔离绝缘层15可以由合适的介电材料制成，诸如氧化硅、氮化硅、氮氧化硅、氟掺杂的硅酸盐玻璃(fsg)、低k电介质(诸如碳掺杂的氧化物)、极低k电介质(诸如多孔碳掺杂的二氧化硅)、聚合物(诸如聚酰亚胺)、这些的组合等。在一些实施例中，隔离绝缘层15通过诸如cvd、可流动cvd(fcvd)或旋涂玻璃工艺的工艺形成，但是可以利用任何可接受的工艺。
51.在一些实施例中，使绝缘材料层15凹进直至鳍结构(阱层)11的上部暴露。在其它实施例中，鳍结构11的上部不暴露。第一半导体层20是随后被部分去除的牺牲层，并且第二半导体层25随后形成为作为p型gaa fet的沟道层的半导体线。在其它实施例中，第二半导体层25是随后被部分去除的牺牲层，并且第一半导体层20随后形成为作为沟道层的半导体线。
52.在形成隔离绝缘层15之后，形成牺牲(伪)栅极结构40，如图4a和图4b所示。图4a和图4b示出了在暴露的鳍结构29上方形成牺牲栅极结构40之后的结构。在鳍结构的将成为沟道区域的部分上方形成牺牲栅极结构40。牺牲栅极结构40限定gaa fet的沟道区域。牺牲栅极结构40包括牺牲栅极介电层41和牺牲栅电极层42。牺牲栅极介电层41包括一层或多层绝缘材料，诸如基于氧化硅的材料。在一个实施例中，使用通过cvd形成的氧化硅。在一些实施例中，牺牲栅极介电层41的厚度在约1nm至约5nm的范围内。
53.牺牲栅极结构40通过首先在鳍结构上方毯式沉积牺牲栅极介电层41来形成。然后在牺牲栅极介电层上和鳍结构上方毯式沉积牺牲栅电极层，从而使得鳍结构完全嵌入在牺牲栅电极层中。牺牲栅电极层包括诸如多晶硅或非晶硅的硅。在一些实施例中，牺牲栅电极层的厚度在约100nm至约200nm的范围内。在一些实施例中，牺牲栅电极层经过平坦化操作。使用包括lpcvd和pecvd、pvd、ald或其它合适的工艺的cvd来沉积牺牲栅极介电层和牺牲栅电极层。随后，在牺牲栅电极层上方形成掩模层。掩模层包括垫氮化硅层43和氧化硅掩模层44。
54.下一步，如图4a和图4b所示，对掩模层实施图案化操作，并且将牺牲栅电极层图案化为牺牲栅极结构40。牺牲栅极结构包括牺牲栅极介电层41、牺牲栅电极层42(例如，多晶硅)、垫氮化硅层43和氧化硅掩模层44。通过图案化牺牲栅极结构，第一半导体层和第二半导体层的堆叠层在牺牲栅极结构的相对侧上部分暴露，从而限定源极/漏极区域，如图4a和图4b所示。在本发明中，源极和漏极可互换使用，并且它们的结构基本相同。在图4a和图4b中，在两个鳍结构上形成一个牺牲栅极结构，但是牺牲栅极结构的数量不限于一个。在一些实施例中，两个或多个牺牲栅极结构在x方向上布置。在某些实施例中，在牺牲栅极结构的两侧上形成一个或多个伪牺牲栅极结构以改善图案保真度。
55.此外，在牺牲栅极结构40上方形成用于侧壁间隔件的第一覆盖层45，如图4a和图4b所示。第一覆盖层45以共形方式沉积，使得它形成为在垂直表面(诸如牺牲栅极结构的侧壁、水平表面和顶部)上分别具有基本相等的厚度。在一些实施例中，第一覆盖层45具有在约5nm至约20nm的范围内的厚度。第一覆盖层45包括氮化硅、sion、sicn、sico、siocn或任何其它合适的介电材料中的一种或多种。覆盖层45可以通过ald或cvd或任何其它合适的方法
来形成。
56.图5示出了沿x方向的截面图。下一步，如图5所示，各向异性蚀刻第一覆盖层45，以去除设置在源极/漏极区域上的第一覆盖层45，同时在牺牲栅极结构40的侧面上留下第一覆盖层45作为侧壁间隔件。然后，通过使用一个或多个光刻和蚀刻操作，在源极/漏极区域处向下蚀刻第一半导体层20和第二半导体层25的堆叠结构，从而形成源极/漏极间隔21。在一些实施例中，也部分蚀刻衬底10(或鳍结构11的底部部分)。在一些实施例中，分别制造n型fet和p型fet，并且在这种情况下，处理一种类型的fet的区域，并且用于另一种类型的fet的区域由诸如氮化硅的保护层覆盖。在一些实施例中，如图5所示，凹进的鳍结构具有u形。在其它实施例中，凹进的鳍结构具有显示硅晶体的(111)小平面的v形。在其它实施例中，凹槽具有倒梯形形状或矩形形状。
57.在一些实施例中，凹槽通过可以是各向异性的干蚀刻工艺来形成。可以使用包括bf2、cl2、ch3f、ch4、hbr、o2、ar、其它蚀刻剂气体的工艺气体混合物来实施各向异性蚀刻工艺。等离子体是在连接至处理室的不同的等离子体生成室中生成的远程等离子体。可以通过生成等离子体的任何合适的方法(诸如变压器耦合等离子体(tcp)系统、电感耦合等离子体(icp)系统、磁增强反应离子技术)将工艺气体激活成等离子体。在等离子体蚀刻工艺中使用的工艺气体包括诸如h2、ar、其它气体或气体的组合的蚀刻气体。在一些实施例中，在使用氢(h)自由基的等离子体蚀刻工艺中使用诸如n2、ar、he和xe的载气。h自由基可以通过使h2气体流入等离子体生成室中并且点燃等离子体生成室内的等离子体来形成。在一些实施例中，可以在等离子体生成室内将诸如ar的额外的气体点燃成等离子体。h自由基可以选择性蚀刻(111)平面或(110)平面上方的(100)平面。在一些情况下，(100)平面的蚀刻速率可以比(111)平面的蚀刻速率大约三倍。由于该选择性，在第二图案化工艺期间，通过h自由基的蚀刻沿硅的(111)平面或(110)平面可能趋于减慢或停止。
58.此外，如图6所示，在源极/漏极间隔21在沿x方向上横向蚀刻第一半导体层20，从而形成腔22。当第一半导体层20是sige并且第二半导体层25是si时，第一半导体层20可以通过使用诸如但不限于h2o2、ch3cooh和hf的混合溶液的湿蚀刻剂来选择性蚀刻，随后是h2o清洁。在一些实施例中，重复通过混合溶液的蚀刻和通过水的清洁10至20次。在一些实施例中，通过混合溶液的蚀刻时间在约1分钟至约2分钟的范围内。在一些实施例中，在约60℃至约90℃的范围内的温度下使用混合溶液。在一些实施例中，使用其它蚀刻剂。
59.下一步，如图7所示，在源极/漏极间隔21中和牺牲栅极结构40上方的第一半导体层20的蚀刻的横向端上以及第二半导体层25的端面上共形形成第一绝缘层30。第一绝缘层30包括氮化硅和氧化硅中的一种、sion、sioc、sicn和siocn或任何其它合适的介电材料。第一绝缘层30由与侧壁间隔件(第一覆盖层)45不同的材料制成。在一些实施例中，第一绝缘层30具有在约1.0nm至约10.0nm范围内的厚度。在其它实施例中，第一绝缘层30具有在约2.0nm至约5.0nm的范围内的厚度。第一绝缘层30可以通过ald或任何其它合适的方法来形成。通过共形形成第一绝缘层30，腔22完全填充有第一绝缘层30。
60.在形成第一绝缘层30之后，实施蚀刻操作以部分去除第一绝缘层30，从而形成内部间隔件35，如图8所示。在一些实施例中，内部间隔件35的端面比第二半导体层25的端面凹进更多。凹进量在约0.2nm至约3nm的范围内，并且在其它实施例中，在约0.5nm至约2nm的范围内。在其它实施例中，凹进量小于0.5nm并且可以等于零(即，内部间隔件35的端面与第
二半导体层25的端面彼此齐平)。
61.在一些实施例中，在形成第一绝缘层30之前，形成具有比第一绝缘层30小的厚度的额外的绝缘层，因此内部间隔件35具有两层结构。在一些实施例中，内部间隔件35的宽度(横向长度)不是恒定的。
62.在图9a和图9b至图18a和图18b中，“a”图示出n型fet，并且“b”图示出p型fet。
63.随后，如图9a和图9b所示，在源极/漏极间隔21的底部处的凹进的鳍结构11上形成基底外延层49。在一些实施例中，基底外延层49是未掺杂的si或未掺杂的sige。在一些实施例中，基底外延层49的半导体材料与第二半导体层25的半导体材料(例如，si、sige或ge)相同，除了掺杂(诸如掺杂元素和/或掺杂浓度)之外。在一些实施例中，基底外延层49由未掺杂的半导体材料制成，并且第二半导体层25由与基底外延层相同的未掺杂的或掺杂的半导体材料制成。在一些实施例中，当基底外延层49和第二半导体层25由sige制成时，ge量彼此相同或不同。在其它实施例中，第二半导体层25和基底外延层49由不同的半导体材料制成。
64.在一些实施例中，基底外延层49的厚度在约5nm至约50nm的范围内，取决于设计和工艺要求。在一些实施例中，基底外延层的顶部等于或低于最底部内部间隔件35的底部或最底部第一半导体层20的底部。在一些实施例中，基底外延层不与最底部内部间隔件35接触。在其它实施例中，基底外延层与最底部内部间隔件35接触。
65.在一些实施例中，在基底外延层49中没有形成空隙或接缝。在其它实施例中，基底外延层49的顶部等于隔离绝缘层15的上表面的
±
约5nm。基底外延层49通过使用cvd、ald或分子束外延(mbe)的外延生长方法，对于si外延层使用hcl、sih2cl2和sih4或对于sige外延层使用hcl、sih2cl2和geh4来形成。在一些实施例中，外延生长是包括交替实施的蚀刻操作和沉积操作的选择性生长。在一些实施例中，在第二半导体层25的端面上基本没有形成基底外延层。在一些实施例中，在第二半导体层25的端面上形成薄半导体层(例如，约0.5
‑
1.0nm)。可以在形成源极/漏极外延层之前去除薄半导体层。
66.在一些实施例中，在形成基底外延层49之前，实施清洁操作和/或退火操作。在一些实施例中，清洁操作包括使用nh3和nf3的混合气体的远程等离子体清洁，以去除氧化硅层。在一些实施例中，退火在约650℃至约700℃的范围内的温度下实施约720秒至约1000秒。
67.下一步，如图10a和图10b所示，用于n型fet的区域由覆盖层51覆盖。覆盖层51通过使用一种或多种沉积(例如，介电层沉积)、光刻和/或蚀刻操作(例如，图案化操作)来形成。在一些实施例中，覆盖层51是光刻胶层或介电层，诸如氮化硅、氧化硅、氧化铝或任何其它合适的材料。
68.然后，在用于p型fet的源极/漏极间隔21中形成源极/漏极外延层55，如图11a和图11b所示。下面关于图19a至图19d解释形成源极/漏极外延层55的操作。在一些实施例中，源极/漏极外延层55包括一层或多层掺杂有b的sige。如图11b所示，在半导体区域上选择性形成源极/漏极外延层55。源极/漏极外延层55形成为与第二半导体层25的端面接触，并且形成为与内部间隔件35接触。
69.下一步，如图12a和图12b所示，从n型fet区域去除覆盖层51，并且用于p型fet的区域由覆盖层53覆盖。覆盖层53通过使用一种或多种沉积、光刻和/或蚀刻操作来形成。在一些实施例中，覆盖层53是光刻胶层或介电层，诸如氮化硅、氧化硅、氧化铝或任何其它合适
的材料。
70.然后，在用于n型fet的源极/漏极间隔21中形成源极/漏极外延层50，如图13a和图13b所示。下面关于图19a至图19d解释形成源极/漏极外延层50的操作。在一些实施例中，源极/漏极外延层50包括一层或多层sip、sias和/或sicp。如图13a所示，在半导体区域上选择性形成源极/漏极外延层50。源极/漏极外延层50形成为与第二半导体层25的端面接触，并且形成为与内部间隔件35接触。
71.随后，如图14a和图14b所示，去除覆盖层53。在其它实施例中，首先形成用于n型fet的外延层50，并且然后形成用于p型fet的外延层55。
72.然后，如图15a和图15b所示，形成蚀刻停止层68。蚀刻停止层68包括氮化硅和氧化硅、sion、sioc、sicn和siocn中的一种或任何其它合适的介电材料。蚀刻停止层68由与侧壁间隔件(第一覆盖层)45不同的材料制成。蚀刻停止层68可以通过ald或任何其它合适的方法来形成。下一步，在蚀刻停止层68上方形成第一层间介电(ild)层70。用于ild层70的材料包括包含si、o、c和/或h的化合物，诸如氧化硅、sicoh和sioc。诸如聚合物的有机材料可以用于ild层70。
73.在形成ild层70之后，实施诸如cmp的平坦化操作，使得牺牲栅电极层42的顶部暴露，如图16a和图16b所示。
74.然后，如图17a和图17b所示，去除牺牲栅电极层42和牺牲栅极介电层41。在去除牺牲栅极结构期间，ild层70保护源极/漏极外延层50和55。可以使用等离子干蚀刻和/或湿蚀刻去除牺牲栅极结构。当牺牲栅电极层42是多晶硅并且ild层70是氧化硅时，诸如tmah溶液的湿蚀刻剂可以用于选择性去除牺牲栅电极层42。之后，使用等离子干蚀刻和/或湿蚀刻去除牺牲栅极介电层41。
75.在去除牺牲栅极结构之后，去除第一半导体层20，从而形成第二半导体层25的线或片(沟道区域)。如图17a和图17b所示。可以使用可以相对于第二半导体层25选择性蚀刻第一半导体层20的蚀刻剂去除或蚀刻第一半导体层20，如上所述。如图13a和图13b所示，因为形成了第一绝缘层(内部间隔件)35，所以蚀刻第一半导体层20在第一绝缘层35处停止。换句话说，第一绝缘层35用作用于蚀刻第一半导体层20的蚀刻停止层。
76.在形成第二半导体层25的半导体线或片(沟道区域)之后，在沟道区域的每个周围形成栅极介电层82。此外，在栅极介电层82上形成栅电极层84n和84p，如图18a和图18b所示。在一些实施例中，用于n型gaa fet的栅电极的结构和/或材料与用于p型gaa fet的栅电极的结构和/或材料不同。
77.在某些实施例中，栅极介电层82包括一层或多层介电材料，诸如氧化硅、氮化硅或高k介电材料、其它合适的介电材料和/或它们的组合。高k介电材料的实例包括hfo2、hfsio、hfsion、hftao、hftio、hfzro、氧化锆、氧化铝、氧化钛、二氧化铪
‑
氧化铝(hfo2‑
al2o3)合金、其它合适的高k介电材料和/或它们的组合。在一些实施例中，栅极介电层82包括形成在沟道层和介电材料之间的界面层(未示出)。
78.栅极介电层82可以通过cvd、ald或任何合适的方法来形成。在一个实施例中，使用诸如ald的高度共形沉积工艺来形成栅极介电层82，以确保在每个沟道层周围形成具有均匀厚度的栅极介电层。在一个实施例中，栅极介电层82的厚度在约1nm至约6nm的范围内。
79.在栅极介电层82上形成栅电极层以围绕每个沟道层。栅电极包括一层或多层导电
材料，诸如多晶硅、铝、铜、钛、钽、钨、钴、钼、氮化钽、硅化镍、硅化钴、tin、wn、tial、tialn、tacn、tac、tasin、金属合金、其它合适的材料和/或它们的组合。
80.栅电极层可以通过cvd、ald、电镀或其它合适的方法来形成。在ild层70的上表面上方也沉积栅电极层。然后，通过使用例如cmp平坦化形成在ild层70上方的栅极介电层和栅电极层，直至露出ild层70的顶面。在一些实施例中，在平坦化操作之后，使栅电极层84凹进并且在凹进的栅电极84上方形成覆盖绝缘层(未示出)。覆盖绝缘层包括一层或多层基于氮化硅的材料，诸如氮化硅。覆盖绝缘层通过沉积绝缘材料以及随后的平坦化操作来形成。
81.在本发明的某些实施例中，栅电极层包括设置在栅极介电层82上方的一个或多个功函调整层(未示出)。功函调整层由导电材料制成，诸如tin、tan、taalc、tic、tac、co、al、tial、hfti、tisi、tasi或tialc的单层或这些材料中两种或多种的多层。在一些实施例中，对于p沟道fet，tialc、al、tial、tan、taalc、tin、tic和co中的一种或多种用作功函调整层。对于n沟道fet，tan、taalc、tin、tic、co、tial、hfti、tisi和tasi中的一种或多种用作功函调整层。功函调整层可以通过ald、pvd、cvd、电子束蒸发或其它合适的工艺来形成。此外，对于可以使用不同金属层的n沟道fet和p沟道fet，可以分别形成功函调整层。
82.随后，通过使用干蚀刻在ild层70和蚀刻停止层68中形成接触孔，从而暴露源极/漏极外延层50的上部。在一些实施例中，在源极/漏极外延层50上方形成硅化物层。硅化物层包括wsi、cosi、nisi、tisi、mosi和tasi中的一种或多种。然后，在接触孔中形成导电接触层72，如图1a至图1d所示。导电接触层72包括co、ni、w、ti、ta、cu、al、tin和tan中的一种或多种。此外，在导电接触层72上形成导电接触插塞75。导电接触插塞75包括co、ni、w、ti、ta、cu、al、tin和tan的一层或多层。
83.应该理解，gaa fet经过进一步cmos工艺以形成各个部件，诸如接触件/通孔、互连金属层、介电层、钝化层等。
84.图19a至图19d示出了根据本发明的实施例的用于制造源极/漏极外延层50、55的工艺步骤。图20示出了根据本发明的实施例的源极/漏极外延层的成分变化(曲线图)。图20也示出了源极/漏极外延层的图像。应该理解，对于该方法的额外的实施例，可以在图19a至图19d所示的工艺之前、期间和之后提供额外的操作，并且可以替换或消除以下描述的一些操作。操作/工艺的顺序可以互换。可以在图19a至图19d的实施例中采用与关于图1a至图1d描述的上面的实施例相同或类似的材料、配置、尺寸和/或工艺，并且可以省略它们的详细说明。
85.图19a示出了在形成基底外延层49之后的截面图。在形成源极/漏极外延层50和55之前，分别实施预清洁操作以去除形成在凹进的鳍结构的表面上的氧化物层。
86.在一些实施例中，预清洁操作包括使用ar和/或nh3等离子体的等离子体处理。在一些实施例中，工艺温度在约室温至约300℃的范围内。然后，使用hcl气体实施化学清洁操作，以从真空室中去除残留气体，否则将在n/p边界处产生缺陷和结节状缺陷。在一些实施例中，化学清洁的工艺温度高于预清洁温度，并且在约400℃至约700℃的范围内，并且在其它实施例中，在约500℃至约600℃的范围内。
87.在化学清洁之后，形成第一外延层50
‑
1，如图19b所示。在一些实施例中，对于n型fet，第一外延层50
‑
1由用于源极/漏极外延层50的sip或sias制成，并且对于p型fet，第一外延层50
‑
1由用于源极/漏极外延层55的掺杂有b的sige制成。在一些实施例中，掺杂剂(例
如，p、as或b)扩散至基底外延层49中，从而在第一外延层50
‑
1和基底外延层49之间形成轻掺杂区域(具有比第一外延层低的掺杂剂浓度和比基底外延层49高的掺杂剂浓度)。
88.在一些实施例中，对于p型fet，第二半导体层25由si1‑
x
ge
x
制成，其中x等于或大于约0.2并且等于或小于约0.3。对于p型fet，第一外延层50
‑
1中的ge含量与第二半导体层25的ge含量相同，或者在一些实施例中，ge含量之差约为0.01至0.03。
89.在一些实施例中，如图20所示，ge含量随着生长第一外延层50
‑
1而增大。在一些实施例中，ge含量从约0％原子(si)增大至约15
‑
25％原子，例如，20％原子(si
0.8
ge
0.2
)。在一些实施例中，第一外延层50
‑
1的平均b浓度在约5
×
10
19
原子/cm3至约1
×
10
21
原子/cm3的范围内，并且在其它实施例中，在约1
×
10
20
原子/cm3至约5
×
10
20
原子/cm3的范围内。在一些实施例中，b浓度随着生长第一外延层50
‑
1而增大。在一些实施例中，用于p型fet的第一外延层50
‑
1通过使用cvd、ald或分子束外延(mbe)的外延生长方法，使用hcl、sih2cl2和geh4来形成。在一些实施例中，外延生长是包括交替实施的蚀刻操作和沉积操作的选择性生长。
90.在一些实施例中，对于n型fet，第二半导体层25由si制成。在一些实施例中，第一外延层50
‑
1不包括ge，并且由sip、sipa或sias制成。在一些实施例中，p或as可以被认为是si层中的掺杂剂或杂质。当第一外延层50
‑
1包括p时，p含量随着生长第一外延层50
‑
1而增大。在一些实施例中，第一外延层50
‑
1的平均p浓度在约5
×
10
19
原子/cm3至约1
×
10
21
原子/cm3的范围内，并且在其它实施例中，在约1
×
10
20
原子/cm3至约5
×
10
20
原子/cm3的范围。在一些实施例中，用于n型fet的第一外延层50
‑
1通过使用cvd、ald或分子束外延(mbe)的外延生长方法，使用hcl、sih2cl2和sih4来形成。在一些实施例中，外延生长是包括交替实施的蚀刻操作和沉积操作的选择性生长。
91.在一些实施例中，在第二半导体层25上方在水平方向上测量的第一外延层50
‑
1的厚度在约2nm至约10nm的范围内。在基底外延层49上方在垂直方向上测量的第一外延层50
‑
1的厚度小于基底外延层的厚度并且大于水平厚度，并且在一些实施例中，在约10nm至约20nm的范围内。
92.用于形成第一外延层50
‑
1的工艺温度低于烘烤/退火操作的温度，并且高于用于形成第一外延层50
‑
1的温度。在一些实施例中，用于形成第一外延层50
‑
1的工艺温度在约550℃至约750℃的范围内，并且在其它实施例中，在约600℃至约700℃的范围内。
93.在形成第一外延层50
‑
1之后，形成第二外延层50
‑
2，如图19c所示。
94.在一些实施例中，对于p型fet，第二外延层50
‑
2由掺杂有b的sige制成。如图20所示，ge含量随着生长第二外延层50
‑
2而增大。在一些实施例中，ge含量从约20％原子增大至高达约30
‑
60％原子。在一些实施例中，第二外延层50
‑
2的平均b浓度等于或高于第一外延层50
‑
1的最大b浓度，并且在约1
×
10
19
原子/cm3至约5
×
10
21
原子/cm3的范围内，并且在其它实施例中，在约5
×
10
19
原子/cm3至约2
×
10
21
原子/cm3的范围内。在一些实施例中，在第二半导体层25的端部处在水平方向上测量的第二外延层50
‑
2的厚度在约20nm至约60nm的范围内，取决于设计和/或工艺要求。在垂直方向上测量的第二外延层50
‑
1的厚度大于水平厚度，并且在一些实施例中，在约40nm至约100nm的范围内。在一些实施例中，用于p型fet的第二外延层50
‑
2通过使用cvd、ald或分子束外延(mbe)的外延生长方法，使用hcl、sih2cl2和geh4来形成。在一些实施例中，外延生长是包括交替实施的蚀刻操作和沉积操作的选择性生长。在一些实施例中，最后的步骤是蚀刻操作，以去除第二外延层50
‑
2的顶部，使得第二
外延层不接触栅极侧壁间隔件45。在一些实施例中，第二外延层50
‑
2与第二半导体层25的最上部一个接触。在一些实施例中，第二外延层50
‑
2的顶部比最上部第二半导体层25的顶部高约1
‑
10nm。用于形成第二外延层50
‑
2的工艺温度低于烘烤/退火操作的温度，并且高于用于形成第一外延层50
‑
1的温度。在一些实施例中，用于形成第二外延层50
‑
2的工艺温度在约550℃至约750℃的范围内，并且在其它实施例中，在约600℃至约700℃的范围内。
95.在一些实施例中，对于n型fet，第二外延层50
‑
2由sip制成。在一些实施例中，p含量随着生长第二外延层50
‑
2而增大。在一些实施例中，第二外延层50
‑
2的平均p浓度等于或高于第一外延层50
‑
1的最大p浓度，并且在约1
×
10
19
原子/cm3至约5
×
10
21
原子/cm3的范围内，并且在其它实施例中，在约5
×
10
19
原子/cm3至约2
×
10
21
原子/cm3的范围内。在一些实施例中，用于n型fet的第二外延层50
‑
2通过使用cvd、ald或分子束外延(mbe)的外延生长方法，使用ph3、sih2cl2和sih4来形成。在一些实施例中，用于形成第二外延层50
‑
2的工艺温度在约550℃至约750℃的范围内，并且在其它实施例中，在约600℃至约700℃的范围内。
96.在一些实施例中，如图19d所示，在第二外延层50
‑
2上方形成第三外延层50
‑
3，以促进随后合金形成操作，诸如形成硅化物层。在一些实施例中，对于p型fet，第三外延层50
‑
3由掺杂有b的sige制成，对于n型fet，第三外延层50
‑
3由sip制成。
97.在一些实施例中，ge含量随着生长外延层50
‑
4而降低。在一些实施例中，如图20所示，ge含量从约30
‑
60％原子降低至约20
‑
30％原子。在一些实施例中，ge含量是基本恒定的并且在约40％原子至约60％原子的范围内。在一些实施例中，第三外延层50
‑
3的平均ge含量小于第二外延层的ge含量并且高于第一外延层的ge含量。在一些实施例中，第三外延层50
‑
3的平均b或p浓度在约5
×
10
20
原子/cm3至约5
×
10
21
原子/cm3的范围内，并且在其它实施例中，在约1
×
10
21
原子/cm3至约3
×
10
21
原子/cm3的范围内。在一些实施例中，b或p浓度随着第三外延层50
‑
3的生长而降低。在其它实施例中，b或p浓度在第三外延层50
‑
3中基本恒定。在一些实施例中，在第二半导体层25的端部在水平方向上测量的第三外延层50
‑
3的厚度在约10nm至约30nm的范围内，取决于设计和/或工艺要求。在垂直方向上测量的第三外延层50
‑
3的厚度大于水平厚度，并且在一些实施例中，在约20nm至约60nm的范围内。在一些实施例中，用于p型fet的第三外延层50
‑
3通过使用cvd、ald或分子束外延(mbe)的外延生长方法，使用hcl、sih2cl2和geh4来形成。在一些实施例中，用于n型fet的第三外延层50
‑
3通过使用cvd、ald或分子束外延(mbe)的外延生长方法，使用ph3、sih2cl2和sih4来形成。在一些实施例中，用于形成第三外延层50
‑
3的工艺温度在约600℃至约700℃的范围内。在一些实施例中，除了第三外延层之外或代替第三外延层，实施将b或p引入第二外延层或第三外延层中的离子注入操作。在一些实施例中，第三外延层50
‑
3与第一外延层50
‑
1直接接触，并且在其它实施例中，第三外延层50
‑
3通过第二外延层50
‑
2与第一外延层50
‑
1分隔开。
98.在一些实施例中，通过改变作为原位沉积的沉积条件(例如，气体、压力和/或温度)在相同室中连续形成第一外延层至第三外延层，而基底外延层异位沉积地形成在与形成源极/漏极外延层(不连续的)的不同的室中。在一些实施例中，基底外延层49是轻掺杂的，其掺杂量小于第一外延层的掺杂量(例如，比第一外延层的掺杂量小约1/100至约1/10)。在一些实施例中，因为杂质或ge从源极/漏极外延层50或55扩散，所以可以掺杂外延层49。在一些实施例中，掺杂量(如果有)为约1
×
10
17
原子/cm3至约0.5
×
10
19
原子/cm3。
99.图21a和图21b示出了在形成源极/漏极间隔21之后的结构。在图21a中，未示出牺
牲栅极结构。在一些实施例中，当栅极长度lg较小时，例如，在约5nm至约9nm的范围内，源极/漏极间隔21从鳍结构11的顶部的深度在约5nm至约30nm的范围内，并且空间21的底部形状具有v形，如图21a所示。在一些实施例中，当栅极长度lg较大时，例如，在约20nm至约50nm的范围内，源极/漏极间隔21从鳍结构11的顶部的深度在约15nm至约50nm的范围内，并且间隔21的底部形状具有u形，如图21b所示。
100.图22a和图22b示出了根据本发明的实施例的半导体gaa fet器件的截面图。可以在图图22a和图22b的实施例中采用与关于图1a至图1d描述的上面的实施例相同或类似的材料、配置、尺寸和/或工艺，并且可以省略它们的详细说明。
101.在一些实施例中，如图22a所示，基底外延层49的底部(源极/漏极间隔21的底部)具有v形。在一些实施例中，源极/漏极间隔21的v形凹槽通过可以是各向异性的干蚀刻工艺形成。可以使用包括bf2、cl2、ch3f、ch4、hbr、o2、ar、其它蚀刻剂气体的工艺气体混合物来实施各向异性蚀刻工艺。等离子体是在连接至处理室的不同的等离子体生成室中生成的远程等离子体。可以通过生成等离子体的任何合适的方法(诸如变压器耦合等离子体(tcp)系统、电感耦合等离子体(icp)系统、磁增强反应离子技术)将工艺气体激活成等离子体。在等离子体蚀刻工艺中使用的工艺气体包括诸如h2、ar、其它气体或气体的组合的蚀刻气体。在一些实施例中，在使用氢(h)自由基的等离子体蚀刻工艺中使用诸如n2、ar、he、xe的载气。h自由基可以通过使h2气体流入等离子体生成室中并且点燃等离子体生成室内的等离子体来形成。在一些实施例中，可以在等离子体生成室内将诸如ar的额外的气体点燃成等离子体。h自由基可以选择性蚀刻(111)平面或(110)平面上方的(100)平面。在一些情况下，(100)平面的蚀刻速率可以比(111)平面的蚀刻速率大约三倍。由于该选择性，在第二图案化工艺期间，通过h自由基的蚀刻沿硅的(111)平面或(110)平面可能趋于减慢或停止。v形凹槽可以同时应用于n型和p型fet。
102.在一些实施例中，沟道区域由第一半导体纳米结构20构成，如图22b所示。在一些实施例中，第一半导体层20由sige制成，并且第二半导体层25由si制成。在图6所示的横向蚀刻中，代替第一半导体层20，横向蚀刻第二半导体层25，并且在第二半导体层的蚀刻的端面上形成内部间隔件35。基底外延层49由与第一半导体层20相同的材料(sige)制成。在图17a和图17b所示的纳米结构释放工艺中，代替第一半导体层20，去除第二半导体层25，并且在第一半导体层20周围形成栅极结构。在一些实施例中，图22b所示的fet是p型fet。在一些实施例中，在其上形成有图18a所示的n型fet的相同衬底上方形成图22b所示的p型fet。
103.在本发明的实施例中，首先在源极/漏极间隔中形成作为未掺杂的半导体层的基底外延层49。因为未掺杂的si或sige层的生长速率相对小于掺杂的si或sige层的生长速率，所以可以抑制或避免在源极/漏极外延层中形成空隙或接缝。此外，未掺杂的基底外延层可以改善短沟道效应。在一些实施例中，通过改变一个或多个沉积(原位沉积)条件，在相同室中连续实施基底外延层49的外延生长和源极/漏极外延层50或55的外延生长。
104.应该理解，不是所有优势都必须在此处讨论，没有特定的优势对于所有实施例或实例都是需要的，并且其它是实施例可以提供不同的优势。
105.根据本发明的一个方面，形成其中交替堆叠第一半导体层和第二半导体层的鳍结构，在鳍结构上方形成牺牲栅极结构，使鳍结构的未由牺牲栅极结构覆盖的源极/漏极区域凹进，从而形成源极/漏极间隔，在源极/漏极间隔的底部处形成基底外延层，并且在基底外
延层上形成源极/漏极外延层。基底外延层包括未掺杂的半导体材料。在以上和以下的一个或多个实施例中，第二半导体层和基底外延层由相同的半导体材料制成。在以上和以下的一个或多个实施例中，半导体器件是n型场效应晶体管(fet)，并且未掺杂的半导体材料是未掺杂的si。在以上和以下的一个或多个实施例中，半导体器件是p型场效应晶体管(fet)，并且未掺杂的半导体材料是未掺杂的sige。在以上和以下的一个或多个实施例中，通过源极/漏极间隔横向蚀刻第一半导体层，并且在蚀刻的第一半导体层的每个的端部上形成由介电材料制成的内部间隔件。在形成内部间隔件之后形成基底外延层。在以上和以下的一个或多个实施例中，基底外延层不与内部间隔件接触。在以上和以下的一个或多个实施例中，半导体器件是n型场效应晶体管(fet)。在形成源极/漏极外延层中，在基底外延层上形成由sip制成的第一外延层，在第一外延层上形成具有比第一外延层高的p含量的第二外延层，并且在第二外延层上形成具有比第二外延层低的p含量的第三外延层。在以上和以下的一个或多个实施例中，半导体器件是p型场效应晶体管(fet)。在形成源极/漏极外延层中，在基底外延层上形成由sige制成的第一外延层，在第一外延层上形成具有比第一外延层高的ge含量的第二外延层，并且在第二外延层上形成具有比第二外延层低的ge含量的第三外延层。在以上和以下的一个或多个实施例中，第一外延层包括b，并且第一外延层的b浓度随着生长第一外延层而增大。
106.根据本发明的另一方面，在制造半导体器件的方法中，形成其中交替堆叠第一半导体层和第二半导体层的鳍结构，在鳍结构上方形成牺牲栅极结构，蚀刻鳍结构的未由牺牲栅极结构覆盖的源极/漏极区域，从而形成源极/漏极间隔；通过源极/漏极间隔横向蚀刻第一半导体层，并且在蚀刻的第一半导体层的每个的端部上形成由介电材料制成的内部间隔件，在源极/漏极间隔的底部处形成基底外延层，在基底外延层上形成源极/漏极外延层。在形成基底外延层之后并且在形成源极/漏极外延层之前，实施选自由光刻工艺和蚀刻工艺组成的组中的至少一种工艺。在以上和以下的一个或多个实施例中，基底外延层包括未掺杂的半导体材料。在以上和以下的一个或多个实施例中，第二半导体层和基底外延层由相同的半导体材料制成。在以上和以下的一个或多个实施例中，在形成源极/漏极外延层中，在基底外延层上形成第一外延层，在第一外延层上形成第二外延层，并且在第二外延层上形成第三外延层，并且通过改变一个或多个沉积条件在相同室中连续形成第一外延层至第三外延层。在以上和以下的一个或多个实施例中，基底外延层由hcl和选自由sih4、sih2cl2和geh4组成的组中的至少一种形成。在以上和以下的一个或多个实施例中，在形成基底外延层中，交替实施沉积阶段和蚀刻阶段。
107.根据本发明的另一方面，在制造半导体器件的方法中，形成第一鳍结构和第二鳍结构，在第一鳍结构和第二鳍结构的每个中交替堆叠第一半导体层和第二半导体层。在第一鳍结构上方形成第一牺牲栅极结构，并且在第二鳍结构上方形成第二牺牲栅极结构。第一源极/漏极间隔通过蚀刻第一鳍结构的未由第一牺牲栅极结构覆盖的第一源极/漏极区域来形成，并且第二源极/漏极间隔通过蚀刻第二鳍结构的未由第二牺牲栅极结构覆盖的第二源极/漏极区域来形成。在第一源极/漏极间隔的底部处形成第一基底外延层，并且在第二源极/漏极间隔的底部处形成第二基底外延层。第二基底外延层由第一覆盖层覆盖。在第一基底外延层上形成同时覆盖第二基底外延层的第一源极/漏极外延层。去除第一覆盖层。第一源极/漏极外延层由第二覆盖层覆盖。在第二基底外延层上形成同时覆盖第一源
极/漏极外延层的第二源极/漏极外延层。在以上和以下的一个或多个实施例中，第一基底外延层和第二基底外延层包括未掺杂的半导体材料。在以上和以下的一个或多个实施例中，第二半导体层以及第一基底外延层和第二基底外延层由相同的半导体材料制成。在以上和以下的一个或多个实施例中，在形成第一源极/漏极外延层中，在第一基底外延层上形成第一外延层，在第一外延层上形成第二外延层，并且在第二外延层上形成第三外延层，并且通过改变一个或多个沉积条件在相同室中连续形成第一外延层至第三外延层。在以上和以下的一个或多个实施例中，基底外延层和第一外延层掺杂有p或b，并且基底外延层的掺杂量是第一外延层的掺杂量的1/100至1/10。
108.根据本发明的另一方面，半导体器件包括：半导体纳米结构，设置在衬底上方；源极/漏极外延层，与半导体纳米结构接触；栅极介电层，设置在半导体纳米结构的每个沟道区域上并且包裹半导体纳米结构的每个沟道区域；栅电极层，设置在栅极介电层上并且包裹每个沟道区域；以及绝缘间隔件，分别设置在间隔中，间隔由相邻的半导体纳米结构、栅电极层和源极/漏极区域限定。源极/漏极外延层包括未掺杂的基底外延层和形成在基底外延层上的具有彼此不同成分的多个外延半导体层。在以上和以下的一个或多个实施例中，多个外延半导体层是具有彼此不同的ge含量的sige层。在以上和以下的一个或多个实施例中，sige层中的至少一个的ge含量沿sige层的生长方向增大。在以上和以下的一个或多个实施例中，sige层中的至少一个包括b，并且多个sige层中的至少一个的b含量沿sige层中的至少一个的生长方向增大。在以上和以下的一个或多个实施例中，基底外延层和半导体纳米结构由相同的材料制成。在以上和以下的一个或多个实施例中，多个外延半导体层是具有彼此不同的p含量的sip层。在以上和以下的一个或多个实施例中，sip层中的至少一个的p含量沿sip层的生长方向增大。
109.根据本发明的另一方面，半导体器件包括：半导体纳米结构，设置在衬底上方；源极/漏极外延层，与半导体纳米结构接触；栅极介电层，设置在半导体纳米结构的每个沟道区域上并且包裹半导体纳米结构的每个沟道区域；栅电极层，设置在栅极介电层上并且包裹每个沟道区域；以及绝缘间隔件，分别设置在间隔中。间隔由相邻的半导体纳米结构、栅电极层和源极/漏极区域限定。源极/漏极外延层包括不与绝缘间隔件中的最底部一个接触的未掺杂的基底外延层和形成在基底外延层上的第一外延半导体层。在以上和以下的一个或多个实施例中，第一外延层与半导体纳米结构和绝缘间隔件接触。在以上和以下的一个或多个实施例中，源极/漏极外延层还包括具有与第一外延层不同成分并且形成在第一外延层上的第二外延层以及具有与第二外延层不同成分并且形成在第二外延层上的第三外延层。在以上和以下的一个或多个实施例中，第二外延层不与半导体纳米结构和基底外延层接触。在以上和以下的一个或多个实施例中，第三外延层不与第一外延层接触。在以上和以下的一个或多个实施例中，第二外延层不与半导体纳米结构和基底外延层接触。在以上和以下的一个或多个实施例中，基底外延层和半导体线或片由相同的材料制成。在以上和以下的一个或多个实施例中，相同的材料是si。在以上和以下的一个或多个实施例中，相同的材料是sige。在以上和以下的一个或多个实施例中，基底外延层的底部具有v形或u形。
110.根据本发明的另一方面，半导体器件包括n型场效应晶体管(fet)和p型fet。n型fet和p型fet的每个包括：半导体纳米结构，设置在衬底上方；源极/漏极外延层，与半导体纳米结构接触；栅极介电层，设置在半导体纳米结构的每个沟道区域上并且包裹半导体纳
米结构的每个沟道区域；栅电极层，设置在栅极介电层上并且包裹每个沟道区域；以及绝缘间隔件，分别设置在间隔中，间隔由相邻的半导体纳米结构、栅电极层和源极/漏极区域限定。源极/漏极外延层包括未掺杂的基底外延层，源极/漏极外延层包括未掺杂的基底外延层，n型fet的源极/漏极外延层包括具有不同p含量并且形成在未掺杂的基底外延层上的多个sip层，并且p型fet的源极/漏极外延层包括具有不同ge含量并且形成在未掺杂的基底外延层上的多个sige层。在以上和以下的一个或多个实施例中，基底外延层和半导体纳米结构由相同的材料制成。在以上和以下的一个或多个实施例中，未掺杂的基底外延层不与绝缘间隔件中的最底部一个接触。
111.上面概述了若干实施例或实例的特征，使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例或实例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。