场效晶体管结构及其制造方法、芯片装置与流程

场效晶体管结构及其制造方法、芯片装置
1.本发明的优先权基础包括：申请号202110414351.7、申请日2021.04.16、专利名称为“场效晶体管结构及其制造方法、芯片装置”的发明申请案。
技术领域
2.本发明涉及半导体晶体管的技术领域，尤其是涉及一种场效晶体管结构及其制造方法、芯片装置。


背景技术：

3.场效晶体管结构作为半导体芯片的关键重要器件,目前已有多种结构,主要包括有以下几类:finfet鳍式场效晶体管、jfet结型场效晶体管、面场效晶体管、穿隧式场效晶体管槽栅场效应管、分裂栅场效应管以及超级结场效应管。其中finfet鳍式场效晶体管、jfet结型场效晶体管、面场效晶体管以及穿隧式场效晶体管结构都是将源极接点与漏极接点设计在半导体衬底的同一表面，随着晶圆薄化与器件微小化的趋势发展,由晶圆背面漏电流的问题会越来越是一个需要面对与克服的难题。其中,jfet结型场效应晶体管与穿隧式场效晶体管,由于将沟道层设计在半导体衬底的有源区内,漏电流的问题比较严重,finfet鳍式晶体管是将沟道层以额外沉积的方式设计在突出鳍状的柵极上,漏电流的问题相对较轻,但器件结构与工艺相对复杂。finfet鳍式晶体管的沟道层以氧化层表面外延方式形成显然不具有如内生方式形成沟道层的单晶结构,故其沟道层电性能稳定性不及jfet结型场效应晶体管、面场效晶体管与穿隧式场效晶体管。槽栅（trench gate）场效应管存在硅极限的限制，导致实现同样导通电阻占用更大的晶圆面积器件的功率密度无法提升。分裂栅场效应管和超级结场效应管虽然可以突破硅极限但工艺制程复杂且工艺控制窗口窄；另外器件容易出现电流集中可靠性差的现象，使器件的性能和可靠性很难兼得。
4.现有技术中的finfet鳍式晶体管可见于cn103985712a、cn106981517a、cn106887461a,都具有突出于衬底的柵极鳍。现有技术中的jfet结型场效应晶体管可见于cn1507070a、cn108257955a,不具有突出于衬底的柵极且沟道层以衬底内掺杂区图案界定。现有技术中的面场效晶体管可见于cn107534060a,不具有突出于衬底的柵极,单元占据表面积较大。现有技术中的穿隧式场效晶体管可见于cn110797387a、cn110943121a,为finfet鳍式晶体管的一种变种,两鳍状结构以外延方式形成图案磊晶层,鳍状结构侧壁覆盖柵极层并予以填埋,将原本鳍状结构的柵极功能变化为沟道功能,同一表面上两鳍状结构的顶部分别作为源极与漏极。


技术实现要素：

5.本发明的主要目的一是提供一种场效晶体管结构，主要进步在于以创新的晶体管架构解决场效晶体管的源极电子流分布不均、产品性能和可靠性不兼容、产品性能和加工难度不兼容的问题。对于该晶体管架构定名为双倒半鳍浮空超结柵式场效晶体管(double reverse
‑
semi
‑
fins floating junction mosfet, drfj)。
6.本发明的主要目的二是提供一种场效晶体管结构的制造方法，用以实现极处电子流分布均匀场效晶体管结构的制作。
7.本发明的主要目的三是提供一种半导体芯片装置，包括drfj架构的场效晶体管结构。
8.本发明的主要目的一是通过以下技术方案得以实现的：提出一种场效晶体管结构，包括：漏极衬底，具有由漏极外延层提供的处理表面与对应的背面，由所述处理表面形成有相互平行的第一沟槽，所述第一沟槽的内壁绝缘处理，所述第一沟槽内设置源极延伸倒鳍，所述第一沟槽的深度不超过所述漏极外延层的厚度;有源层，形成于所述漏极外延层中，由所述有源层形成有位于所述第一沟槽之间的第二沟槽，所述第二沟槽的内壁绝缘处理，所述第二沟槽内设置柵极，所述第二沟槽的第二深度足以贯穿所述有源层但小于所述第一沟槽的第一深度;内介电层，形成于所述有源层上与所述柵极上,使所述柵极为嵌埋结构;由所述内介电层形成有对准所述第一沟槽的第三沟槽，所述第三沟槽的内壁没有绝缘处理，所述第三沟槽的宽度与深度足以直接侧露所述有源层的边缘且底露出所述源极延伸倒鳍的顶部;势垒层，形成于所述第三沟槽的底部以覆盖所述漏极外延层在所述第三沟槽的底部显露区域；源极层，形成于所述处理表面上并填充于所述第三沟槽内，以导通所述源极延伸倒鳍，所述有源层的反型层注入厚度方向定义场效晶体管的沟道长度，取代现有技术中以有源层的长度方向定义场效晶体管的沟道长度，以提供竖立向于处理表面的多个且短距离的并联晶体管沟道。
9.通过采用上述技术方案，利用由内介电层形成有对准第一沟槽的第三沟槽，第三沟槽的内壁没有绝缘处理，第三沟槽的宽度与深度足以直接侧露有源层的边缘且底露出源极延伸倒鳍的顶部,实现了源极层的底部导接源极延伸倒鳍以及源极层的两侧导接有源层;进一步使源极延伸倒鳍具有电子流隔离柵的作用;源极层在第三沟槽的两侧导通有源层,有源层沿着的柵极绝缘处理的两侧轮廓可导通至漏极衬底，故能实现以有源层的反型层注入厚度方向定义场效晶体管的沟道长度，具体是柵极绝缘处理的每一侧轮廓都能规划出一个晶体管沟道，由于柵极埋入深度突破有源层到达漏极外延层的内部，在埋入式柵极两侧形成相对于处理表面竖立向且并联的平行沟道;而且漏极衬底的背面可作为漏极垫的接触,电子流的移动是由处理表面到漏极外延层的背面,过程中是经过了第三沟槽的两侧分流以及柵极绝缘处理的其中一侧沟道的半柵极开通,在源极延伸倒鳍的分流与隔离柵的场效应下分散在漏极衬底的背面,实现了两个相邻源极分路下的两个半柵晶体管两侧沟道导通在漏极衬底的背面与源极延伸倒鳍之间,使原本衬底背面漏电流的缺陷转换成有益与有意义的漏极输出,并且避免了电子流如熔丝效应集中于漏极衬底的背面的局部区域。
10.并且,利用源极层与源极延伸倒鳍制程上分离设计与结构上导通,工艺上源极层只需要填充具有较大宽度的第三沟槽,而不需要填入具有较小宽度的第一沟槽,源极延伸倒鳍的材质选择具有更多自由度,以克服工艺填孔填槽的困难、提高与漏极外延层的热膨胀适配度以及减少对漏极外延层的金属扩散效应。
11.此外，本技术场效晶体管结构在源极和漏极之间引入了肖特基势垒，肖特基势垒
相对于传统的pn结会有更低的正向压降（vfsd），其正向压降（vfsd）小于0.6v，而传统pn结的正向压降（vfsd）往往大于0.6v，且pn结存在电荷存储效应，因此会有大的反向电荷（qrr），大的正向压降（vfsd）和大的反向恢复电荷（qrr）会导致器件在使用过程中损耗大，尖峰电压（vds）高等问题，而采用本技术场效晶体管结构可有效避免产生反向电荷（qrr），器件的损耗小且尖峰电压（vds）的尖峰值低，器件不易因过压而损坏。
12.本发明在较佳示例中可以进一步配置为：所述第三沟槽贯穿所述有源层，所述势垒层位于所述第三沟槽的底部角隅;所述势垒层包括：位于所述漏极外延层上的轻掺杂区和位于所述轻掺杂区上的势垒金属层，所述轻掺杂区与所述势垒金属层的接触区形成肖特基势垒。
13.通过采用上述优选技术特点，半导体特性的轻掺杂区与金属特性的势垒金属层相接触时界面处半导体能带弯曲形成肖特基势垒，肖特基势垒具有更低的界面电压，从而对器件进行有效保护。
14.本发明在较佳示例中可以进一步配置为：所述有源层由所述漏极外延层的所述处理表面内化形成;所述第三沟槽的宽度大于所述第一沟槽的宽度；所述有源层为多层结构,包括：位于底部的沟道层、位于所述沟道层上的电流平衡层、位于所述电流平衡层上的源极领域层;所述第三沟槽的深度使所述第三沟槽穿过所述源极领域层与所述电流平衡层。
15.通过采用上述优选技术特点，两个相邻近第三沟槽内的源极层导通在所述内介电层上,以扩大源极接触，所述内介电层电绝缘所述柵极顶部与延伸的源极层。当所述有源层由所述漏极外延层的所述处理表面内化形成,所述有源层与所述漏极外延层两者的晶格匹配,没有界面间隙的缺陷,晶体管的沟道结构与漏极外延层成为一体结构,在电性能稳定度上优于外延生长的有源层或沟道层;利用所述第三沟槽的宽度大于所述第一沟槽的宽度,使源极延伸倒鳍的顶部有效的打开在所述第三沟槽的底部,第三沟槽具有接触孔的作用,减少因第三沟槽对不准第一沟槽而无法导通源极层与源极延伸倒鳍的缺陷发生,最终达到两者在使用上具有一致的电场电位。
16.另外，利用所述有源层的多层结构,在源极领域层与沟道层之间形成电流平衡层，电流平衡层的厚度向在绝缘处理后柵极两侧各具有电阻作用，以提供竖立向于处理表面的多个且短距离的并联电阻,分别导接对应的并联晶体管沟道与源极领域层之间，避免较大电子流下个别并联晶体管沟道的烧毁,消除熔丝效应。
17.本发明在较佳示例中可以进一步配置为：所述第一沟槽的底部经过厚氧化处理，使所述第一沟槽的绝缘厚度在内壁底部大于在内壁侧部。
18.通过采用上述优选技术特点，利用所述第一沟槽的绝缘厚度在内壁底部大于在内壁侧部，在所述第一沟槽的内壁底部形成氧化隔离叠加块，避免在所述源极延伸倒鳍的底部与所述漏极外延层形成电子穿遂，提高槽底抗雪崩击穿能力与后工艺中离子植入的柵氧改质抵抗性,同时减少所述源极延伸倒鳍的底部的场效应,使所述源极延伸倒鳍的两侧在所述漏极外延层内形成分流隔离柵的分流场效应。
19.本发明在较佳示例中可以进一步配置为：所述漏极外延层在对应所述第一沟槽底部的部位还形成有深植入区，以形成屏蔽栅底部浮空反极型柱底结。
20.通过采用上述优选技术特点，利用屏蔽栅底部浮空反极型柱底结由所述源极延伸
倒鳍的底部透出,以增加浮空反极型柱对临近的极型柱的电荷平衡,在制作上可以减少所述第一沟槽的深度和底部绝缘层厚度,也有利于所述源极延伸倒鳍的填充形成。
21.本发明在较佳示例中可以进一步配置为：所述漏极外延层在对应所述第二沟槽底部的部位还形成有植入区，以形成栅下浮空反极型结。
22.通过采用上述优选技术特点，利用栅下浮空反极型结由所述柵极的底部透出,避免柵极绝缘层底部受到底部集中电场的破环，使柵极绝缘层可靠性提升，同时避免底部栅氧电场集中导致的击穿耐压降低。
23.本发明在较佳示例中可以进一步配置为：利用所述柵极的电场效应，来自所述源极层的电子流由所述第三沟槽的侧边分流沿着所述第二沟槽的侧壁轮廓的其中一对称侧移动到所述第一沟槽之间的所述漏极衬底，均匀在所述漏极外延层的所述背面或设置于该背面的漏极金属垫。
24.通过采用上述优选技术特点，利用所述柵极的电场效应，实现电子流由顶面至底面的在处理表面上的第三沟槽两侧分流并在所述漏极外延层的所述第一沟槽之间的分隔均匀化。
25.本发明的主要目的二是通过以下技术方案得以实现的：提出一种场效晶体管结构的制造方法，用以制造如上所述任意技术方案可能组合的场效晶体管结构，该制造方法包括：提供漏极衬底，具有由漏极外延层提供的处理表面与对应的背面，由所述处理表面刻蚀形成相互平行的第一沟槽;在所述处理表面与所述第一沟槽内形成第一氧化隔离层，使所述第一沟槽的内壁绝缘处理;以沉淀填充方式在所述第一沟槽内设置源极延伸倒鳍，并去除所述源极延伸倒鳍与所述第一氧化隔离层在所述处理表面上的部位，所述第一沟槽的深度不超过所述漏极外延层的厚度;由所述处理表面刻蚀形成位于所述第一沟槽之间的第二沟槽，所述第二沟槽的第二深度小于所述第一沟槽的第一深度;在所述处理表面与所述第二沟槽内形成第二氧化隔离层，使所述第二沟槽的内壁绝缘处理;以沉淀填充方式在所述第二沟槽内设置柵极;在所述漏极外延层的所述处理表面下以能量注入方式形成有源层，所述有源层的厚度与深度在所述第二沟槽的第二深度能贯穿的范围内;以沉淀覆盖方式在所述有源层上与所述柵极上形成内介电层,使所述柵极为嵌埋结构;由所述内介电层刻蚀形成对准所述第一沟槽的第三沟槽，所述第三沟槽的内壁没有绝缘处理，所述第三沟槽的宽度与深度足以直接侧露所述有源层的边缘且底露出所述源极延伸倒鳍的顶部;在所述第三沟槽的底部形成势垒层，所述势垒层将所述漏极外延层在所述第三沟槽的底部显露区域覆盖住，所述势垒层中形成有肖特基势垒；在所述第三沟槽内形成源极层，以导通所述源极延伸倒鳍，所述有源层的反型层
注入厚度方向定义场效晶体管的沟道长度。
26.通过采用上述技术方案，利用所述源极延伸倒鳍的预先制作,减少半导体制程中在漏极外延层的沟槽内填充源极延伸物的工艺难度，最终制得双倒鳍间半柵式场效晶体管；在源极和漏极之间引入了肖特基势垒，有效避免了反向电荷的产生，器件的损耗小且尖峰电压的尖峰值低，不易损坏。
27.本发明在较佳示例中可以进一步配置为：在提供所述漏极衬底的步骤后,还包括：以离子植入方式在所述漏极外延层在对应所述第一沟槽底部的部位形成屏蔽栅底部浮空反极型柱底结;具体的,所述漏极外延层为导电型半导体晶圆;在形成所述第一氧化隔离层的步骤中,包括：以热氧化或沉淀方式形成所述第一氧化隔离层;之后在所述第一沟槽内形成侧壁保护层;非等向性刻蚀所述侧壁保护层在所述第一沟槽的底部形成开口;再形成氧化隔离叠加块于所述侧壁保护层的开口;选择性刻蚀去除所述侧壁保护层,以露出所述第一氧化隔离层，所述第一氧化隔离层加上所述氧化隔离叠加块在内壁底部的厚度大于所述第一氧化隔离层在内壁侧部的厚度;具体的，所述第一氧化隔离层的材质包括氧化硅,所述侧壁保护层的材质包括氮化硅;在设置所述源极延伸倒鳍的步骤中,所述源极延伸倒鳍与所述第一氧化隔离层在所述处理表面上的部位去除方法包括化学机械研磨或/与回刻蚀;优选的,所述源极延伸倒鳍的材质包括导电多晶硅;在形成所述第二沟槽的步骤中,包括的前置步骤是：形成掩膜层在所述处理表面上,以遮盖所述处理表面以及所述源极延伸倒鳍的顶部;优选的,在所述第二沟槽形成之后,以离子植入方式在所述漏极外延层在对应所述第二沟槽底部的部位形成栅下浮空反极型结;在形成所述第二氧化隔离层的步骤中,所述第二氧化隔离层具体为柵氧化层,以热氧化或热氧化加上淀积方式形成所述柵氧化层于所述第二沟槽的内壁与所述处理表面上;优选还包括:在所述柵氧化层形成前,先形成牺牲柵氧层于所述第二沟槽的内壁,之后去除所述牺牲柵氧层并清洗所述漏极外延层;在设置所述柵极的步骤中,所述柵极在所述处理表面上的部位去除方法包括化学机械研磨或/与回刻蚀;优选的,所述柵极的材质包括导电多晶硅,含有掺杂离子;在形成所述有源层的步骤中,所述有源层由所述漏极外延层的所述处理表面内化形成;所述有源层包括位于底部的沟道层、位于所述沟道层上的电流平衡层、位于所述电流平衡层上的源极领域层;在形成所述第三沟槽的步骤中,所述第三沟槽为扩大槽孔的结构,所述第三沟槽的内壁与所述第二沟槽的内壁保持间隔,所述第三沟槽的宽度大于所述第一沟槽的宽度,所述第三沟槽的深度大于所述有源层与所述内介电层的厚度和;所述第三沟槽形成时，所述第一氧化隔离层的顶部凸出于所述第三沟槽的槽底；在形成势垒层的步骤中，包括：以离子植入方式在所述漏极外延层位于所述第一氧化隔离层凸出部位与所述有源层之间的区域形成轻掺杂区；然后以淀积方式在所述轻掺杂区顶部淀积势垒金属层，所述势垒金属层的材质包括ti、ni、mo、nipt，所述势垒金属层退火后在与所述轻掺杂区的接触区形成肖特基势垒；
在形成肖特基势垒后以淀积方式形成阻障层，所述阻障层将所述内介电层、所述有源层、所述势垒金属层、以及所述第一氧化隔离层的凸出部位覆盖，所述阻障层的材质包括ti、tin、w；在形成所述源极层的步骤中，所述源极层的材质为金属;在形成所述源极层的步骤后，对所述源极层进行退火处理，并对所述漏极衬底的背面进行晶背减薄与晶背金属化。
28.可以通过采用上述优选技术特点，利用上述对应的特征达到如上所述相应的技术效果。
29.本发明的主要目的三是通过以下技术方案得以实现的：提出一种半导体芯片装置，包括：如上所述任意技术方案可能组合的场效晶体管结构,或者,使用的场效晶体管结构包括:位于处理表面下的漏极外延层、位于所述处理表面上的源极层、位于所述第一氧化隔离层与所述有源层之间的势垒层、以及嵌入于所述漏极外延层内的源极延伸倒鳍与柵极，所述势垒层中形成有肖特基势垒;所述柵极排列在所述源极延伸倒鳍之间,所述柵极两侧形成有成对由所述源极层至所述漏极外延层内部并联的对称型沟道;优选的,所述柵极两侧的沟道上方还形成有成对由所述源极层至所述漏极外延层并联的对称型领域电阻;优选的,所述漏极外延层在对应所述柵极的底部部位形成栅下浮空反极型结;优选的,所述漏极外延层在对应所述源极延伸倒鳍的底部部位形成屏蔽栅底部浮空反极型柱底结。
30.通过采用上述技术方案，利用位于处理表面上的源极层与嵌埋于漏极外延层的柵极,建立以有源层厚度方向定义的多个竖立并联沟道，电子流能均匀输出(或输入)在背面。当半导体芯片装置安装在载板上即完成漏极接触连接,能节省一个电极位的连接操作，随着芯片越来越薄,不需要考虑芯片背面漏电流的问题。
31.综上所述，本发明包括以下至少一种对现有技术作出贡献的技术效果：1. 第一沟槽所在的隔离栅(具体为源极延伸倒鳍)上设置如第三沟槽的槽型接触孔供源极层的填入，具有以下效果的一种或多种：a.作为接触孔的第三沟槽位于作为隔离栅极的源极延伸倒鳍的上面，相比于位于在隔离栅极之间设置接触孔的结构，第三沟槽的接触孔面积可以增大，因此提升了器件的散热性能和电流性能，同时soa(安全工作区域)会相应得以提升10%以上；b. 作为接触孔的第三沟槽在作为分流隔离栅的源极延伸倒鳍上在保持接触孔大小的同时和栅极的距离可以更宽提升制造过程安全余量提升加工良率；c.作为接触孔的第三沟槽相对与现有技术一般设计的平面接触孔可以提升器件的uis(unclamped inductive switching,非钳位电感性开关)可靠性；d.帮助接触孔在整个隔离柵区域源极延伸倒鳍短路连接了器件源极，相对原有的只有部分区域短接源极的结构可以使整个器件的屏蔽栅同时达到电荷平衡没有区域间的延时，因此器件的uis可以提升20%以上；e.在源极和漏极之间引入了肖特基势垒，肖特基势垒相对于传统的pn结会有更低的正向压降（vfsd），其正向压降（vfsd）小于0.6v，而传统pn结的正向压降（vfsd）往往大于0.6v，且pn结存在电荷存储效应，因此会有大的反向电荷（qrr），大的正向压降（vfsd）和大的反向恢复电荷（qrr）会导致器件在使用过程中损耗大，尖峰电压（vds）高等问题，而采用本技术场效晶体管结构可有效避免产生反向电荷（qrr），器件的损耗小且尖峰电压（vds）的尖峰值低，器件不易因过压而损坏；2.关于多层结构有源层的电流平衡层在配置上的技术效果包括：a.此层的加入在
等效电路中相当于源极对应每个半柵晶体管引入一个电阻可以平衡每个晶体管单元的电流大小，可使器件温升均匀可靠性增加；b.增加了器件并联应用可靠性；3.关于隔离栅底部的厚氧化在配置上的技术效果包括：第一沟槽底部拐角处由于晶格结构不同导致热氧化层的厚度只有侧壁的60
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70%，导致对于体内场板电荷平衡器件在反向阻断时电场全部集中在隔离栅底部和pn结区域，氧化隔离叠加块与隔离栅浮空反极区(如n型场效应管的p区)的加入有利于进一步改善底部电场，通过隔离栅厚氧的引入可以增加底部热氧的可靠性；4.关于浮空反极型柱底结(具体为n型场效应管的隔离栅底部浮空p柱)在配置上的技术效果包括：a.柱底结引入电荷平衡区配合体场板结构可以共同实现epi的电荷平衡，在实现相同阻断电压可以取得更好的器件性能;b.简化加工方法降低加工难度,相对于完全的体场板结式晶体管结构可以减少沟槽刻蚀深度、热氧化时间、温度；相对于只有沟槽的完全隔离柵结构可以减少外延层生长测试和离子注入次数；5.关于栅下浮空反极型结(具体为n型场效应管的栅下浮空p区)在配置上的技术效果包括：a.提升栅氧可靠性,反向阻断时电场全部集中在柵极底部和pn结区域，为了减少米勒电容pn结离栅氧底部越近越好，但越近栅氧电场越强影响器件可靠性和降低击穿特性；b.提升uis性能，uis时栅底部电场集中导致击穿影响uis，栅下浮空反极型结的引入减少了电场强度增加uis性能；c.减低米勒电容。
附图说明
32.图1绘示本发明一些较佳实施例的场效晶体管结构在横切柵极的局部结构示意图；图2绘示本发明一些较佳实施例的制作场效晶体管结构的过程中所提供漏极衬底的示意图；图3绘示本发明一些较佳实施例的制作场效晶体管结构的过程中由漏极外延层的处理表面刻蚀形成相互平行的第一沟槽的示意图；图4绘示本发明一些较佳实施例的制作场效晶体管结构的过程中在第一沟槽底部的部位离子植入形成屏蔽栅底部浮空反极型柱底结的示意图；图5绘示本发明一些较佳实施例的制作场效晶体管结构的过程中在处理表面上与第一沟槽内形成第一氧化隔离层的示意图；图6绘示本发明一些较佳实施例的制作场效晶体管结构的过程中在第一沟槽内形成源极延伸倒鳍的示意图；图7绘示本发明一些较佳实施例的制作场效晶体管结构的过程中去除源极延伸倒鳍与第一氧化隔离层在处理表面上部位的示意图；图8绘示本发明一些较佳实施例的制作场效晶体管结构的过程中形成掩膜层在处理表面上的示意图；图9绘示本发明一些较佳实施例的制作场效晶体管结构的过程中由处理表面刻蚀形成第二沟槽并在第二沟槽底部的部位形成栅下浮空反极型结的示意图；图10绘示本发明一些较佳实施例的制作场效晶体管结构的过程中在处理表面与第二沟槽内形成第二氧化隔离层的示意图；
图11绘示本发明一些较佳实施例的制作场效晶体管结构的过程中在第二沟槽内设置柵极的示意图；图12绘示本发明一些较佳实施例的制作场效晶体管结构的过程中在处理表面下以能量注入方式形成有源层的示意图；图13绘示本发明一些较佳实施例的制作场效晶体管结构的过程中使有源层区分为沟道层与领域层的示意图；图14绘示本发明一些较佳实施例的制作场效晶体管结构的过程中使领域层区分为电流平衡层与源极领域层的示意图；图15绘示本发明一些较佳实施例的制作场效晶体管结构的过程中在有源层上与柵极上形成内介电层的示意图；图16绘示本发明一些较佳实施例的制作场效晶体管结构的过程中由内介电层刻蚀形成第三沟槽的示意图；图17绘示本发明一些较佳实施例的制作场效晶体管结构的过程中在第三沟槽内形成肖特基势垒的示意图；图18绘示本发明一些较佳实施例的制作场效晶体管结构的过程中在第三沟槽内形成阻障层的示意图；图19绘示本发明一些较佳实施例的制作场效晶体管结构的过程中在第三沟槽内形成源极层的示意图；图20绘示本发明一些较佳实施例中所制得的场效晶体管结构在使用状态中电子流流动示意图；图21绘示本发明第一变化实施例的场效晶体管结构在横切柵极的局部结构示意图；图22绘示本发明第二变化实施例的场效晶体管结构在横切柵极的局部结构示意图；图23绘示本发明第三变化实施例的场效晶体管结构在横切柵极的局部结构示意图。
33.附图标记: 1、漏极衬底;10、漏极外延层;11、处理表面;12、背面;13、第一沟槽; 14、表面酸化膜;15、主体区;16、漏极金属垫; 17、参杂浓度清晰变化水平面;20、源极延伸倒鳍; 30、有源层;31、第二沟槽;32、沟道层;33、电流平衡层;34、源极领域层; 40、柵极;41、掩膜层;50、内介电层;51、第三沟槽; 60、源极层;70、浮空反极型柱底结;80、栅下浮空反极型结; 91、第一氧化隔离层;92、第二氧化隔离层;93、氧化隔离叠加块； 101、势垒层；102、轻掺杂区；103、势垒金属层；104、阻障层。
具体实施方式
34.下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是作为理解本发明的发明构思一部分实施例，而不能代表全部的实施例，也不作唯一实施例的解释。基于本发明中的实施例，本领域普通技术人员在理解本发明的发明构思前提下所获得的所有其他实施例，都属于本发明保护的范围内。
35.需要说明，若本发明实施例中有涉及方向性指示(诸如上、下、左、右、前、后
……
)，则该方向性指示仅用于解释在某一特定姿态下各部件之间的相对位置关系、运动情况等，如果该特定姿态发生改变时，则该方向性指示也相应地随之改变。为了更方便理解本发明的技术方案,以下将本发明的场效晶体管结构及其制造方法、芯片装置做进一步详细描述与解释，但不作为本发明限定的保护范围。以下实施例中以n沟道型晶体管表示,在不同示例变化上也可以调整为p沟道型晶体管,并且,本领域技术人员应当知道说明书所指的源极与漏极是一种相对概念,不是绝对概念,在变化例具体应用中,示例的源极可以作为漏极连接使用,示例的漏极可以作为源极连接使用,当说明书中记载的源极作为源极连接,当说明书中记载的漏极必然作为漏极连接;当说明书中记载的源极作为漏极连接,当说明书中记载的漏极必然作为源极连接。为了方便理解本技术的技术方案,说明书与保护范围仍使用“源极”与“漏极”,实际上不限定于于源极与漏极,而是使用上代表两个不同电位极的第一电极与第二电极。此外,说明书中记载的“反极”即是与基础极相反的电极,例如源漏极的基础极是n型,则反极是p型,反之亦然。
36.图1绘示本发明一些较佳实施例的场效晶体管结构在横切柵极的局部结构示意图,图2至图17绘示本发明一些较佳实施例的场效晶体管结构在制程个别步骤的示意图,图18绘示本发明一些较佳实施例的场效晶体管结构在使用状态的示意图。附图所示包括多个实施例具有共性的部分，变化例具有差异或区别的部分另以文字方式描述。因此，应当基于产业特性与技术本质，熟知本领域的技术人员应正确且合理的理解与判断以下的个别技术特征或其任意多个的组合是否能够表征到同一实施例，或者是多个技术本质互斥的技术特征仅能分别表征到不同变化实施例。
37.参照图1，为本发明实施例公开的一种场效晶体管结构，主要包括:漏极衬底1、源极延伸倒鳍20、有源层30、柵极40、势垒层101及源极层60,以实现场效晶体管电子流开关的基本功能。本实施例以n沟道型晶体管表示,在变化例中本领域技术人员应当能调整为p沟道型晶体管。
38.漏极衬底1具有由漏极外延层10提供的处理表面11与对应的背面12，由处理表面11形成有相互平行的第一沟槽13，第一沟槽13的内壁绝缘处理，第一沟槽13内设置源极延伸倒鳍20，第一沟槽13的深度不超过漏极外延层10的厚度。漏极衬底1在半导体制程中是半导体晶圆,在产品中是切单后的芯片基础层，漏极衬底1的基础材质通常是硅,也可以是碳化硅、iii
‑
v族或ii
‑
vi化合物,在掺杂电子提供物质或电洞提供物质后具有导电性,掺杂区域在芯片有效区,可以全面也可以区块状,示例是重n型掺杂。漏极衬底1通常是单晶结构,就n型晶体管具体例如是n+单晶硅。漏极外延层10是由漏极衬底1磊晶外延生长的功能层,通常与漏极衬底1具有相同的晶向,也是单晶结构,就n型晶体管具体例如n
‑
单晶硅,导电性低于漏极衬底1。漏极外延层10的一个作用是在漏极外延层10与漏极衬底1之间提供掺杂浓度清晰变化的水平面,以利于沟道竖立式场效晶体管的半导体制作。处理表面11是半导体工艺的处理表面，背面12是相反于处理表面11的表面。第一沟槽13由处理表面11形成,表示第一沟槽13的开口朝向处理表面11，第一沟槽13的底部朝向背面12,第一沟槽13没有贯通漏极外延层10。图中绘示的虽然只有两个第一沟槽13,但实际上是两条以上的多条,沟槽数量可以调整,图1中的结构在左右两侧可以适当的重复展开;较优的沟槽形状在处理表面111上是多个平行直条状,但也可以是平行具有相同间隔的各种弯曲形状。使用上源极延伸
倒鳍20应与源极保持相同的场电压,源极延伸倒鳍20为导电性,材质优选为多晶态的导电硅或其他导电性半导体材料,能与漏极外延层10有着相同或相近的热膨胀适配性;在其他示例中也可以是半导体工艺中使用的导电材料,例如：钨、铜、铝,常用为钨。源极延伸倒鳍20的结构可以如图1所示的单层结构也可以是多层叠加结构。
39.有源层30形成于漏极外延层10的处理表面11，由有源层30形成有位于第一沟槽13之间的第二沟槽31，第二沟槽31的内壁绝缘处理，第二沟槽31内设置柵极40，第二沟槽31的第二深度足以贯穿有源层30但小于第一沟槽13的第一深度。有源层30的一部分(沟道层)是受到柵极40的电场作用形成电子流的开通与关闭。在本优选实施例中,有源层30是由漏极外延层10内生形成,例如对漏极外延层10进行反极型离子植入或还包括同极型的离子植入,有源层30与漏极外延层10有一体适配的晶格结构;在一变化示例中，有源层30是由漏极外延层10表面外延生长，故有源层30可以形成于处理表面11内,也能形成于处理表面11上。第二沟槽31的底部高于第一沟槽13的底部,即相比于第一沟槽13,第二沟槽31的底部更靠近处理表面11。柵极40在处理表面11上的形状是顺从于源极延伸倒鳍20,以保持两者相同的间隔。柵极40为导电性,材质优选为多晶态的导电硅或其他导电性半导体材料,能与漏极外延层10有着相同或相近的热膨胀适配性;在其他示例中也可以采用半导体工艺中使用的其他导电材料,例如：钨、铜、铝,常用为钨。柵极40的结构可以如图1所示的单层结构也可以是多层叠加结构。柵极40的底部形状与源极延伸倒鳍20的底部形状可以不相同;例如，柵极40的底部形状为往下突出的圆弧形切面，源极延伸倒鳍20的底部形状为中间往上的内凹切面，具体是分别利用第二氧化隔离层92的槽底延伸形状以及第一氧化隔离层91加上氧化隔离叠加块93的槽底形状组合所构成,其作用是：提升底部绝缘层电场强度和对电场的耐受度。又例如，浮空反极型柱底结70对应沟槽宽度的尺寸能大于栅下浮空反极型结80对应沟槽宽度的尺寸，使浮空反极型柱底结70的宽度能超过第一沟槽13的宽度。
40.内介电层50形成于有源层30上与柵极40上,使柵极40为嵌埋结构;由内介电层50形成有对准第一沟槽13的第三沟槽51，第三沟槽51的内壁没有绝缘处理，第三沟槽51的宽度与深度足以直接侧露有源层30的边缘及底露出源极延伸倒鳍20的顶部。内介电层50为绝缘性质,隔离了柵极40与源极层60，内介电层50的材质具体可为psg（磷硅玻璃）或bpsg（硼磷硅玻璃），其液态涂布方式这般形成方法使内介电层50的厚度可以得到保障,以有效隔离源极与柵极。图中绘示的内介电层50虽然只有一层,在不同变化示例中可以是多层叠加的绝缘结构。第三沟槽51的作用是接触孔连接，用于电连接源极延伸倒鳍20与源极层60或者/以及电连接有源层30的领域层与源极层60，接触孔的窗口宽度(第三沟槽51的宽度)应大于第一沟槽13的宽度，以扩大接触区域;第三沟槽51的深度不能破坏或贯穿有源层30,以避免源极与漏极的电性短路。被嵌埋的柵极40可以利用其本身的端部延伸或连接引线将电性引拉到嵌埋区之外，或在源极区之外以导电栓塞贯穿内介电层50，使柵极连接线路引拉出去,因此柵极40的场电位可以独立调整。
41.势垒层101形成于第三沟槽51的底部，并将漏极外延层10在第三沟槽51的底部显露区域覆盖住。势垒层101包括位于漏极外延层10上的轻掺杂区102和位于轻掺杂区102上的势垒金属层103，轻掺杂区102与势垒金属层103的接触区形成肖特基势垒。位于源极和漏极之间的肖特基势垒相对于传统的pn结会有更低的正向压降，其更低的正向压降（vfsd），且能够有效避免产生反向电荷（qrr），器件的损耗小且尖峰电压（vds）的尖峰值低，器件不
易因过压而损坏。势垒金属层103的材质优选为ti或ni或mo或nipt。
42.势垒金属层103上形成有阻障层104，阻障层104将内介电层50、有源层30、势垒金属层103、以及第一氧化隔离层91的凸出部位覆盖，阻障层104的材质优选为ti或tin或w。
43.源极层60形成于第三沟槽51内且将阻障层104覆盖，以导通源极延伸倒鳍20，有源层30的反型层注入厚度方向定义场效晶体管的沟道长度，取代现有技术中以有源层30的长度方向定义场效晶体管的沟道长度，以提供竖立向于处理表面11的多个且短距离的并联晶体管沟道。本实施例中，源极层60是整面覆盖在处理表面11上的单元区，还填入第三沟槽51内，源极层60除了导通至源极延伸倒鳍20，还导通了有源层30的领域层。源极层60为导电性,材质优选为铝或其他导电金属材料,额外具有金属垫的作用,以省略金属垫的制作;在其他示例中源极层60也可以采用半导体工艺中使用的其他导电材料,例如：钨、铜、多晶态的导电硅。该源极层60的结构可以如图1所示的单层结构也可以是多层叠加结构。前述反型层注入厚度方向具体为沟通层32的厚度方向。
44.实施例的基础原理为：利用由内介电层50形成有对准第一沟槽13的第三沟槽51，第三沟槽51的内壁没有绝缘处理，第三沟槽51的宽度与深度足以直接侧露有源层30的边缘及底露出源极延伸倒鳍20的顶部,实现了源极层60的底部导接源极延伸倒鳍20以及源极层60的两侧导接有源层30,使源极延伸倒鳍20具有电子流隔离柵的作用;源极层60在第三沟槽51的两侧导通有源层30,有源层30沿着的柵极40绝缘处理的两侧轮廓可导通至漏极外延层10，故能实现以有源层30的反型层注入厚度方向定义场效晶体管的沟道长度，具体是柵极40绝缘处理的每一侧轮廓都能规划出一个晶体管沟道，由于柵极40埋入深度突破有源层30到达漏极外延层10的内部，在埋入式柵极40两侧形成相对于处理表面11竖立向且并联的平行沟道;而且漏极衬底1的背面12可作为漏极金属垫的接触,电子流的移动是由处理表面11到漏极衬底1的背面12,过程中是经过了第三沟槽51的两侧分流以及柵极40绝缘处理的其中一侧沟道的半柵极40开通,在源极延伸倒鳍20的分流与隔离柵的场效应下分散在漏极衬底1的背面12,实现了两个相邻源极分路下的两个半柵晶体管两侧沟道导通在漏极衬底1的背面12与源极延伸倒鳍20之间,使原本衬底背面12漏电流的缺陷转换成有益与有意义的漏极输出,并且避免了电子流如熔丝效应集中于漏极衬底1的背面12的局部区域。
45.因此,本技术的场效晶体管的电路结构是在两个分流隔离柵(对应源极延伸倒鳍20)之间设置有两个半柵沟道结构(对应沿柵极40两侧每一侧有源层30的沟道层32的厚度),源极层60在分流隔离柵上分流,分流后的电子流又与相邻分流电子流通过个别半柵沟道结构在漏极外延层10内汇集,均匀分配在漏极衬底1的背面,例如通过左边第三沟槽51的电子流通量a到达中间半柵极左侧为a/2,右边第三沟槽51的电子流通量b到达中间半柵极右侧为b/2,在对应左右两边第三沟槽51之间到达漏极衬底1的背面12的电子流通量为a/2加上b/2,另一邻近侧对应第三沟槽51之间的背面电子流通量就是b/2加上c/2,c为下一个相邻侧第三个第三沟槽51的电子流通量,实现了背面电子流均匀化,晶背漏电流不再是一个技术问题。
46.并且,利用源极层60与源极延伸倒鳍20制程上分离设计与结构上导通,工艺上源极层60只需要填充具有较大宽度的第三沟槽51,而不需要填入具有较小宽度的第一沟槽13,源极延伸倒鳍20的材质选择具有更多自由度,以克服工艺填孔填槽的困难、提高与漏极外延层10的热膨胀适配度以及减少对漏极外延层10的金属扩散效应。
47.此外，在源极和漏极之间引入了肖特基势垒，肖特基势垒相对于传统的pn结会有更低的正向压降（vfsd），其正向压降（vfsd）小于0.6v，而传统pn结的正向压降（vfsd）往往大于0.6v，且pn结存在电荷存储效应，因此会有大的反向电荷（qrr），大的正向压降（vfsd）和大的反向恢复电荷（qrr）会导致器件在使用过程中损耗大，尖峰电压（vds）高等问题，而采用本技术形成的肖特基势垒可有效避免产生反向电荷（qrr），器件的损耗小且尖峰电压（vds）的尖峰值低，器件不易因过压而损坏。
48.关于源极层60与供源极层60填入的第三沟槽51的具体化,在较佳示例中,源极层60还形成于阻障层105上;第三沟槽51的宽度大于第一沟槽13的宽度。利用还形成于阻障层105上的源极层60,相邻近两个第三沟槽51内的源极层60相互导通在内介电层50上,以扩大源极接触，内介电层50电绝缘柵极40顶部与延伸的源极层60。利用第三沟槽51的宽度大于第一沟槽13的宽度,使源极延伸倒鳍20的顶部有效的打开在第三沟槽51的底部,第三沟槽51具有接触孔的作用,减少因第三沟槽51对不准第一沟槽13而无法导通源极层60与源极延伸倒鳍20的缺陷发生,最终达到两者在使用上具有一致的电场电位。在另一变化示例中,第三沟槽51的宽度可以小于第一沟槽13的宽度,只需要在部分区域中以多个扩大孔径的接触孔方式使较小宽度的第三沟槽51相接,也能实现源极层60与源极延伸倒鳍20的导通,区别在于实施工艺较为困难。示例中,第一沟槽13的宽度介于0.2～3.0um,第二沟槽31的宽度介于 0.21～4.0um,第三沟槽51的宽度介于0.2～0.7um。而第二沟槽31的底部高度介于第一沟槽13的底部高度与第三沟槽51的底部高度之间;示例中,第二沟槽31的底部高度与第一沟槽13的底部存在高度差,第一沟槽13由处理表面11起的深度介于1.5～10um。
49.关于有源层30的具体化，有源层30由漏极外延层10的处理表面11内化形成,故有源层30与漏极外延层10两者的晶格匹配,没有界面间隙的缺陷,晶体管的沟道结构与漏极外延层10成为一体结构,在电性能稳定度上优于外延生长的有源层或沟道层。在另一变化示例中,有源层30可以外延方式磊晶形成,无论是内生方式还是外延方式形成的沟道层都是单晶结构,沟道电性能稳定,但内生方式漏极外延层10内形成的沟道层具有与漏极外延层10较优的晶格匹配度。示例中,有源层30的厚度介于0.5～3um。
50.关于有源层30的更具体化,在较佳示例中,有源层30为多层结构,包括：位于底部的沟道层32、位于沟道层32上的电流平衡层33、位于电流平衡层33上的源极领域层34;第三沟槽51的深度使第三沟槽51穿过源极领域层34与电流平衡层33。有源层30的多层结构,在源极领域层34与沟道层32之间形成电流平衡层33，电流平衡层33的厚度向在绝缘处理后柵极40两侧各具有电阻作用，以提供竖立向于处理表面11的多个且短距离的并联电阻,分别导接对应的并联晶体管沟道与源极领域层34之间，避免较大电子流下个别并联晶体管沟道的烧毁,消除熔丝效应。在n型晶体管的示例结构中,沟道层32为p型掺杂区,电流平衡层33与源极领域层34为n型掺杂区,其中就n型掺杂浓度而言,电流平衡层33低于源极领域层34,即是电流平衡层33为轻n型掺杂,源极领域层34为重n型掺杂;故电流平衡层33的电阻高于源极领域层34的电阻,源极领域层34倾向于导电性。而沟道层32的p型掺杂物质具体可以是硼(b),沟道层32的沟道作用产生于厚度向,而非与处理表面11相同或平行的表面向。在另一变化示例中,有源层30可以只包括：位于底部的沟道层32、位于沟道层32上的源极领域层34。示例中,沟道层32的厚度介于 0.1～2um ,电流平衡层33的厚度介于 0.05 ～ 1um,源极领域层34的厚度介于0.05～1um。
51.关于第一沟槽13的绝缘具体化,在较佳示例中,第一沟槽13的底部经过厚氧化处理，使第一沟槽13的绝缘厚度在内壁底部大于在内壁侧部。利用第一沟槽13的绝缘厚度在内壁底部大于在内壁侧部，在第一沟槽13的内壁底部形成氧化隔离叠加块93，避免在源极延伸倒鳍20的底部与漏极外延层10形成电子穿遂，提高槽底抗雪崩击穿能力与后工艺中离子植入的柵氧改质抵抗性,同时减少源极延伸倒鳍20的底部的场效应,使源极延伸倒鳍20的两侧在漏极外延层10内形成分流隔离柵的分流场效应。示例中，位于第一沟槽13侧壁的第一氧化隔离层91的厚度介于700～13000a，位于第一沟槽13底部的第一氧化隔离层91与氧化隔离叠加块93的组合厚度介于1000～18000a;位于第二沟槽31的第二氧化隔离层92的厚度介于300～1300a。
52.关于漏极外延层10的一种具体化，在较佳示例中,漏极外延层10在对应第一沟槽13底部的部位还形成有深植入区，以形成屏蔽栅底部浮空反极型柱底结70。屏蔽栅底部浮空反极型柱底结70由源极延伸倒鳍20的底部透出,以增加浮空反极型柱对临近的极型柱的电荷平衡,避免不同区源极延伸倒鳍20之间的电子流提早汇集,在制作上可以减少第一沟槽13的深度,底部绝缘层厚度也能减少,也有利于源极延伸倒鳍20的填充形成。示例中，反极型柱底结70为p型掺杂;反极型柱底结70是作用于提高源极延伸倒鳍20的分流隔离作用,防止电子流在漏极外延层10内提早汇集;故相同性能下第一沟槽13的槽深度可以减少,降低源极延伸倒鳍20填槽的填充难度。示例中，反极型柱底结70的底部深度不超过漏极外延层10的厚度，使漏极外延层10在第一沟槽13之间不被反极型柱底结70完全阻隔，反极型参杂物质不会进入漏极衬底1，在制造工艺中保持图中参杂浓度清晰变化水平面17的存在，使竖立沟道式场效晶体管具有较好的产品稳定性。
53.关于漏极外延层10的另一种可并列或可同时采用的具体化，在较佳示例中,漏极外延层10在对应第二沟槽31底部的部位还形成有植入区，以形成栅下浮空反极型结80。利用栅下浮空反极型结80由柵极40的底部透出,避免柵极绝缘层底部受到底部集中电场的破环，使柵极绝缘层可靠性提升，同时避免底部栅氧电场集中导致的击穿耐压降低。柵极40绝缘侧边的一侧电子流沿着柵极40底部轮廓爬过回流到柵极40绝缘侧边的另一侧，柵极40绝缘侧边的两侧电子流都能进入到漏极外延层10。示例中，栅下浮空反极型结80为p型掺杂，使得漏极外延层10在柵极40下方形成电阻化效应，基于p型掺杂浓度的调整或者/以及n型与p型混掺可以调整到栅下浮空反极型结80为非沟道功能。
54.在较佳示例的使用过程,利用柵极40的电场效应，来自源极层60的电子流由第三沟槽51的侧边分流沿着第二沟槽31的侧壁轮廓的其中一对称侧移动到第一沟槽13之间的漏极外延层10，均匀在漏极外延层10的背面12或设置于该背面12的漏极金属垫。利用柵极40的电场效应，实现电子流由顶面至底面的在处理表面11上的第三沟槽51两侧分流并在漏极外延层10的第一沟槽13之间的分隔均匀化。
55.此外，配合参阅图2至图17,本发明另一些实施例另提出一种场效晶体管结构的制造方法，用于制造上述任意技术方案组合的场效晶体管结构,工艺步骤说明如后。
56.首先参照图2，对应步骤s2是提供漏极衬底1，具有由漏极外延层10提供的处理表面11与对应的背面12;该步骤中，漏极衬底1通常为晶圆形态,具体是硅晶圆。漏极外延层10的处理表面11上形成有一表面酸化膜14,具有硬掩膜的作用，以利后工艺中第一沟槽13的形成。示例中,具有漏极外延层10的漏极衬底1具体是epi晶圆,漏极衬底1的基础层具体是
硅衬底,即图2中的主体区15,主体区15以上至处理表面11是外延生长的磊晶结构,即漏极外延层10,使得漏极外延层10作为处理表面11与背面12之间的外延结构部位具有功能性导电并具备如硅衬底晶圆一样的单晶结构与晶向,而主体区15为半导体材质的导电性。在n型场效晶体管结构中,主体区15具体是n+单晶硅,漏极外延层10具体是n
‑
单晶硅。主体区15与漏极外延层10之间形成一个参杂浓度清晰变化水平面17,与处理表面11平行向,以利于保持竖立向沟道的产率与良率。图3至图17的后续工艺至晶背研磨之前都具有主体区15,但图中是省略表现,主体区15的存在是维持衬底作为制程载体的基础物理结构,晶背研磨之后主体区15的厚度大幅减少,但不损及漏极外延层10,芯片产品中减薄后的主体区15可以保留也可以不保留。根据器件阻断电压和器件参数要求选择合适的上述外延结构，该外延结构是n型但不限于n型，晶向<100>但不限于此晶向。
57.参照图3，对应步骤s3是由处理表面11刻蚀形成相互平行的第一沟槽13,第一沟槽13形成后移除表面酸化膜14。表面酸化膜14的材质是氧化硅,厚度介于1000a～8000a,也可以选用表面淀积掩蔽膜层取代,表面淀积掩蔽膜层的材质是氮化硅但不限于氮化硅。以光刻与刻蚀方式选定区域掩蔽膜的图案,屏蔽体场板沟槽刻蚀，根据器件的特性不同，第一沟槽13刻蚀深度介于1.5～10um。
58.参照图4，作为一个选置步骤s4，在提供漏极衬底与形成第一沟槽13的步骤后,还包括：以离子植入方式在漏极外延层10在对应第一沟槽13底部的部位形成屏蔽栅底部浮空反极型柱底结70。具体示例的次步骤包括：s41、注入屏蔽栅底部浮空反极型柱底结70之前,先将掩蔽氧化层生长，生长厚度200～800a;s42、p柱注入，注入b11可包括含有多次注入，注入能量20k
‑
2mev，注入剂量10
11 ～ 10
14 ions/cm
2 ，以形成如图4所示的屏蔽栅底部浮空反极型柱底结70，柱底结的深度长0.5～5um;s43、形成牺牲氧化层，氧化温度700～1100℃，厚度300～1000a;s44、以选择性干刻蚀方式去掉牺牲氧化层;s45、清洗漏极外延层10。此步骤是用于形成反极型柱底结并将第一沟槽13清洁化，避免注入参杂物对第一沟槽13绝缘处理的不利影响。
59.参照图5，对应步骤s5是在处理表面11与第一沟槽13内形成第一氧化隔离层91，使第一沟槽13的内壁绝缘处理。第一氧化隔离层91具体是热氧化层或/与淀积氧化层，但不限于此两种，氧化层厚度根据器件参数要求可以介于700～13000a。
60.再参照图5，在形成第一氧化隔离层91的步骤中,包括：以热氧化或沉淀方式形成第一氧化隔离层91;之后在第一沟槽13内形成侧壁保护层;非等向性刻蚀侧壁保护层在第一沟槽13的底部形成开口;再形成氧化隔离叠加块93于侧壁保护层的开口;选择性刻蚀去除侧壁保护层,以露出第一氧化隔离层91，第一氧化隔离层91加上氧化隔离叠加块93在内壁底部的厚度大于第一氧化隔离层91在内壁侧部的厚度;具体的，第一氧化隔离层91的材质包括氧化硅,侧壁保护层的材质包括氮化硅。例如氮化硅的侧壁保护层的厚度可介于500～10000a。当氧化隔离叠加块93作为槽底的厚氧化层以非等向性沉淀方式形成之后可能还形成于处理表面11上，可以利用cmp去掉处理表面11上的侧壁保护层与氧化隔离叠加块93的多余部位，然后选择性的化学刻蚀掉第一沟槽13侧壁的侧壁保护层。
61.参照图6与图7，以沉淀填充方式在第一沟槽13内设置源极延伸倒鳍20，第一沟槽13的深度不超过漏极外延层10的厚度，并去除源极延伸倒鳍20与第一氧化隔离层91在处理表面11上的部位。图6对应步骤s6是源极延伸倒鳍20的大面积形成,图7对应步骤s7是源极
延伸倒鳍20的形状修整。步骤s6的一种示例但不限于的工艺条件是：s61、多晶硅(poly)淀积于第一沟槽13内并形成于处理表面11上;s62、in
‑
stu方式掺杂和注入掺杂物，使多晶硅具有导电性，掺杂浓度介于10
18 ～ 10
21 ions/cm3,厚度介于1000～15000a。
62.参照图7，作为一个s6后的选置步骤s7，在设置源极延伸倒鳍20的步骤中,源极延伸倒鳍20与第一氧化隔离层91在处理表面11上的部位予以去除,去除方法包括化学机械研磨(cmp)或/与回刻蚀(etch back);优选的,源极延伸倒鳍20的材质包括导电多晶硅。
63.参照图8，作为一个在形成第二沟槽31的步骤中,包括的前置步骤s8是：形成掩膜层41在处理表面11上,以遮盖处理表面11以及源极延伸倒鳍20的顶部。掩膜层41作为表面淀积掩蔽膜层,材质具体是但但不限于氧化硅(sio2)或氮化硅(sin)，厚度介于1000a～8000a。
64.参照图9，对应步骤s9是利用由掩膜层41的图案化由处理表面11刻蚀形成位于第一沟槽13之间的第二沟槽31，第二沟槽31的第二深度小于第一沟槽13的第一深度;再参照图9，优选的,在第二沟槽31形成之后,以离子植入方式在漏极外延层10在对应第二沟槽31底部的部位形成栅下浮空反极型结80。步骤s9的一种示例具体工艺包括：s91、以光刻与刻蚀选定掩膜层41的镂空区域;s92、以刻蚀形成第二沟槽31，第二沟槽31的沟槽深度介于0.5～2.0 um;s93、在第二沟槽31内形成遮蔽氧化层(screen oxide)，生长厚度200～800a;s94、离子注入b11包含多次注入,注入能量20～200kev，注入剂量10
11 ～10
13 ions/cm2，以形成如图9所示的栅下浮空反极型结80。
65.参照图10，对应步骤s10是在处理表面11与第二沟槽31内形成第二氧化隔离层92，使第二沟槽31的内壁绝缘处理。再参照图10，在形成第二氧化隔离层92的步骤中,第二氧化隔离层92具体为柵氧化层,以热氧化或热氧化加上淀积方式形成柵氧化层于第二沟槽31的内壁与处理表面11上;柵氧化层的氧化温度700～1100℃，厚度300～1300a。优选的s10还包括:在柵氧化层形成前,先形成牺牲柵氧层于第二沟槽31的内壁,牺牲柵氧层的氧化温度700～1100℃，厚度300～1000a,之后去除牺牲柵氧层并清洗漏极外延层10,此步骤是为了清除离子注入时在第二沟槽31的内壁表面的不利影响,去除累积于表面的注入离子。
66.参照图11，对应步骤s11是以沉淀填充方式在第二沟槽31内设置柵极40。在设置柵极40的步骤中,柵极40在处理表面11上的部位去除方法包括化学机械研磨或/与回刻蚀;优选的,柵极40的材质包括导电多晶硅,含有掺杂离子。步骤s11的一种示例但不限于的工艺条件是：s111、多晶硅(poly)淀积于第二沟槽31内并形成于处理表面11上;s112、in
‑
stu方式掺杂和注入掺杂物，使多晶硅具有导电性，掺杂浓度介于10
18 ～ 10
21 ions/cm3,厚度介于1000～15000a;s113、以化学机械研磨(cmp)或/与回刻蚀(etch back)方式去除在处理表面11上多余的导电性多晶硅,以制得位于第二沟槽31内的柵极40。
67.参照图12，对应步骤s12是在漏极外延层10的处理表面11下以能量注入方式形成有源层30，有源层30的厚度与深度在第二沟槽31的第二深度能贯穿的范围内。在形成有源层30的步骤中,有源层30由漏极外延层10的处理表面11内化形成;有源层30包括位于底部的沟道层32、位于沟道层32上的电流平衡层33、位于电流平衡层33上的源极领域层34。步骤s12的一种示例但不限于的工艺条件是：s121、光刻界定沟道区;s122、注入b11含多次注入,形成p
‑
body区，注入能量20～800kev，注入剂量10
12
～10
14 ions/cm2，以形成有源层30。
68.参照图13，作为一个选置步骤s13，在有源层30中正极型注入,形成有源层30中上
层的领域层，以界定出有源层30下层的沟道层32的上边界与电流平衡层33的下边界。步骤s13的一种示例但不限于的工艺条件是：s131、光刻界定沟道区;s132、注入as或p含多次注入,形成n型电流平衡层，注入能量20～400kev，注入剂量10
13
～10
15 ions/cm2，以形成有源层30的电流平衡层33并界定出沟道层32。
69.参照图14，作为一个选置步骤s14，在有源层30的领域层中再正极型注入,形成源极领域层34，以界定出电流平衡层33的上边界与源极领域层34的下边界。步骤s14的一种示例但不限于的工艺条件是：s141、注入as或p含多次注入,形成n型源极层，注入能量20～100kev，注入剂量10
14
～10
16 ions/cm2，以形成有源层30的源极领域层34并界定出电流平衡层33。
70.参照图15，对应步骤s15是以沉淀覆盖方式在有源层30上与柵极40上形成内介电层50,使柵极40为嵌埋结构。步骤s15的一种示例但不限于的工艺条件是：淀积介质层具体为lto(低温氧化硅)或hto(高温氧化硅)加上bpsg(硼磷硅玻璃)或psg(磷硅玻璃)的组合，其中lto或hto的厚度介于500～3000a，bpsg或psg的厚度介于 2000～10000a。
71.参照图16，对应步骤s16是由内介电层50刻蚀形成对准第一沟槽13的第三沟槽51，第三沟槽51形成时，第一氧化隔离层91的顶部凸出于第三沟槽51的槽底，第三沟槽51的内壁没有绝缘处理，第三沟槽51的宽度与深度足以直接侧露有源层30的边缘及底露出源极延伸倒鳍20的顶部。在形成第三沟槽51的步骤中,优选的是第三沟槽51为扩大槽孔的结构,第三沟槽51的内壁与第二沟槽31的内壁保持间隔,第三沟槽51的宽度大于第一沟槽13的宽度,第三沟槽51的深度大于有源层30与内介电层50的厚度和。步骤s16的一种示例但不限于的工艺条件是：s161、光刻界定接触孔区,以预先定义第三沟槽51的宽度大于第一沟槽13的宽度且小于两个相邻第二沟槽31之间的间隙(spacing);s162、进行刻蚀,以形成第三沟槽51。
72.参照图17，对应步骤s17是以带角度的离子注入方式注入b11在漏极外延层10位于第一氧化隔离层91凸出部位与有源层30之间的区域形成轻掺杂区102，然后以淀积方式在轻掺杂区102顶部淀积势垒金属层103，势垒金属层103退火后在与轻掺杂区102的接触区形成肖特基势垒。步骤s17的一种示例但不限于的工艺条件是：带角度离子注入b11含多次注入, 注入能量20
‑
200kev，注入剂量109ꢀ‑
10
13
ions/cm2，以形成轻掺杂区102，淀积势垒金属层103的材质具体为ti或ni或mo或nipt。
73.参照图18，对应步骤s18是在形成肖特基势垒后以淀积方式形成阻障层104，阻障层104将内介电层50、有源层30、势垒金属层103、以及第一氧化隔离层91的凸出部位覆盖。步骤s18的一种示例但不限于的工艺条件是：淀积阻障层104的材质具体为ti或tin或w。
74.参照图19，对应步骤s19是在第三沟槽51内形成源极层60，以导通源极延伸倒鳍20，有源层30的反型层注入厚度方向定义场效晶体管的沟道长度。在形成源极层60的步骤中，源极层60还形成于阻障层104上，源极层60的材质为金属;在形成源极层60的步骤后，对源极层60退火处理，对漏极衬底1的背面12进行晶背减薄与晶背金属化。源极层60具体是金属材质,最终制得的场效晶体管的上方是源极接触垫,可由源极层60的上表面提供,场效晶体管的下方是漏极接触垫16,由背面12金属化形成,场效晶体管的结构即位于源漏极的金属垫之间。
75.方法实施例的基础原理为：利用源极延伸倒鳍20的预先制作,减少半导体制程中
在漏极外延层10的沟槽内填充源极延伸物的工艺难度，最终制得双倒鳍间半柵式场效晶体管。
76.本发明的实施例还提出一种半导体芯片装置，包括：如上任意技术方案可能组合的场效晶体管结构,或者,配合参阅图20使用的场效晶体管结构包括:位于处理表面11下的漏极外延层10、位于处理表面11上的源极层60以及嵌入于漏极外延层10内的源极延伸倒鳍20与柵极40;柵极40排列在源极延伸倒鳍20之间,柵极40两侧形成有成对由源极层60至漏极外延层10内部并联的对称型沟道;优选的,柵极40两侧的沟道上方还形成有成对由源极层60至漏极外延层10并联的对称型领域电阻;优选的,漏极外延层10在对应柵极40的底部部位形成栅下浮空反极型结80;优选的,漏极外延层10在对应源极延伸倒鳍20的底部部位形成屏蔽栅底部浮空反极型柱底结70。
77.实施例的基础原理为：位于处理表面11上的源极层60以及嵌埋于漏极外延层10的柵极40,建立以有源层30厚度方向定义的多个竖立并联沟道，电子流能均匀输出(或输入)在漏极衬底1的背面12。当半导体芯片装置安装在载板上即完成漏极接触连接,能节省一个电极位的连接操作，随着芯片越来越薄,不需要考虑芯片背面漏电流的问题。电子流由源极层60进行分流,在柵极40的电场效应下,沟道层32纵向导通,到达漏极衬底1的背面12,源极延伸倒鳍20能避免电子流在漏极外延层10内提前汇集,由源极层60与背面12之间为分流交错隔离柵的形态,以形成较均匀的电子流分布,特别适用于半导体功率器件的应用。另外，在源极和漏极之间引入了肖特基势垒，肖特基势垒相对于传统的pn结会有更低的正向压降（vfsd），且能够有效避免产生反向电荷（qrr），器件的损耗小且尖峰电压（vds）的尖峰值低，器件不易因过压而损坏。
78.图21绘示本发明第一变化实施例的场效晶体管结构,在横切柵极的局部结构下,晶体管包括底部的漏极外延层10、位于顶部的源极层60以及嵌入于漏极外延层10内的源极延伸倒鳍20与柵极40;柵极40排列在源极延伸倒鳍20之间,柵极20两侧形成有成对由源极层至漏极外延层内部并联的对称型沟道,位在图19中沟道层32在柵极40两侧沿着沟道层厚度方向的边缘处;在此变化示例中,柵极20两侧的沟道层32上方还形成有成对由源极层60至漏极外延层10并联的对称型领域电阻,位于电流平衡层33在柵极40两侧沿着电流平衡层厚度方向的边缘处;第一变化实施例与前述较佳实施例相比,省略栅下浮空反极型结80的制作。栅下浮空反极型结80的主要作用之一是减少柵极20底部的电子流击穿,得到uis(非钳位电感性开关)性能。栅下浮空反极型结80的省略可能会改变场效晶体管的一些电性能,但是基本的散热性能、soa提升、半导体制作工艺良率、器件的uis可靠性还能保持。在已经有足够柵氧可靠性的场合可以使用该架构,栅下浮空反极型结80的制作可以省略,以简化半导体工艺制程。
79.图22绘示本发明第二变化实施例的场效晶体管结构,在横切柵极的局部结构下,晶体管包括位于底部的漏极外延层10、位于顶部的源极层60以及嵌入于漏极外延层10内的源极延伸倒鳍20与柵极40;柵极40排列在源极延伸倒鳍20之间,柵极20两侧形成有成对由源极层至漏极外延层内部并联的对称型沟道,位在图20中沟道层32在柵极40两侧沿着沟道层厚度方向的边缘处;第二变化实施例与前述第一变化实施例相比,省略浮空反极型柱底结70的制作;与前述较佳实施例相比,省略浮空反极型柱底结70与栅下浮空反极型结80的制作。基本的散热性能、soa提升、半导体制作工艺良率、器件的uis可靠性还能保持。在已经
有足够屏蔽栅深度(源极延伸倒鳍20嵌入于漏极外延层10的深度)与柵氧可靠性的场合可以使用该架构,以简化半导体工艺制程。浮空反极型柱底结70在半导体工艺中的主要作用之一是减少第一沟槽13的刻蚀深度,热氧化时间与工艺温度也能减少,制程窗能较大,产率能提高,当半导体工艺的沟槽工艺能力更好及精准度更高时,浮空反极型柱底结70的制作可以省略。
80.图23绘示本发明第三变化实施例的场效晶体管结构,在横切柵极的局部结构下,晶体管包括底部的漏极外延层10、位于顶部的源极层60以及嵌入于漏极外延层10内的源极延伸倒鳍20与柵极40;柵极40排列在源极延伸倒鳍20之间,柵极20两侧形成有成对由源极层至漏极外延层内部并联的对称型沟道,位在图21中沟道层32在柵极40两侧沿着沟道层厚度方向的边缘处;第三变化实施例与前述第二变化实施例相比,省略电流平衡层33与氧化隔离叠加块93的制作,即有源层30仅包括沟道层32及源极领域层34或者/以及不需要制作氧化隔离叠加块93;与前述第一变化实施例相比,省略电流平衡层33、氧化隔离叠加块93与浮空反极型柱底结70的制作;与前述较佳实施例相比,省略电流平衡层33、氧化隔离叠加块93、浮空反极型柱底结70与栅下浮空反极型结80的制作。基本的散热性能、soa提升、半导体制作工艺良率、器件的uis可靠性还能保持。在已经有足够器件温升均匀度、足够屏蔽栅深度(源极延伸倒鳍20嵌入于漏极外延层10的深度)与柵氧可靠性的场合可以使用该架构,以简化半导体工艺制程。电流平衡层33的主要作用之一是：在柵极40两侧沿着层厚度方向的边缘处相当于在晶体管电路结构的等效电路中的源极引入一个电阻,以平衡并联下个别晶体管单元的电流大小,当各晶体管单元温升均匀时,电流平衡层33的制作可以省略。氧化隔离叠加块93的主要作用之一是：改善第一沟槽13底部氧化层过薄,避免对于体内场板电荷平衡器件在反向阻断时电场全部集中在屏蔽栅底部的问题,当第一沟槽13底部氧化层厚度与侧壁氧化层厚度接近(>80%)或者电场集中在屏蔽栅底部的要求不高时,氧化隔离叠加块93的制作可以省略。
81.以上较佳实施例与第一至第三变化例中浮空反极型柱底结70、栅下浮空反极型结80、氧化隔离叠加块93、电流平衡层33或有或无的组合变化中的任一种均在本发明专利保护范围以内。
82.本具体实施方式的实施例均作为方便理解或实施本发明技术方案的较佳实施例，并非依此限制本发明的保护范围，凡依本发明的结构、形状、原理所做的等效变化，均应被涵盖于本发明的请求保护范围内。