半导体结构及其形成方法与流程

1.本发明涉及半导体制造技术领域，尤其涉及一种半导体结构及其形成方法。


背景技术：

2.金属-氧化物-半导体场效应晶体管(mosfet)是现代集成电路中最重要的元件之一，mosfet的基本结构包括：半导体衬底；位于半导体衬底表面的栅极结构，所述栅极结构包括：位于半导体衬底表面的栅介质层以及位于栅介质层表面的栅电极层；位于栅极结构两侧半导体衬底中的源漏掺杂区。
3.随着半导体技术的进一步发展，栅极尺寸进一步缩，传统的鳍式场效应晶体管在夹断关态电流上存在限制，同时也在增大工作电流上也存在着限制。具体是由于传统的鳍式场效应晶体管只通过三面栅极来控制沟道，同时沟道区只有鳍部中靠近顶部表面和侧壁的区域，这对既不利于栅对沟道的控制，同时使得鳍部中用于作为沟道区的体积较小，对增大鳍式场效应晶体管的工作电流造成限制。因此，提出了一种(gate all around，gaa)结构的mosfet，这既使得栅极可以全方位控制沟道，进一步降低关态电流，也可以使得用于作为沟道区的体积增加，从而的增大了gaa结构mosfet的工作电流。
4.业界gaa形貌大体分两类是多层纳米线，或者多层纳米片，相同线宽尺寸下，多层纳米线可以有效降低晶体管关态电流，但是会降低晶体管的工作电流；多层纳米片既可以有效降低晶体管关态电流，也能有效的提升晶体管的工作电流，但是需要更宽的有源区，不利于芯片的微缩。同时多层gaa结构的制程仍存在诸多问题。


技术实现要素：

5.本发明解决的技术问题是提供一种半导体结构及其形成方法，能够有效的提升最终形成的半导体结构的性能，并且通过竖直纳米片减少有源区宽度，实现芯片尺寸的微缩。
6.为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供衬底，所述衬底包括基底以及位于所述基底上的鳍部，所述鳍部包括掩埋区、位于所述掩埋区上的牺牲区、以及位于所述牺牲区上的保留区，所述掩埋区、牺牲区和保留区的材料相同；对所述牺牲区进行改性处理形成牺牲层，所述牺牲层的材料与所述保留区的材料不同。
7.可选的，所述衬底的形成方法包括：提供初始衬底；在所述初始衬底上形成图形化层，所述图形化层暴露出部分所述初始衬底的顶部表面；以所述图形化层为掩膜刻蚀所述初始衬底，形成所述衬底。
8.可选的，所述图形化层包括：刻蚀停止层以及位于所述刻蚀停止层上的掩膜层。
9.可选的，在对所述牺牲区进行改性处理之前，还包括：在所述衬底上形成隔离材料膜，所述隔离材料模覆盖所述鳍部、以及位于所述鳍部顶部表面的图形化层；对所述隔离材料膜进行平坦化处理，直至暴露出所述刻蚀停止层为止，形成所述隔离材料层；回刻蚀所述隔离材料层，形成初始隔离层，所述初始隔离层覆盖所述掩埋区和所述牺牲区的侧壁。
10.可选的，对所述牺牲区进行改性处理形成牺牲层的方法包括：在所述保留区的侧
壁形成保护层；回刻蚀所述初始隔离层，形成隔离层，所述隔离层覆盖所述掩埋区的侧壁；在暴露出的所述牺牲区的侧壁形成半导体层，且所述半导体层内具有半导体离子；对所述半导体层进行退火处理，使得所述半导体离子扩散至所述牺牲区内形成牺牲层。
11.可选的，所述保护层的形成方法包括：在所述初始隔离层上和刻蚀停止层上、以及所述保留区的侧壁形成保护材料层；回刻蚀所述保护材料层直至暴露出所述刻蚀停止层和所述初始隔离层的顶部表面为止，形成所述保护层。
12.可选的，所述保护材料层的形成工艺包括原子层沉积工艺。
13.可选的，所述半导体层的形成方法包括：采用外延生长工艺在所述牺牲区的侧壁形成外延层；在所述外延层的形成过程中掺入所述半导体离子，形成所述半导体层。
14.可选的，所述半导体层的厚度为30埃～50埃。
15.可选的，所述半导体层的材料包括硅锗，所述半导体离子包括锗离子。
16.可选的，退火温度650摄氏度～750摄氏度；退火时间20分钟～40分钟。
17.可选的，所述牺牲层的材料包括硅锗。
18.可选的，所述保护层和所述刻蚀停止层的材料包括氮化硅。
19.可选的，在形成所述牺牲层之后，还包括：在所述衬底上形成横跨所述鳍部的伪栅结构，所述伪栅结构覆盖所述鳍部的部分侧壁与顶部表面；在所述伪栅结构两侧的鳍部内形成源漏掺杂层；在所述衬底上形成介质层，所述介质层覆盖所述伪栅结构的侧壁。
20.可选的，在形成所述介质层之后，还包括：去除所述伪栅结构，在所述介质层内形成栅极开口；去除所述栅极开口暴露出所述的牺牲层，在相邻的所述保留区和所述掩埋区之间形成栅极槽；在所述栅极开口和所述栅极槽内形成栅极结构，所述栅极结构包围所述保留区。
21.相应的，本发明的技术方案中还提供了一种半导体结构，包括：衬底，所述衬底包括基底以及位于所述基底上的鳍部，所述鳍部包括掩埋区以及位于所述掩埋区上的保留区，所述掩埋区和所述保留区之间具有栅极槽；位于所述衬底上的隔离层，所述隔离层覆盖所述掩埋区的侧壁，且所述隔离层的顶部表面低于所述保留区的顶部表面，所述隔离层的顶部表面与所述栅极槽的底部齐平；位于所述栅极槽两端的内侧墙；位于所述衬底上和所述栅极槽内的栅极结构，所述栅极结构包围所述保留区；位于所述栅极结构两侧鳍部内的源漏掺杂层，所述内侧墙的外侧面和所述保留区的外侧面与所述源漏掺杂层的外侧面共垂直面。
22.可选的，所述栅极结构包括：高k介质层、位于所述高k介质层上的功函数层、以及位于所述功函数层上的金属电极层。
23.与现有技术相比，本发明的技术方案具有以下优点：
24.本发明的技术方案的形成方法中，所述鳍部的掩埋区、牺牲区和保留区的材料相同，能够有效降低刻蚀形成的鳍部过程中的工艺难度，而且制作工艺简单，制程成本也较低。在形成所述鳍部之后，再对所述牺牲区进行改性处理形成牺牲层，且所述牺牲层的材料与所述保留区的材料不同，以保证后续刻蚀去除所述牺牲层的过程中，能够较小的损伤所述保留区，进而提升最终形成的半导体结构的性能。
附图说明
25.图1和图2是一种半导体结构的结构示意图；
26.图3至图21是本发明半导体结构形成方法实施例各步骤结构示意图。
具体实施方式
27.正如背景技术所述，多层gaa结构的制程仍存在诸多问题。以下将结合附图进行具体说明。
28.请参考图1，包括：提供衬底100；在所述衬底100上形成鳍部材料膜，所述鳍部材料膜包括若干层沿所述衬底100表面法线方向重叠的牺牲材料膜101、以及位于相邻两层牺牲材料膜101之间的沟道材料膜102，所述牺牲材料膜101与所述沟道材料膜102的材料不同。
29.请参考图2，在所述鳍部材料膜上形成图形化层103；以所述图形化层103为掩膜刻蚀所述鳍部材料膜，在所述衬底100上形成若干相互分立的鳍部，所述鳍部包括若干层沿所述衬底100表面法线方向重叠的牺牲层104、以及位于相邻两层所述牺牲层104之间的沟道层105。
30.在本实施例中，在以所述图形化层103为掩膜刻蚀所述鳍部材料膜的过程中，由于所述牺牲材料膜101与所述沟道材料膜102的材料不同，对应的刻蚀速率也不同，进而增大刻蚀所述鳍部材料膜的工艺难度。而且，所述鳍部材料膜为多层结构，在形成所述鳍部材料膜的过程中需要进行多次的沉积工艺，不但制作工艺复杂，而且制作成本也较高。
31.在此基础上，本发明提供一种半导体结构及其形成方法，所述鳍部的掩埋区、牺牲区和保留区的材料相同，能够有效降低刻蚀形成的鳍部过程中的工艺难度，而且制作工艺简单，制程成本也较低。在形成所述鳍部之后，再对所述牺牲区进行改性处理形成牺牲层，且所述牺牲层的材料与所述保留区的材料不同，以保证后续刻蚀去除所述牺牲层的过程中，能够较小的损伤所述保留区，进而提升最终形成的半导体结构的性能。
32.为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细地说明。
33.图3至图21是本发明实施例的一种半导体结构的形成过程的结构示意图。
34.请参考图3和图4，图3是半导体结构立体图，图4是图3中沿a-a线截面示意图，提供衬底，所述衬底包括基底200以及位于所述基底200上的鳍部，所述鳍部包括掩埋区201、位于所述掩埋区201上的牺牲区202、以及位于所述牺牲区202上的保留区203，所述掩埋区201、牺牲区202和保留区203的材料相同。
35.在本实施例中，所述衬底的形成方法包括：提供初始衬底(未图示)；在所述初始衬底上形成图形化层，所述图形化层暴露出部分所述初始衬底的顶部表面；以所述图形化层为掩膜刻蚀所述初始衬底，形成所述衬底。
36.在本实施例中，所述图形化层包括：刻蚀停止层204以及位于所述刻蚀停止层204上的掩膜层205。
37.在本实施例中，所述刻蚀停止层204的材料采用氮化硅。
38.在本实施例中，所述基底200的材料为硅；在其他实施例中，所述基底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟。
39.在本实施例中，所述鳍部的材料为硅；在其他实施例中，所述鳍部的材料还可以为
锗、锗化硅、碳化硅、砷化镓或镓化铟。
40.在本实施例中，所述鳍部的掩埋区201、牺牲区202和保留区203的材料相同，能够有效降低刻蚀形成的鳍部过程中的工艺难度，而且制作工艺简单，制程成本也较低。
41.请参考图5，图5与图4的视图方向一致，在所述衬底上形成隔离材料膜206，所述隔离材料模206覆盖所述鳍部、以及覆盖位于所述鳍部顶部表面的图形化层。
42.在本实施例中，所述隔离材料膜206用于后续形成隔离层，所述隔离层起到隔离相邻所述鳍部的作用，进而降低相邻鳍部发生漏电的问题。
43.所述隔离材料膜206的材料为绝缘材料。在本实施例中，所述隔离材料膜206的材料采用氧化硅。
44.请参考图6，对所述隔离材料膜206进行平坦化处理，直至暴露出所述刻蚀停止层204为止，形成所述隔离材料层207。
45.在本实施例中，对所述隔离材料膜206进行平坦化处理的工艺采用化学机械掩膜工艺。
46.在本实施例中，通过保留所述刻蚀停止层204的目的在于：在后续的刻蚀工艺中，通过所述刻蚀停止层204保护所述鳍部的顶部表面不被刻蚀损伤。
47.请参考图7，回刻蚀所述隔离材料层207，形成初始隔离层208，所述初始隔离层208覆盖所述掩埋区201和所述牺牲区202的侧壁。
48.在本实施例中，回刻蚀所述隔离材料层207的刻蚀工艺采用湿法刻蚀工艺；在其他实施例中，回刻蚀所述隔离材料层的刻蚀工艺还可以采用干法刻蚀工艺。
49.在形成所述初始隔离层207之后，还包括：对所述牺牲区202进行改性处理形成牺牲层，所述牺牲层的材料与所述保留区203的材料不同。具体过程请参考图8至图11。
50.请参考图8，在所述保留区203的侧壁形成保护层209。
51.在本实施例中，所述保护层209的形成方法包括：在所述初始隔离层208上和刻蚀停止层204上、以及所述保留区203的侧壁形成保护材料层(未图示)；回刻蚀所述保护材料层直至暴露出所述刻蚀停止层204和所述初始隔离层208的顶部表面为止，形成所述保护层209。
52.在本实施例中，所述保护材料层的形成工艺采用原子层沉积工艺。
53.在本实施例中，所述保护层209的材料采用氮化硅。
54.请参考图9，回刻蚀所述初始隔离层208，形成隔离层210，所述隔离层210覆盖所述掩埋区201的侧壁。
55.在本实施例中，所述鳍部的保留区203和掩埋区201分别被所述保护层209和所述隔离层210覆盖，因此保证在后续的改性处理中，仅对所述牺牲区202进行改性，降低对所述保留区203和所述掩埋区201的影响。
56.在本实施例中，回刻蚀所述初始隔离层208的刻蚀工艺采用湿法刻蚀工艺；在其他实施例中，回刻蚀所述初始隔离层的刻蚀工艺还可以采用干法刻蚀工艺。
57.请参考图10，在暴露出的所述牺牲区202的侧壁形成半导体层211，且所述半导体层211内具有半导体离子。
58.在本实施例中，所述半导体层211的形成方法包括：采用外延生长工艺在所述牺牲区202的侧壁形成外延层(未图示)；在所述外延层的形成过程中掺入所述半导体离子，形成
所述半导体层211。
59.在本实施例中，所述半导体层211的厚度为30埃～50埃，所述厚度方向为垂直于所述鳍部侧壁的方向。
60.在本实施例中，所述半导体层211的材料采用硅锗，所述半导体离子为锗离子。
61.请参考图11，对所述半导体层211进行退火处理，使得所述半导体离子扩散至所述牺牲区202内形成牺牲层212。
62.在本实施例中，所述退火处理的工艺参数包括：退火温度650摄氏度～750摄氏度；退火时间20分钟～40分钟。
63.在本实施例中，所述退火处理的作用在于：使得所述半导体离子在高温的作用下扩散至所述牺牲区202内，进而使得所述牺牲区202形成所述牺牲层212。
64.在本实施例中，所述牺牲层212的材料包括硅锗。
65.在本实施例中，形成所述牺牲层212的作用在于：通过所述牺牲层212和所述保留区203的材料不同，在后续的刻蚀工艺中，便于去除所述牺牲层212。使得所述保留区203作为最终的全环绕栅极晶体管(gate all around，gaa)的沟道区，能够使得沟道区的体积增加，进一步的增大所述全环绕栅极晶体管的工作电流。
66.请继续参考图11，在形成所述牺牲层212之后，还包括：去除所述保护层209和所述刻蚀停止层204。
67.请参考图12至图14，图12是半导体结构的俯视图，图13是图12中沿b-b线截面示意图，图14是图12中沿c-c线截面示意图，在形成所述牺牲层212之后，在所述衬底上形成横跨所述鳍部的伪栅结构213，所述伪栅结构213覆盖所述鳍部的部分侧壁与顶部表面。
68.在本实施例中，所述伪栅结构213包括：位于所述鳍部上的伪栅介质层、位于所述伪栅介质层上的伪栅层、以及位于所述伪栅层侧壁的侧墙(未标示)。
69.在本实施例中，所述伪栅层的材料采用多晶硅；在其他实施例中，所述伪栅层的材料还可以采用非晶硅。
70.所述侧墙的形成方法包括：在所述伪栅介质层顶部表面、所述伪栅层侧壁以及所述保护层侧壁与顶部表面形成侧墙材料层(未图示)；回刻蚀所述侧墙材料层，直至暴露出所述伪栅介质层顶部表面为止，形成所述侧墙。
71.所述侧墙材料层的形成工艺为化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺中的一种或多种组合。在本实施例中，所述侧墙材料层的形成工艺采用原子层沉积工艺。
72.所述侧墙的材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅。在本实施例中，所述侧墙的材料采用氮化硅。
73.在本实施例中，所述侧墙用于定义后续源漏掺杂层的位置。
74.请参考图15，图15和图14的视图方向一致，在所述伪栅结构213两侧的鳍部内形成源漏凹槽214。
75.在本实施例中，所述源漏凹槽214的形成方法包括：以所述伪栅结构213为掩膜刻蚀所述鳍部，在所述伪栅结构213两侧的鳍部内形成所述源漏凹槽214。
76.在本实施例中，所述源漏凹槽214作用为后续形成的所述源漏掺杂层提供空间。
77.请参考图16，刻蚀所述源漏凹槽214侧壁暴露出的部分所述牺牲层212，在所述保
留区203和所述掩埋区201之间形成鳍部凹槽215。
78.在本实施例中，所述鳍部凹槽的215作用是为后续形成的内侧墙提供空间。
79.请参考图17，在所述鳍部凹槽215内形成内侧墙216。
80.在本实施例中，所述内侧墙216的形成方法包括：在所述源漏凹槽215侧壁与底部表面、以及所述伪栅结构213侧壁与顶部表面形成第一初始内侧墙(未图示)；回刻蚀第一初始内侧墙，直至暴露出所述源漏凹槽215底部表面与所述伪栅结构213顶部表面为止，形成第二初始内侧墙(未图示)；回刻蚀所述第二初始内侧墙，直至暴露出所述保留区203的侧壁为止，形成所述内侧墙216。
81.在本实施例中，所述内侧墙216的材料采用氮化硅。
82.形成所述第一初始内侧墙的工艺包括物理气相沉积工艺、化学气相沉积工艺或原子层沉积工艺。在本实施例中，形成所述第一初始内侧墙的工艺采用原子层沉积工艺。
83.在本实施例中，通过所述内侧墙216能够有效的对后续形成的栅极结构和源漏掺杂层之间进行隔离，防止所述栅极结构和所述源漏掺杂层之间发生漏电问题。
84.请参考图18，在形成所述内侧墙216之后，在所述源漏凹槽214内形成源漏掺杂层217。
85.在本实施例中，所述源漏掺杂层217内具有源漏离子；所述源漏掺杂层217的形成工艺包括外延生长工艺；在所述源漏掺杂层217内掺杂源漏离子的工艺包括原位掺杂工艺。
86.当所述半导体结构为p型器件时，所述源漏掺杂层217的材料包括：硅、锗或硅锗；所述源漏离子为p型离子，所述源漏离子包括硼离子、bf
2-离子或铟离子；当所述半导体结构为n型器件时，所述源漏掺杂层217的材料包括：硅、砷化镓或铟镓砷；所述源漏离子为n型离子，所述源漏离子包括磷离子或砷离子。
87.在本实施例中，所述半导体结构为n型器件，所述源漏掺杂层217的材料采用硅，所述源漏离子采用磷离子。
88.请参考图19，在所述衬底上形成介质层218，所述介质层218覆盖所述伪栅结构的侧壁。
89.在本实施例中，所述介质层218的形成方法包括：在所述源漏掺杂层217与所述伪栅结构213上形成初始介质层(未图示)，所述初始介质层覆盖所述伪栅结构213的顶部表面和侧壁表面；平坦化所述初始介质层，直至暴露出伪栅结构213顶部为止，形成所述介质层218。
90.在本实施例中，所述介质层218的材料采用氧化硅。
91.请参考图20，去除所述伪栅结构213，在所述介质层218内形成栅极开口219。
92.在本实施例中，具体去除所述伪栅结构213的伪栅介质层和伪栅层。
93.请参考图21，去除所述栅极开口219暴露出所述的牺牲层212，在所述保留区203和所述掩埋区201之间形成栅极槽(未标示)；在所述栅极开口219和所述栅极槽内形成栅极结构220，所述栅极结构220包围所述保留区203。
94.在本实施例中，通过形成竖直纳米片的gaa结构，既可以有效降低晶体管关态电流，也能有效的提升晶体管的工作电流。同时竖直纳米片的gaa结构还能够减少有源区宽度，实现芯片尺寸的微缩。
95.在本实施例中，所述栅极结构220包括：高k介质层、功函数层以及金属电极层(未
标示)。
96.所述金属电极层的材料包括铜、钨、镍、铬、钛、钽和铝中的一种或多种组合。在本实施例中，所述金属电极层的材料采用钨。
97.相应的，本发明的实施例中还提供了一种半导体结构，请继续参考图21，包括：衬底，所述衬底包括基200以及位于所述基底200上的鳍部，所述鳍部包括掩埋区以及位于所述掩埋区201上的保留区203，所述掩埋区201和所述保留区203之间具有栅极槽(未标示)；位于所述衬底上的隔离层210，所述隔离层210覆盖所述掩埋区201的侧壁，且所述隔离层210的顶部表面低于所述保留区203的顶部表面，所述隔离层210的顶部表面与所述栅极槽的底部齐平；位于所述栅极槽两端的内侧墙216；位于所述衬底上和所述栅极槽内的栅极结构220，所述栅极结构220包围所述保留区203；位于所述栅极结构220两侧鳍部内的源漏掺杂层217，所述内侧墙216的外侧面和所述保留区203的外侧面与所述源漏掺杂层217的外侧面共垂直面。
98.在本实施例中，所述栅极结构220包括：高k介质层、位于所述高k介质层上的功函数层、以及位于所述功函数层上的金属电极层(未标示)。
99.虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。