具有复合接合焊垫的半导体元件的制作方法

1.本公开主张2020年9月9日申请的美国正式申请案第17/015,816号的优先权及益处，该美国正式申请案的内容以全文引用的方式并入本文中。
2.本公开涉及一种半导体元件。特别涉及一种具有复合接合焊垫的半导体元件。


背景技术：

3.对于许多现代应用，半导体元件是不可或缺的。随着电子科技的进步，半导体元件的尺寸变得越来越小，于此同时提供较佳的功能以及包含较大的集成电路数量。由于半导体元件的规格小型化，实现不同功能的半导体元件的不同形态与尺寸规模，整合(integrated)并封装(packaged)在一单一模块中。再者，许多制造步骤执行于各式不同形态的半导体元件的整合(integration)。
4.然而，半导体元件的制造以及整合涉及许多复杂的步骤及操作。半导体元件的制造以及整合复杂度的增加可能导致例如互连结构中的未对准(misalignment)的缺陷。因此，需要持续地改进半导体元件的结构以及工艺。
5.上文的“现有技术”说明仅是提供背景技术，并未承认上文的“现有技术”说明揭示本公开的标的，不构成本公开的现有技术，且上文的“现有技术”的任何说明均不应作为本公开的任一部分。


技术实现要素：

6.本公开的一实施例提供一种半导体元件，包括一第一介电层，设置一半导体基底上，一下金属插塞以及一阻挡层设置在该第一介电层中，该下金属插塞被该阻挡层所包围，一内硅化物部分，设置在该下金属插塞上，以及一外硅化物部分设置在该阻挡层上，该外硅化物部分的一最上顶面高于该内硅化物部分的一最上顶面。
7.在一实例中，该外硅化物部分包围并且直接接触该内硅化物部分，且该内硅化物部分以及该外硅化物部分包含不同材料。在一实施例中，该内硅化物部分直接接触该下金属插塞的一下金属插塞顶面，外硅化物部分直接接触该阻挡层的一阻挡层顶面，并且该下金属插塞顶面与该阻挡层顶面实质上共面。在一实施例中，该下金属插塞顶面以及该阻挡层顶面高于该第一介电层的一第一介电层顶面。
8.在一实施例中，该阻挡层具有从该第一介电层顶面突出的一上侧壁，并且该外硅化物部分直接接触该阻挡层的该上侧壁以及该第一介电层顶面。在一实施例中，半导体元件还包括设置在该第一介电层上的一第二介电层，以及设置在该第二介电层中并且在该下金属插塞上的一上金属插塞，其中该上金属插塞直接接触该内硅化物部分以及该外硅化物部分。在一实例中，该第一上金属插塞的一侧壁被该外硅化物部分所部分覆盖。
9.本公开的另一实施例提供一种半导体元件。该半导体元件包括一第一介电层，设置一半导体基底上。该半导体元件还包括一第一下金属插塞以及贯穿该第一介电层并且在一单元区中的一阻挡层。该下金属插塞是由阻挡层而隔开该第一介电层。该半导体元件还
包括一第二下金属插塞以及贯穿该第一介电层并且在一外围电路区中的一介电柱。该介电柱是通过该第二下金属插塞而隔开该第一介电层。另外，该半导体元件包括设置在该第一介电层上并且在该单元区中的一内硅化物部分以及一外硅化物部分。该内硅化物部分直接接触该第一下金属插塞，该外硅化物部分直接接触该阻挡层，以及该外硅化物部分的一外硅化物部分顶面高于该内硅化物部分的一内硅化物部分顶面。
10.在一实施例中，该阻挡层的材料包含钛材料，以及该外硅化物部分的材料包含钛硅化物。在一实例中，该第一下金属插塞以及该阻挡层是由该第一介电层的一顶面突出，以及该阻挡层的一上侧壁是被该外硅化物部分所覆盖。
11.在一个实施例中，该半导体元还包括设置在该内硅化物部分以及该外硅化物部分上的一第一上金属插塞，其中该内硅化物部分顶面直接接触该第一上金属插塞的一第一上金属插塞底面，以及该外硅化物部分顶面直接接触该第一上金属插塞的一侧壁。另外，该半导体元件包括一第二上金属插塞，设置在该第二下金属插塞上以及该介电柱上。在一实例中，该介电柱是通过该第二下金属插塞而隔开该半导体基底。在一实例中，该介电柱是直接接触该半导体基底。
12.在本公开中已提供一种半导体元件的多个实施例。在一些实施例中，该半导体元件包括一下金属插塞以及设置在该半导体基底上的一阻挡层，其中该下金属插塞被该阻挡层所包围。该半导体元件还包括设置在该下金属插塞上的一内硅化物部分以及设置在该阻挡层上的一外硅化物部分。该内硅化物部分以及该外硅化物部分构成一复合接合焊垫，是以增加一上金属插塞在接合时的接合面积。因此，可以降低接触电阻，以及防止并且减少下金属插塞与上金属插塞之间未对准的问题。因此，是可以提高整体元件性能，以及提高半导体元件的良率。
13.上文已相当广泛地概述本公开的技术特征及优点，从而使下文的本公开详细描述得以获得较佳了解。构成本公开的权利要求标的的其它技术特征及优点将描述于下文。本公开所属技术领域中技术人员应了解，可相当容易地利用下文公开的概念与特定实施例可作为修改或设计其它结构或工艺而实现与本公开相同的目的。本公开所属技术领域中技术人员亦应了解，这类等效建构无法脱离后附的权利要求所界定的本公开的精神和范围。
附图说明
14.参阅实施方式与权利要求合并考量附图时，可得以更全面了解本公开的公开内容，附图中相同的元件符号是指相同的元件。
15.图1例示本公开一些实施例的一种半导体元件的剖视示意图。
16.图2例示本公开一些实施例的一种修改的半导体元件的剖视示意图。
17.图3例示本公开一些实施例的形成一种半导体元件的流程示意图。
18.图4例示本公开一些实施例的在该半导体元件的形成期间部分地去除一第一介电层以在单元区中形成一开口的中间阶段的剖视示意图。
19.图5例示本公开一些实施例的在该半导体元件的形成期间在单元区的该开口中形成一阻挡材料以及一金属材料的中间阶段的剖视示意图。
20.图6例示本公开一些实施例的在该半导体元件的形成期间在单元区的该开口中形成该阻挡层以及该下金属插塞的中间阶段的剖视示意图。
21.图7例示本公开一些实施例的在该半导体元件的形成期间部分地去除该第一介电层的中间阶段的剖视示意图。
22.图8例示本公开一些实施例的在该半导体元件的形成期间沉积一硅层的中间阶段的剖视示意图。
23.图9例示本公开一些实施例的在该半导体元件的形成期间形成一内硅化物部分以及一外硅化物部分的中间阶段的剖视示意图。
24.图10例示本公开一些实施例的在该半导体元件的形成期间部分地去除该第一介电层以在外围电路区中形成一开口的中间阶段的剖视示意图。
25.图11例示本公开一些实施例的在该半导体元件的形成期间形成衬在外围电路区的该开口的一金属材料的中间阶段的剖视示意图。
26.图12例示本公开一些实施例的在该半导体元件的形成期间用介电材料填充外围电路区的该开口的中间阶段的剖视示意图。
27.图13例示本公开一些实施例的在该半导体元件的形成期间在外围电路区的该开口中形成一下金属插塞以及一介电柱的中间阶段的剖视示意图。
28.图14例示本公开一些实施例的在该半导体元件的形成期间在外围电路区的该开口中形成一下金属插塞以及一介电柱的中间阶段的顶视示意图。图13为沿图14中的剖线i-i’的剖视示意图。
29.图15例示本公开一些实施例的在该半导体元件的形成期间在单元区的该下金属插塞上形成一开口的中间阶段的剖视示意图。
30.图16例示本公开一些实施例的在该半导体元件的形成期间在单元区的该下金属插塞上形成一上金属插塞的中间阶段的剖视示意图。
31.图17例示本公开一些实施例的在该半导体元件的形成期间在外围电路区的该下金属插塞上形成一开口的中间阶段的剖视示意图。
32.图18例示本公开一些实施例的在一种修改的半导体元件的形成期间部分地去除外围电路区的开口中的一金属材料的中间阶段的剖视示意图。
33.图19例示本公开一些实施例的在该修改的半导体元件的形成期间用一介电材料填充外围电路区的开口的中间阶段的剖视图。
34.图20例示本公开一些实施例的在该修改的半导体元件的形成期间在外围电路区的开口中形成一下金属插塞以及一介电柱的中间阶段的剖视示意图。
35.图21例示本公开一些实施例的包括存储胞阵列的例示性集成电路的部分示意图。
36.附图标记说明：
37.10：制备方法
38.30：存储胞
39.31：场效应晶体管(fet)
40.33：电容器
41.35：漏极
42.37：源极
43.39：栅极
44.100：半导体元件
45.101：半导体基底
46.101t：顶面
47.103：第一介电层
48.103t1：顶面
49.103t2：顶面
50.163s：侧壁
51.105：图案化遮罩
52.113：阻挡材料
53.115：金属材料
54.117：阻挡层
55.117s：上侧壁
56.117t：顶面
57.119：下金属插塞
58.119t：顶面
59.119t：顶面
60.121：硅层
61.123：外硅化物部分
62.123t：顶面
63.125：内硅化物部分
64.125t：顶面
65.133：图案化遮罩
66.140：开口
67.143：金属材料
68.145：介电材料
69.147：下金属插塞
70.147t：顶面
71.149：介电柱
72.149t：顶面
73.151：第二介电层
74.153：图案化遮罩
75.160：开口
76.163：上金属插塞
77.163s：侧壁
78.165：图案化遮罩
79.170：开口
80.173：上金属插塞
81.200：修改的半导体元件
82.243：金属间隙子
83.245：介电材料
84.247：下金属插塞
85.247t：顶面
86.249：介电柱
87.249t：顶面
88.1000：存储器元件
89.a：单元区
90.b：外围电路区
91.bl：位线
92.s11：步骤
93.s13：步骤
94.s15：步骤
95.s17：步骤
96.s19：步骤
97.s21：步骤
98.s23：步骤
99.wl：字线
具体实施方式
100.本公开的以下说明伴随并入且组成说明书的一部分的附图，说明本公开的实施例，然而本公开并不受限于该实施例。此外，以下的实施例可适当整合以下实施例以完成另一实施例。
[0101]“一实施例”、“实施例”、“例示实施例”、“其他实施例”、“另一实施例”等是指本公开所描述的实施例可包括特定特征、结构或是特性，然而并非每一实施例必须包括该特定特征、结构或是特性。再者，重复使用“在实施例中”一语并非必须指相同实施例，然而可为相同实施例。
[0102]
为了使得本公开可被完全理解，以下说明提供详细的步骤与结构。显然，本公开的实施不会限制该技艺中的技术人士已知的特定细节。此外，已知的结构与步骤不再详述，以免不必要地限制本公开。本公开的优选实施例详述如下。然而，除了详细说明之外，本公开亦可广泛实施于其他实施例中。本公开的范围不限于详细说明的内容，而是由权利要求定义。
[0103]
应当理解，以下公开内容提供用于实作本发明的不同特征的诸多不同的实施例或实例。以下阐述组件及排列形式的具体实施例或实例以简化本公开内容。当然，该些仅为实例且不旨在进行限制。举例而言，元件的尺寸并非仅限于所公开范围或值，而是可相依于工艺条件及/或装置的所期望性质。此外，以下说明中将第一特征形成于第二特征“之上”或第二特征“上”可包括其中第一特征及第二特征被形成为直接接触的实施例，且亦可包括其中第一特征与第二特征之间可形成有附加特征、进而使得所述第一特征与所述第二特征可能不直接接触的实施例。为简洁及清晰起见，可按不同比例任意绘制各种特征。在附图中，为简化起见，可省略一些层/特征。
[0104]
此外，为易于说明，本文中可能使用例如“之下(beneath)”、“下面(below)”、“下部
的(lower)”、“上方(above)”、“上部的(upper)”等空间相对关系用语来阐述图中所示的一个元件或特征与另一(其他)元件或特征的关系。所述空间相对关系用语旨在除图中所示出的取向外亦囊括元件在使用或操作中的不同取向。所述装置可具有其他取向(旋转90度或处于其他取向)且本文中所用的空间相对关系描述语可同样相应地进行解释。
[0105]
图1例示本公开一些实施例的一种半导体元件100的剖视示意图。如图1所示，半导体元件100包括半导体基底101，设置在半导体元件100上的第一介电层103，设置在第一介电层103上的图案化遮罩133，以及设置在图案化遮罩133上的第二介电层151。
[0106]
在一些实施例中，一隔离结构(未示出)设置在半导体基底101中，以及主动区(未示出)是由该隔离结构所定义。每个主动区可以包括源极/漏极区。在一些实施例中，半导体元件100包括单元区a以及邻近单元区a的外围电路区b。单元区a在此也称为图案密集区，以及外围电路区b也称为图案松散区。
[0107]
在单元区a中，半导体元件100包括阻挡层117以及设置在第一介电层103中的下金属插塞119(也称为第一下金属插塞)。在一些实施例中，阻挡层117以及下金属插塞119贯穿第一介电层103。在一些实施例中，阻挡层117以及下金属插塞119是由第一介电层103突出。具体地，阻挡层117的上部以及下金属插塞119的上部经设置在图案化遮罩133中。此外，在一些实施例中，阻挡层117包围下金属插塞119。具体地，下金属插塞119是由阻挡层117而隔开第一介电层103。
[0108]
半导体元件100还包括设置在图案化遮罩133中的内硅化物部分125以及外硅化物部分123。在一些实施例中，内硅化物部分125设置在下金属插塞119上，以及外硅化物部分123设置在阻挡层117上。应当理解，依据一些实施例，外硅化物部分123的顶面123t高于内硅化物部分125的顶面125t。在一些实施例中，外硅化物部分123的顶面123t是外硅化物部分123的顶面，内硅化物部分125的顶面125t是内硅化物部分125的顶面。
[0109]
在单元区a中，半导体元件100还包括设置在第二介电层151中的上金属插塞163(也称为第一上金属插塞)。在一些实施例中，上金属插塞163是直接接触内硅化物部分125以及外硅化物部分123。应当理解，依据一些实施例，上金属插塞163的侧壁163s被外硅化物部分123部分地覆盖。在一些实施例中，上金属插塞163是通过内硅化物部分125以及外硅化物部分123电连接下金属插塞119。
[0110]
在外围电路区b中，半导体元件100包括设置在第一介电层103以及图案化遮罩133中的下金属插塞147(也称为第二下金属插塞)以及介电柱149。在一些实施例中，介电柱149被下金属插塞147所包围。具体地，介电柱149是通过下金属插塞147而隔开第一介电层103。
[0111]
半导体元件100还包括设置在外围电路区b中的上金属插塞173(也称为第二上金属插塞)。在一些实施例中，上金属插塞173设置在第二介电层151中。在一些实施例中，上金属插塞173是直接接触下金属插塞147以及介电柱149。此外，依据一些实施例，上金属插塞173电连接到下金属插塞147。
[0112]
内硅化物部分125以及外硅化物部分123可以构成半导体元件100的单元区a中的一复合接合焊垫。在一些实施例中，半导体元件100是一动态随机存取存储器(dram)，以及该复合接合焊垫做为dram的位线(bl)的接合焊垫或存储节点的接合焊垫。由于复合接合焊垫增加上金属插塞163的接合面积，因此可以降低接触电阻，以及防止并且减少下金属插塞119以及上金属插塞163之间未对准的问题。因此，是可以提高整体元件性能，以及提高半导
体元件的良率。
[0113]
图2例示本公开一些实施例的一种修改的半导体元件200的剖视示意图，其为半导体元件100的替代的实施例。出于一致性与清晰性的原因，在图1以及图2中出现的相似部件将被标记为相同标志。
[0114]
类似于半导体元件100，修改后的半导体元件200包括单元区a以及外围电路区b。不同之处在于修改后的半导体元件200的外围电路区b中的介电柱249直接接触半导体基底101。换言之，代替形成杯状的金属结构(例如图1的下金属插塞147)，在修改的半导体元件200中形成一间隙子状的金属结构(例如下金属插塞247)。
[0115]
类似于半导体元件100，修改的半导体元件200的内部硅化物部分125以及外部硅化物部分123可以构成单元区a中的复合接合焊垫。在一些实施例中，修改的半导体元件200是一动态随机存取存储器(dram)，以及该复合接合焊垫做为dram的位线(bl)的接合焊垫或存储节点的接合焊垫。
[0116]
图3例示本公开一些实施例的一种半导体元件(包括半导体元件100以及修改的半导体元件200)的制备方法10的流程示意图，并且制备方法10包括步骤s11，s13，s15，s17，s19，s21，以及s23。图3中的步骤s11到s23结合以下各图详细说明。
[0117]
图4到图13以及图15到图17例示本公开一些实施例的形成半导体元件100的一中间阶段的剖视示意图，以及图14例示本公开一些实施例的形成半导体元件100的一中间阶段的顶视示意图。如图4所示，提供半导体基底101。半导体基底101可以例如是硅晶圆的半导体晶圆。
[0118]
此外或另外，半导体基底101可以包括是元素半导体材料，化合物半导体材料，及/或合金半导体材料。元素半导体材料可以例如包括是但不限于晶体硅，多晶硅，非晶硅，锗，及/或金刚石。化合物半导体材料可以例如包括是但不限于碳化硅，砷化镓，磷化镓，磷化铟，砷化铟，及/或锑化铟。合金半导体材料可以例如包括是但不限于锗化硅，磷砷化镓，砷化铟铝，砷化铝镓，砷化铟镓，磷化铟镓及/或磷砷化铟镓。
[0119]
在一些实施例中，半导体基底101包括外延层。举例来说，半导体基底101具有覆盖块状(bulk)半导体的一外延层。在一些实施例中，半导体基底101是一绝缘体上覆半导体基底，其可以具有一基底、一埋入式氧化物层以及一半导体层，该埋入式氧化物层是位在该基底上，该半导体层是位在该埋入式氧化物层上，而该绝缘体上覆半导体基底是例如一绝缘体上覆硅(soi)基底、一绝缘体上覆硅锗(sgoi)基底，或绝缘体上覆锗(goi)基底。绝缘体上覆半导体基底可使用植氧分离(separation by implantation of oxygen，simox)技术，晶圆接合(wafer bonding)，及或其他适用的方法进行制造。
[0120]
仍请参考图4，依据一些实施例，第一介电层103形成在半导体基底101上，以及图案化遮罩105形成在第一介电层103上。对应的步骤是示出在如图3所示的制备方法10中的步骤s11。在一些实施例中，第一介电层103包含氧化硅，氮化硅，氮氧化硅，或其他适用的介电材料。此外，第一介电层103的制作技术可以是化学气相沉积(cvd)工艺，物理气相沉积(pvd)工艺，原子层沉积(ald)工艺，旋涂工艺，或其他适用的工艺。
[0121]
在一些实施例中，以图案化遮罩105为遮罩蚀刻第一介电层103，以在单元区a中形成贯穿第一介电层103的开口110。换言之，单元区a中的半导体基底101的部分顶面101t被开口110所曝露。开口110可以是一湿蚀刻工艺，一干蚀刻工艺，或其组合工艺所形成。如上
所述，隔离结构以及源极/漏极区可以是在半导体基底101中形成。在此情况下，源极/漏极区中的一个可以被开口110所曝露。
[0122]
接着，如图5例示，依据一些实施例，在开口110内形成阻挡材料113，以及在阻挡材料113上形成金属材料115并且填充开口110的剩余部分。在一些实施例中，阻挡材料113形成以覆盖开口110所曝露的部分半导体基底101的顶面101t，开口110的侧壁，以及图案化遮罩105的顶面(若图案化遮罩105在开口110形成之后去除，阻挡材料113可以形成以覆盖第一介电层103的顶面)。
[0123]
在一些实施例中，阻挡材料113包含钛材料，例如钛(ti)，或氮化钛(tin)。然而，可以替代地使用其他材料，例如钽(ta)，氮化钽(tan)，钴钨(cow)，或其组合。此外，阻挡材料113可以是一cvd工艺，一pvd工艺，一ald工艺，一金属有机化学气相沉积(mocvd)工艺，一溅镀工艺，一电镀工艺，或其他适用工艺所形成。
[0124]
在一些实施例中，金属材料115包含钨(w)，铝(al)，铜(cu)，钛(ti)，钽(ta)，其组合物，或其他适用的金属材料。此外，金属材料115制作技术可以是cvd工艺，pvd工艺，ald工艺，mocvd工艺，溅镀工艺，电镀工艺，或其他适用的工艺。在一些实施例中，阻挡材料113以及金属材料115包含不同的材料。
[0125]
随后，如本公开图6例示的一些实施例，对金属材料115以及阻挡材料113执行一平坦化工艺，以在单元区a的开口110(参见图4)中形成下金属插塞119以及阻挡层117。对应的步骤是示出在如图3所示的制备方法10中的步骤s13。该平坦化工艺可以包括是一化学机械平坦化(cmp)工艺，其去除图案化遮罩105以及第一介电层103上的阻挡材料113以及金属材料115的多余部分。
[0126]
在一些实施例中，阻挡层117覆盖下金属插塞119的侧壁以及底面。在一些实施例中，下金属插塞119的顶面119t，阻挡层117的顶面117t及第一介电层103的顶面103t1实质上彼此共面。在本公开的上下文中，词语“实质上”是指优选地至少90％，更优选地95％，甚至更优选地98％，以及最优选地99％。
[0127]
接着，如图7例示，依据一些实施例，部分去除第一介电层103以曝露阻挡层117的上侧壁117s。对应的步骤是示出在如图3所示的制备方法10中的步骤s15。在一些实施例中，部分去除第一介电层103以形成图7中降低的顶面103t2。在一些实施例中，阻挡层117的顶面117t以及下金属插塞119的顶面119t高于第一介电层103的顶面103t2。
[0128]
在一些实施例中，是通过一回蚀工艺以部分去除第一介电层103。在一些实施例中，第一介电层103是通过一平坦化工艺例如cmp工艺而部分地去除。在一些实施例中，在部分去除第一介电层103之后，阻挡层117以及下金属插塞119由第一介电层103突出。在一些实施例中，在部分去除第一介电层103之后，阻挡层117的顶面117t以及下金属插塞119的顶面119t仍然实质上共面。
[0129]
在部分去除第一介电层103之后，如图8例示，依据一些实施例，硅层121共形地沉积在第一介电层103上，阻挡层117上，以及下金属插塞119上并且与其直接接触。对应的步骤是示出在如图3所示的制备方法10中的步骤s17。在一些实施例中，第一介电层103的顶面103t2，阻挡层117的上侧壁117s，以及顶面117t及下金属插塞119的顶面119t被硅层121所覆盖。在一些实施例中，硅层121是一cvd工艺，一pvd工艺，一ald工艺，一旋涂工艺，或其他适用的工艺所形成。
[0130]
在沉积硅层121之后，如图9例示，依据一些实施例，执行一自对准硅化物(salicide)工艺以在下金属插塞119上形成内硅化物部分125以及在阻挡层117上形成外硅化物部分123。对应的步骤是示出在如图3所示的制备方法10中的步骤s19。
[0131]
在本实施例中，自对准硅化物工艺的执行是在任何曝露的金属基面上生长硅化物。更详细地，在例示的实施例中，内硅化物部分125以及外硅化物部分123是阻挡层117以及下金属插塞119与硅层121反应，退火，以及蚀刻之后以去除未反应的部分所形成。参考图8以及图9，依据一些实施例，内硅化物部分125生长在下金属插塞119的顶面119t上，以及外硅化物部分123生长在阻挡层117的顶面117t以及上侧壁117s上。
[0132]
此外，阻挡层117以及下金属插塞119的材料被选择为使得阻挡层117表现出比下金属插塞119更大的硅化率。因此，外硅化物部分123比内硅化物部分125生长得更快。在一些实施例中，在自对准硅化物工艺之后，外硅化物部分123的顶面123t大于内硅化物部分125的顶面125t。在一些实施例中，阻挡材料113包含钛材料，外硅化物部分123包含钛硅化物。
[0133]
在一些实施例中，内硅化物部分125被外硅化物部分123所包围，以及凹陷130形成在内硅化物部分125上并且被外硅化物部分123所包围。此外，依据一些实施例，外硅化物部分123直接接触第一介电层103的顶面103t2。由于内硅化物部分125以及外硅化物部分123是由自对准硅化物(salicide)工艺所形成，因此可以降低相关成本。
[0134]
接着，如图10例示，依据一些实施例，在第一介电层103上形成图案化遮罩133，并且图案化遮罩133覆盖内硅化物部125以及外硅化物部123。在一些实施例中，以图案化遮罩133为遮罩蚀刻第一介电层103，形成贯穿外围电路区b中的第一介电层103的开口140。换言之，外围电路区b中的半导体基底101的顶面101t的一部分被开口140所曝露。开口140可以是通过一湿蚀刻工艺，一干蚀刻工艺，或其组合工艺所形成。
[0135]
随后，如图11例示，依据一些实施例，形成衬在开口140内的金属材料143。在一些实施例中，金属材料143形成以覆盖半导体基底101的顶面101t被开口140所曝露的部分，开口140的侧壁以及图案化遮罩133的顶面。在一些实施例中，金属材料143包含钨(w)，铝(al)，铜(cu)，钛(ti)，钽(ta)，其组合，或其他适用的金属材料。此外，金属材料143可以是一cvd工艺，一pvd工艺，一ald工艺，一mocvd工艺，一溅镀工艺，或其他适用工艺所形成。
[0136]
然后，如图12例示，依据一些实施例，在金属材料143上形成介电材料145并且填充开口140的剩余部分。在一些实施例中，介电材料145包含氧化硅，氮化硅，氮氧化硅，或其他适用的介电材料。此外，介电材料145的制作技术可以是cvd工艺，pvd工艺，ald工艺，旋涂工艺，或其他适用的工艺。
[0137]
在形成介电材料145之后，如图13以及图14例示，依据一些实施例，对介电材料145以及金属材料143进行一平坦化工艺，以在外围电路区的开口140(参见图10)中形成下金属插塞147以及介电柱149。13and 14in accordance with some embodiments.图13为沿着图14的剖线i-i’的剖视示意图。如图14例示，依据一些实施例，由顶视图看，下金属插塞147以及介电柱149是环形。对应的步骤是示出在如图3所示的制备方法10中的步骤s21。
[0138]
在一些实施例中，执行该平坦化工艺直到曝露单元区a中的外硅化物部分123。该平坦化工艺可以包括是一cmp工艺，其去除外硅化物部分123上的介电材料145，金属材料143以及图案化遮罩133的多余部分。在一些实施例中，外部硅化物部分123可以被轻微蚀
刻。此情况下，外硅化物部分123的最上顶面仍然高于内硅化物部分125的顶面125t，而且部分图案化遮罩133保留在内硅化物部分125上。
[0139]
在一些实施例中，在外围电路区b中，下金属插塞147覆盖介电柱149的侧壁以及底面。意即，下金属插塞147是填充有介电柱149的杯状金属结构。在一些实施例中，下金属插塞147的顶面147t以及介电柱149的顶面149t实质上共面。
[0140]
接着，如图15例示，依据一些实施例，在图案化遮罩133的剩余部分上形成第二介电层151，以及在第二介电层151上形成另一图案化遮罩153。在一些实施例中，以图案化遮罩153为遮罩刻蚀第二介电层151，以在单元区a中形成贯穿第二介电层151的开口160。
[0141]
在一些实施例中，内部硅化物部分125上的图案化遮罩133的部分被去除，使得内部硅化物部分125的顶面125t被开口160所曝露。此外，在形成开口160的该蚀刻工艺期间可以是轻蚀刻外硅化物部分123。开口160可以是一湿蚀刻工艺，一干蚀刻工艺，或其组合工艺所形成。在形成开口160之后，可以去除图案化遮罩153。
[0142]
随后，如图16例示，依据一些实施例，在单元区a的开口160(见图15)中形成上金属插塞163而且直接接触内硅化物部分125以及外硅化物部分123。在一些实施例中，上金属插塞163包含钨(w)，铝(al)，铜(cu)，钛(ti)，钽(ta)，其组合物，或其他适用的金属材料。上金属插塞163的形成可以包括是一沉积工艺以及一平坦化工艺。该沉积工艺可以是一cvd工艺，一pvd工艺，一ald工艺，一mocvd工艺，一溅镀工艺，一电镀工艺，或其他适用的工艺。该平坦化工艺可以包括是一cmp工艺。
[0143]
在形成上金属插塞163之后，如图17例示，依据一些实施例，在第二介电层151上形成图案化遮罩165。在一些实施例中，以图案化遮罩165为遮罩蚀刻第二介电层151，形成贯穿外围电路区b中的第二介电层151的开口170。在一些实施例中，介电柱149的顶面149t以及下金属插塞147的顶面147t被开口170所曝露。开口170可以是一湿蚀刻工艺，一干蚀刻工艺，或其组合工艺所形成。在形成开口170之后，可以去除图案化遮罩165。
[0144]
然后，请返回参考图1，依据一些实施例，上金属插塞173在外围电路区b的开口170(参见图17)中形成，并且直接接触介电柱149以及下金属插塞147。形成外围电路区b的上金属插塞173的一些材料以及工艺是类似于或相同于形成单元区a的上金属插塞163的材料以及工艺，其细节在此不再详述。对应的步骤是示出在如图3所示的制备方法10中的步骤s23。
[0145]
在其他一些实施例中，单元区a的上金属插塞163以及外围电路区b的上金属插塞173是同时形成。在上金属插塞163以及173形成之后，得到半导体元件100。
[0146]
图18到图20例示本公开一些实施例的形成修改的半导体元件200的一中间阶段的剖视示意图。在形成金属材料143之后(即继图11的步骤之后)，如图18例示，依据一些实施例，在金属材料143上执行一蚀刻工艺以曝露出半导体基底101的部分顶面101t。在一些实施例中，在金属材料143执行一非等向性蚀刻工艺以在所有位置垂直去除等量的金属材料143，在开口140的侧壁上留下金属间隙子243(即金属材料143的垂直部分)。在一些实施例中，该蚀刻工艺是一干蚀刻工艺。
[0147]
接着，如图19例示，依据一些实施例，在图案化遮罩133以及金属间隙壁243上形成介电材料245，而且以介电材料245填充开口140的剩余部分。形成介电材料245的一些材料以及工艺类似于或相同于图12的形成介电材料145的材料以及工艺，其细节在此不再详述。
[0148]
在形成介电材料245之后，如图20例示，依据一些实施例，对介电材料245以及金属
间隙子243进行一平坦化工艺，以在外围电路区的开口140(参见图18)中形成下金属插塞247以及介电柱249b。在一些实施例中，执行该平坦化工艺直到曝露单元区a的外硅化物部分123。该平坦化工艺可以包括是一cmp工艺，其去除外硅化物部分123上的介电材料245以及金属材料143及图案化遮罩133的多余部分。在该平坦化工艺之后，下金属插塞247是一间隙子形状。
[0149]
在一些实施例中，在外围电路区b中，下金属插塞247覆盖介电柱249的侧壁，以及介电柱249的底面直接接触半导体基底101。在一些实施例中，下金属插塞247的顶面247t以及介电柱249的顶面249t实质上共面。
[0150]
接着，请返回到图2，在图20例示的结构上形成第二介电层151，以及上金属插塞163以及173形成在第二介电层151中。用于形成修改的半导体元件200的第二介电层151，上金属插塞163及173的一些材料以及工艺是类似于或相同于用于形成半导体元件100的第二介电层151，上金属插塞163及173的材料以及工艺，其细节在此不再详述。在上金属插塞163以及上金属插塞173形成之后，得到修改的半导体元件200。
[0151]
图21例示本公开一些实施例的包括存储胞30阵列的例示性集成电路(例如存储器元件1000)的部分示意图。在一些实施例中，存储设备1000包括一dram。在一些实施例中，存储设备1000包括多个存储胞30，该多个存储胞30是以网络图案布置而且包括多个行(row)以及列(column)。存储胞30的数量可以依据系统的要求以及制备的技术而变化。
[0152]
在一些实施例中，每个存储胞30包括一存取元件以及一存储元件。该存取设备经配置以提供对该存储设备的存取控制。特别地，依据一些实施例，存取装置是一场效应晶体管(fet)31以及存储装置是一电容器33。在每个存储胞30中，fet31包括漏极35以及源极37及栅极39。电容器33的一端电连接到fet31的源极37，而电容器33的另一端可电连接到地。此外，在每个存储胞30中，fet31的栅极39电连接到字线wl，而fet31的漏极35电连接到位线bl。
[0153]
上述提到的fet31是源极37端电连接电容器33，以及是漏极35端电连接位线bl。然而，在读取以及写入的操作期间，fet31可以是漏极电连接电容器33，以及可以是源极电连接位线bl。意即，fet31的任一端子可以是源极或漏极，取决于施加到fet31源极，漏极以及栅极的电压的控制方式。
[0154]
由字线wl控制栅极39的电压，可以在场效应晶体管fet31两端产生一电压电位，使得电荷可以从漏极35流到电容器33。因此，存储在电容器33中的电荷可以被解释为存储胞30中的一个二进制的数值。举例来说，存储在电容器33中的高于一临界电压的正电荷可以被解释为二进制的数值“1”。如果电容器33中的正电荷低该临界电压，则二进制值的数值“0”被称为存储在存储胞30中。
[0155]
位线bl经配置以从存储器单元30读取数据以及从存储器单元30写入数据。字线wl经配置以使能fet31来存取存储胞30的特定行。因此，存储设备1000还包括外围电路区，其可以包括一地址缓冲器以及一列解码器及一行解码器。该列解码器以及该行解码器因应于在读取，写入，以及刷新的操作期间所提供的地址缓冲器的一地址信号而选择性地存取存储胞30。该地址信号通常由一外部控制器提供，例如一微处理器，或另一种类型的存储器控制器。
[0156]
请返回参考图1以及图2，在半导体元件100以及半导体元件200的单元区a中形成
复合接合焊垫(意即内硅化物部分125以及外硅化物部分123)。单元区域a可以是存储器元件1000中的存储胞30的区域中的任何一个，而外围电路区域b可以是存储器元件中的地址缓冲器，行解码器，或列解码器的区域中的任何一个。
[0157]
本公开提供一种半导体元件100以及半导体元件200的实施例。在单元区a中，下金属插塞119以及阻挡层117设置在半导体基底101上，并且下金属插塞119被阻挡层117所包围。此外，内硅化物部分125设置在下金属插塞119上，以及外硅化物部分123设置在阻挡层117上。该内硅化物部分125以及该外硅化物部分123形成一复合接合焊垫，是以增加一上金属插塞163在接合时的接合面积。因此，可以降低接触电阻，以及防止并且减少下金属插塞119与上金属插塞183之间未对准的问题。因此，是可以提高整体元件性能，以及提高半导体元件的良率。此外，由于复合接合焊垫是通过自对准硅化物工艺所形成的，因此可以降低相关成本。
[0158]
本公开的一实施例提供一种半导体元件。该半导体元件包括一第一介电层，设置一半导体基底上。该半导体元件还包括设置在该第一介电层中的一下金属插塞以及一阻挡层。该下金属插塞被该阻挡层所包围。该半导体元件还包括设置在该下金属插塞上的一内硅化物部分以及设置在该阻挡层上的一外硅化物部分。该外硅化物部分的一最上顶面高于该内硅化物部分的一最上顶面。
[0159]
本公开的另一实施例提供一种半导体元件。该半导体元件包括一第一介电层，设置一半导体基底上。该半导体元件还包括一第一下金属插塞以及贯穿该第一介电层并且在一单元区中的一阻挡层。该下金属插塞是由阻挡层而隔开该第一介电层。该半导体元件还包括一第二下金属插塞以及贯穿该第一介电层并且在一外围电路区中的一介电柱。该介电柱是通过该第二下金属插塞而隔开该第一介电层。另外，该半导体元件包括设置在该第一介电层上并且在该单元区中的一内硅化物部分以及一外硅化物部分。该内硅化物部分直接接触该第一下金属插塞，该外硅化物部分直接接触该阻挡层，以及该外硅化物部分的一外硅化物部分顶面高于该内硅化物部分的一内硅化物部分顶面。
[0160]
本公开的又另一实施例提供一种半导体元件的制备方法。该制备方法包括：在一半导体基底上形成一第一介电层。该制备方法还包括形成一阻挡层以及贯穿该第一介电层并且设置在一单元区中的一第一下金属插塞。该第一下金属插塞被该阻挡层所包围。该方法还包括在该第一介电层，该阻挡层，以及该第一下金属插塞上沉积一硅层。另外，该制备方法包括在该硅层形成之后执行一自对准硅化物(salicide)工艺以在该第一下金属插塞上形成一内硅化物部分以及在该阻挡层上形成一外硅化物部分。该内硅化物部分被该外硅化物部分所包围，并且形成一凹陷在该内硅化物部分上。
[0161]
本公开的实施例具有一些有利特征。通过在下金属插塞上形成一复合接合焊盘，增加后续接合上金属插塞的接合区域。因此，是可以提高整体元件性能，以及提高半导体元件的良率。此外，由于复合接合焊垫是通过自对准硅化物工艺所形成的，因此可以降低相关成本。
[0162]
虽然已详述本公开及其优点，然而应理解可进行各种变化、取代与替代而不脱离权利要求所定义的本公开的精神与范围。例如，可用不同的方法实施上述的许多工艺，并且以其他工艺或其组合替代上述的许多工艺。
[0163]
再者，本公开的范围并不受限于说明书中所述的工艺、机械、制造、物质组成物、手
段、方法与步骤的特定实施例。本领域技术人员可自本公开的公开内容理解可根据本公开而使用与本文所述的对应实施例具有相同功能或是达到实质上相同结果的现存或是未来发展的工艺、机械、制造、物质组成物、手段、方法、或步骤。据此，这些工艺、机械、制造、物质组成物、手段、方法、或步骤是包括于本公开的权利要求内。