半导体器件及其形成方法与流程

半导体器件及其形成方法


背景技术：

1.在2.5d/3d堆叠的管芯封装系统中，由于堆叠的集成电路小芯片与功率传输解耦解决方案(例如，解耦电容器)之间的大量功率环路电感，可能会发生电信令抖动(jitters)。
2.在具有硅内插器的2.5d堆叠的封装中，堆叠的集成电路器件通常设置在封装衬底的一侧上的硅内插器上。功率传输解耦电容器通常设置在封装衬底的另一侧(即，陆侧(landside))上。功率传输解耦电容器远离堆叠的集成电路器件，这可能导致逐步升级的电源噪声抖动和性能劣化。
3.减轻大量功率环路电感和相关联的信令抖动的当前解决方案包括增加封装和/或印刷电路板解耦电容器以抑制电源噪声。然而，增加的解耦无源部件(例如，电容器)消耗额外的封装和/或平台占地面积，并且因此抑制器件的小型化。
4.在另一方面中，需要解决由于电磁干扰(emi)和/或射频干扰(rfi)导致的用于平台小型化的异构器件集成缩放的限制，即，邻近核心处理器件(例如，中央处理单元(cpu)或图形处理单元(gpu))的射频集成电路(rfic)或wi-fi器件的集成。
5.减轻计算系统中器件之间的emi/rfi的当前解决方案包括增加器件到器件的间隔、应用用于通信器件(例如，射频集成电路或wi-fi部件)的柔性emi/rfi屏蔽或分立封装组件。然而，然而，为了规避emi/rfi而增加的器件到器件的间隔可能导致有损耗的互连，这归因于增加的导体长度和相关联的导体电阻以及趋肤效应，由此限制了信道传输带宽。
附图说明
6.附图中，相同的附图标记在不同的视图中一般地指相同的部分。附图不一定按比例绘制，而是重点一般地放在说明本公开的原理上。为了清楚起见，各种特征或元件的尺寸可以任意地扩大或缩小。在以下描述中，参考以下附图描述本公开的各个方面，在附图中：
7.图1示出了根据本公开的方面的半导体器件的截面图。
8.图2a示出了根据本公开的另一方面的半导体器件的截面图。
9.图2b示出了根据图2a中所示方面的半导体器件的顶视图布局。
10.图3示出了根据本公开的又一方面的半导体器件的截面图。
11.图4示出了示出根据本公开的方面的形成半导体器件的方法的流程图。
12.图5a到5h示出了涉及根据本公开的方面的用于制造半导体器件的方法的示例性工艺流程的截面图。
13.图6示出了根据本公开的又一方面的包括半导体器件的计算设备的图示。
具体实施方式
14.以下具体实施方式参考附图，附图以说明的方式示出了其中可以实践本公开的具体细节和方面。这些方面被足够详细地描述以使得本领域技术人员能够实践本公开。为器件提供各种方面，并且为方法提供各种方面。应当理解，器件的基本属性也适用于方法，反
之亦然。在不脱离本公开的范围的情况下，可以利用其他方面，并且可以进行结构和逻辑改变。各个方面不一定是相互排斥的，因为一些方面可以与一个或多个其他方面组合以形成新的方面。
15.本公开的优点可以包括通过增加的器件集成的平台小型化，例如，平台控制器集线器(pch)、射频集成电路(rfic)、现场可编程门阵列(fpga)和/或动态随机存取存储器(dram)器件可以集成在2.5d/3d堆叠的封装系统内。另外，可以通过减小用于封装陆侧上的无源部件放置的禁区来实现封装占用面积小型化，并且可以增加封装bga(球栅阵列)i/o(输入/输出)密度。
16.本公开的另一优点可以包括通过用于高度集成的2.5d/3d堆叠的封装系统的减小的封装电感环路来改进功率完整性性能。功率传输解耦电容器与跨越再分布框架上的堆叠的小芯片器件的相关联的电源(vcc)轨和地(vss)网络之间的直接连接提供了较短的环路电感，因此改进了功率传输网络(pdn)阻抗性能和电源噪声抖动减小。
17.本公开的又一优点可以包括通过较短的器件到器件传输长度来改进信号完整性性能，例如，改进信号衰减和/或反射损耗。这是通过中央处理单元(cpu)与rfic器件之间以及cpu与存储器器件之间的直接互连提供的，而无需穿过硅内插器、封装和pcb衬底。
18.在所有方面中，本公开一般地涉及一种器件，该器件可以包括：封装衬底；第一内插器，第一内插器包括延伸穿过第一内插器的多个第一过孔；以及第二内插器，第二内插器包括延伸穿过第二内插器的多个第二过孔。第一内插器和第二内插器可以布置在封装衬底上并且可以彼此间隔开。
19.本公开一般地涉及一种形成器件的方法。该方法可以包括提供封装衬底；在封装衬底上形成第一内插器，其中第一内插器包括延伸穿过第一内插器的多个第一过孔；以及在封装衬底上形成第二内插器，其中第二内插器包括延伸穿过第二内插器的多个第二过孔。第一内插器和第二内插器可以彼此间隔开。
20.本公开一般地涉及一种计算设备。该计算设备可以包括：印刷电路板；以及耦合到印刷电路板的半导体封装。该半导体封装可以包括：封装衬底；第一内插器，第一内插器包括延伸穿过第一内插器的多个第一过孔；以及第二内插器，第二内插器包括延伸穿过第二内插器的多个第二过孔。第一内插器和第二内插器布置在封装衬底上并且彼此间隔开。该半导体封装还可以包括再分布框架，再分布框架包括再分布层和布置在再分布层上的非导电层，其中，再分布层的第一表面耦合到第一内插器和第二内插器，并且再分布层的与第一表面相对的第二表面与非导电层附接。该半导体封装还可以包括耦合到再分布层的第一表面的第一半导体器件，其中，第一半导体器件布置在第一内插器与第二内插器之间的空间中。
21.为了更容易地理解和实践本半导体封装的方面，现在将通过示例而非限制的方式并且参考附图来描述特定方面。为了简洁起见，可以省略对特征和属性的重复描述。
22.在图1中所示的方面中，在截面图布局中示出了本公开的半导体器件100，半导体器件100包括封装衬底110、第一内插器120a和第二内插器120b。第一内插器120a可以包括延伸穿过第一内插器120a的多个第一过孔122a。第二内插器120b可以包括延伸穿过第二内插器120b的多个第二过孔122b。第一内插器120a和第二内插器120b可以布置在封装衬底110上并且可以彼此间隔开。
23.根据一方面，器件100可以仅包括在封装衬底110上彼此间隔开的两个内插器120a、120b。应当理解，根据本公开的各方面，多于两个的内插器可以布置在封装衬底110上并且彼此间隔开。在图1中所示的方面中，第三内插器120c可以布置在封装衬底110上并且可以与第二内插器120b间隔开。第三内插器120c可以包括延伸穿过第三内插器120c的多个第三过孔122c。应当理解，内插器可以以任何合适的方式布置，只要它们彼此间隔开。
24.根据本公开的各方面，在封装衬底110上提供了隔离的内插器，使得相邻内插器之间的相应空间可以被配置为容纳相应的半导体器件，由此可以实现更紧凑的半导体封装。
25.在一方面中，内插器120a、120b、120c中的过孔几何结构(例如，过孔直径和/或过孔间距)可以相同。间距表示相邻最近的过孔之间的中心到中心距离。在示例中，第一过孔122a、第二过孔122b和第三过孔122c的直径和间距中的一个或两个可以彼此相同。在另一方面中，内插器120a、120b、120c中的一个或多个可以具有彼此不同的过孔直径和/或过孔间距。
26.根据本公开的一方面，第一过孔122a的直径可以小于第二过孔122b的直径。在示例中，多个第一过孔122a可以具有从约10μm到约80μm范围中的第一直径，并且多个第二过孔122b可以具有从约100μm到约300μm范围中的第二直径。具有更小直径的第一过孔122a可以被配置为承载封装衬底110与一个或多个半导体器件之间的单端型和/或差分型电信号。具有更大直径的第二过孔122b可以被配置为承载封装衬底110与一个或多个半导体器件之间的功率供应。
27.根据本公开的又一方面，第一过孔122a的间距可以小于第二过孔122b的间距。在示例中，多个第一过孔122a可以具有从约15μm到约120μm范围中的第一间距，并且多个第二过孔122b可以具有从约150μm到约500μm范围中的第二间距。具有精细间距的第一过孔122a可以被配置为承载封装衬底110与一个或多个半导体器件之间的单端型和/或差分型电信号。具有更大间距的第二过孔122b可以被配置为承载封装衬底110与一个或多个半导体器件之间的功率供应。
28.通过在第一内插器120a和第二内插器120b中提供不同的过孔直径和/或不同的过孔间距，可以通过更有效的方式承载不同类型的信号或电压，以用于更好性能。
29.第三内插器120c中的第三过孔122c的直径和间距中一个或两个可以与第一内插器120a或第二内插器120b的直径和间距相同或者可以不同。
30.根据各方面，多个内插器120a、120b、120c可以包括相同的材料或者可以包括不同的材料。材料的示例可以包括但不限于硅、陶瓷或有机物。在一方面中，内插器120a、120b、120c中的每一个可以是硅内插器，并且对应过孔122a、122b、122c可以是穿硅过孔(tsv)。在另一方面中，第二内插器120b可以包括与第一内插器120a和第三内插器120c不同的材料。在示例中，第二内插器120b可以是有机内插器，例如，包括具有多个穿模过孔(tmv)互连122b的模制化合物，与第一内插器120a和第三内插器120c相比，tmv互连122b可以具有更大的过孔直径，以促进高电流承载容量，以用于实现器件功率传输。
31.封装衬底110可以包括用于信号路由以及电连接到各种器件和部件的接触焊盘112、电互连和路由以及其他特征。如图1中所示，内插器120a、120b、120c可以通过焊料凸块102和接触焊盘112电耦合到封装衬底110。可以沉积底部填充层104以覆盖并且保护焊料凸块102。封装衬底110可以是无核心衬底，在用于封装小型化的金属层构建内没有刚性核心
层，或者可以包括用于改进机械性能的刚性核心层。
32.在一方面中，器件100可以包括布置在封装衬底110上的无源器件114，其中，无源器件114耦合到内插器120a、120b、120c中的至少一个。在一方面中，无源器件114可以布置在相邻内插器之间的空间中。应当理解，一个或多个无源器件114可以布置在半导体衬底110上。在图1中所示的示例中，两个无源器件114布置在封装衬底110上，并且分别通过接触焊盘112和焊料凸块102耦合到第一内插器120a和第三内插器120c。
33.无源器件114可以包括电容器、电阻器、电感器、变压器或任何其他类型的无源部件。在本公开的一方面中，无源器件114可以是解耦电容器。
34.图2a示出了根据本公开的另一方面的半导体器件200沿图2b的线a-a’的截面图，并且图2b示出了根据图2a中所示的方面的半导体器件200的顶视图布局。
35.半导体器件200的很多方面与半导体器件100的方面相同或相似。为了简洁起见，省略了特征和性质的重复描述。因此，将要理解，与图1中的特征和/或属性相同或相似的与图2a和图2b相关的任何特征和/或属性的描述也将具有适用于下文的那些描述。
36.在图2a中所示的方面中，在截面图布局中示出了本公开的半导体器件200，半导体器件200包括封装衬底210、第一内插器220a和第二内插器220b。第一内插器220a可以包括延伸穿过第一内插器220a的多个第一过孔222a。第二内插器220b可以包括延伸穿过第二内插器220b的多个第二过孔222b。第一内插器220a和第二内插器220b可以布置在封装衬底210上并且可以彼此间隔开。
37.器件200可以仅包括在封装衬底210上彼此间隔开的两个内插器220a、220b。应当理解，根据本公开的各方面，器件200可以包括布置在封装衬底210上并且彼此间隔开的多于两个的内插器。在图2a和图2b中所示的方面中，第三内插器220c可以布置在封装衬底210上并且可以与第二内插器220b间隔开。第三内插器220c可以包括延伸穿过第三内插器220c的多个第三过孔222c。应当理解，内插器可以以任何合适的方式布置，只要它们彼此间隔开即可。
38.根据本公开的各方面，在封装衬底210上提供了隔离的内插器，使得相邻内插器之间的相应空间可以被配置为容纳相应的半导体器件。
39.类似于图1，内插器220a、220b、220c中的过孔几何结构(例如，过孔直径和/或过孔间距)可以相同或者可以不同。
40.根据一方面，第一过孔222a的直径可以小于第二过孔222b的直径。在示例中，多个第一过孔222a可以具有从约10μm到约80μm范围中的第一直径，并且多个第二过孔222b可以具有从约100μm到约300μm范围中的第二直径。具有更小直径的第一过孔222a可以被配置为承载封装衬底210与一个或多个半导体器件之间的单端型和/或差分型电信号。具有更大直径的第二过孔222b可以被配置为承载封装衬底210与一个或多个半导体器件之间的功率供应。
41.根据又一方面，第一过孔222a的间距可以小于第二过孔222b的间距。在示例中，多个第一过孔222a可以具有从约15μm到约120μm范围中的第一间距，并且多个第二过孔222b可以具有从约150μm到约500μm范围中的第二间距。具有精细间距的第一过孔222a可以被配置为承载封装衬底210与一个或多个半导体器件之间的单端型和/或差分型电信号。具有更大间距的第二过孔222b可以被配置为承载封装衬底210与一个或多个半导体器件之间的功
率供应。
42.通过在第一内插器220a和第二内插器220b中提供不同的过孔直径和/或不同的过孔间距，可以以更有效的方式承载不同类型的信号或电压以用于更好性能。
43.在又一方面中，第三内插器220c中的过孔直径和过孔间距中的一个或两个可以与第一内插器220a或第二内插器220b的过孔直径和过孔间距相同或者可以不同。
44.根据各方面，多个内插器220a、220b、220c可以包括相同的材料或者可以包括不同的材料。材料的示例可以包括但不限于硅、陶瓷或有机物。在示例中，内插器220a、220b、220c中的每一个可以是硅内插器，并且对应过孔222a、222b、222c可以是穿硅过孔(tsv)。
45.类似于图1，封装衬底210可以包括用于信号路由以及电连接到各种器件和部件的接触焊盘212、电互连和路由以及其他特征。如图2a中所示，内插器220a、220b、220c可以通过焊料凸块202和接触焊盘212电耦合到封装衬底210。可以沉积底部填充层204以覆盖并且保护焊料凸块202。
46.器件200还可以包括布置在封装衬底210上的无源器件214，其中，无源器件214耦合到内插器220a、220b、220c中的至少一个。无源器件214可以布置在相邻内插器之间的空间中。应当理解，一个或多个无源器件214可以布置在半导体衬底210上。在图2a中所示的示例中，两个无源器件214布置在封装衬底210上，并且分别通过接触焊盘212和焊料凸块202耦合到第一内插器220a和第三内插器220c。在一方面中，无源器件214可以包括解耦电容器。
47.根据图2a的一方面，器件200还可以包括再分布框架230。再分布框架230可以包括再分布层232和布置在再分布层232上的非导电层234。再分布层232的第一表面(例如，底表面)可以耦合到第一内插器220a、第二内插器220b和第三内插器220c。再分布层232的第二表面(例如，顶表面)与第一表面相对并且与非导电层234附接。在一方面中，再分布层232可以通过多个焊料凸块206耦合到第一内插器220a、第二内插器220b和第三内插器220c。
48.再分布层(rdl)232可以提供金属互连或金属迹线以在器件200(也被称为半导体封装)的各个部分之间路由电信号。rdl 232可以包括由一个或多个电介质层隔离的一个或多个金属层，其中，金属互连或金属迹线可以形成在金属层中。rdl 232还可以包括一个或多个参考电压平面，例如，地参考电压(vss)平面和/或电源电压(vcc)平面。
49.根据图2a中所示的一方面，器件200可以包括耦合到再分布层232的第一表面的第一半导体器件240a，其中，第一半导体器件240a布置在第一内插器220a与第二内插器220b之间的空间中。应当理解，一个或多个第一半导体器件可以布置在第一内插器220a与第二内插器220b之间的空间中。在图2b中所示的示例中，第一半导体器件240a和附加的第一半导体器件240b布置在第一内插器220a与第二内插器220b之间。
50.在一方面中，第一半导体器件240a、240b可以是芯片或小芯片，例如，中央处理单元(cpu)、片上系统(soc)、图形处理单元(gpu)、平台控制器集线器(pch)或芯片组。在示例中，第一半导体器件240a可以是cpu，并且第一半导体器件240b可以是gpu、pch或芯片组。要理解的是，第一半导体器件240a、240b可以是相同类型的芯片或小芯片，或者可以是不同类型的芯片或小芯片。第一半导体器件240a、240b可以通过焊料凸块206耦合到再分布层232的第一表面。
51.根据图2a中所示的又一方面，器件200可以包括耦合到再分布层232的第一表面的
第二半导体器件242，其中，第二半导体器件242布置在第二内插器220b与第三内插器220c之间的空间中。
52.在一方面中，第二半导体器件242可以是包括两个或更多个垂直堆叠的小芯片(例如，高带宽存储器器件)的堆叠的小芯片。堆叠的小芯片242可以通过焊料凸块206以反向的方式耦合到再分布层232，其中，基础小芯片(即，与再分布层232相邻)可以包括用于在第一堆叠的小芯片与再分布层232之间的耦合的tsv 244。
53.通过提供隔离的内插器，第一半导体器件240a、240b和第二半导体器件242可以布置在相邻内插器之间的相应空间中，以提供更紧凑的封装200。
54.在再分布框架230中，非导电层234可以包括模制化合物，并且也可以被称为模制层。在一方面中，非导电层234可以包括有机模制化合物、环氧树脂聚合物或二氧化硅填充物。
55.根据本公开的一方面，器件200可以包括至少部分地布置在非导电层234中并且耦合到再分布层232的一个或多个电子部件。一个或多个电子部件可以包括无源器件(例如，解耦电容器236a、堆叠的硅或陶瓷电容器236b或电感器)、半导体芯片(例如，存储器器件236c)或电压调节器236d中的至少一个，如图2a中所示。电子部件236a-236d可以通过多个微过孔238耦合到再分布层232。
56.电容器236a、236b可以耦合到与相应参考电压相关联的参考平面，例如，嵌入在再分布层232中的地参考电压(vss)平面和/或电源电压(vcc)平面。功率传输解耦电容器236a、236b与跨越再分布框架230上的堆叠的小芯片器件的相关联的电源(vcc)轨和地(vss)网络之间的直接连接提供了较短的环路电感，因此改进了pdn阻抗性能和电源噪声抖动减小。
57.在一方面中，电子部件中的至少一个可以通过再分布层232耦合到内插器220a、220b、220c中的至少一个。在示例中，第二内插器220b可以直接耦合到解耦电容器236a(例如，多层陶瓷电容器或硅电容器)中的一个或多个。
58.在又一方面中，电子部件中的至少一个可以耦合到第一半导体器件240a、240b和/或第二半导体器件242。在示例中，第一半导体器件240a、240b可以通过再分布层232直接耦合到解耦电容器236a，以实现用于第一半导体器件的功率传输网络的减小的功率环路电感。
59.第一半导体器件240a、240b和第二半导体器件242布置在再分布层232的第一表面上，而电子部件236a-236d布置在再分布层232的与第一表面相对的第二表面上。因此，通过这些器件/部件之间(例如，cpu与存储器器件之间)的直接互连提供了较短的器件到器件传输长度，而无需穿过内插器、封装衬底和pcb衬底。因此，改进了信号完整性性能，例如，信号衰减和/或反射损耗。
60.在一方面中，电子部件236a-236d、第一半导体器件240a、240b或第二半导体器件242中的一个或多个可以通过内插器220a-220c的垂直过孔222a-222c和再分布层232耦合到封装衬底210。
61.根据图2a和图2b中所示的各方面，可以提供具有反向堆叠的小芯片和隔离的内插器的2.5d堆叠的集成电路封装架构，其实现了改进的电性能(信号和功率完整性)和异构器件集成。半导体封装200可以通过焊料球208和相关联的接触焊盘耦合到印刷电路板(未示
出)，例如，主板。
62.图3示出了根据本公开的又一方面的半导体器件300的截面图。
63.半导体器件300的很多方面与半导体器件100、200的方面相同或相似。为了简洁起见，省略了特征和属性的重复描述。因此，将要理解，与图1、图2a和图2b中的特征和/或属性相同或相似的与图3相关的任何特征和/或属性的描述也将具有适用于下文的那些描述。
64.在图3中所示的方面中，在截面图布局中示出了本公开的半导体器件300，半导体器件300包括封装衬底310、第一内插器320a和第二内插器320b。第一内插器320a可以包括延伸穿过第一内插器320a的多个第一过孔322a。第二内插器320b可以包括延伸穿过第二内插器320b的多个第二过孔322b。第一内插器320a和第二内插器320b可以布置在封装衬底310上并且可以彼此间隔开。
65.在一方面中，器件300可以仅包括在封装衬底310上彼此间隔开的两个内插器320a、320b。在图3中所示的另一方面中，附加的内插器(例如，第三内插器320c)可以布置在封装衬底310上并且可以与第二内插器320b间隔开。第三内插器320c可以包括延伸穿过第三内插器320c的多个第三过孔322c。应当理解，内插器可以以任何合适的方式布置，只要它们彼此间隔开即可。
66.类似于图2a，内插器320a、320b、320c中的过孔几何结构(例如，过孔直径和/或过孔间距)可以相同，或者可以不同。
67.根据一方面，第一过孔322a的直径可以小于第二过孔322b的直径。具有更小直径的第一过孔322a可以被配置为承载封装衬底310与一个或多个半导体器件之间的单端型和/或差分型电信号。具有更大直径的第二过孔322b可以被配置为承载封装衬底310与一个或多个半导体器件之间的功率供应。
68.根据又一方面，第一过孔322a的间距可以小于第二过孔322b的间距。具有精细间距的第一过孔322a可以被配置为承载封装衬底310与一个或多个半导体器件之间的单端型和/或差分型电信号。具有更大间距的第二过孔322b可以被配置为承载封装衬底310与一个或多个半导体器件之间的功率供应。
69.在又一方面中，第三内插器320c中的过孔直径和过孔间距中的一个或两个可以与第一内插器320a或第二内插器320b的过孔直径和过孔间距相同或者可以不同。
70.根据各方面，多个内插器320a、320b、320c可以包括相同的材料或者可以包括不同的材料。材料的示例可以包括但不限于硅、陶瓷或有机物。在图3中所示的一方面中，第二内插器320b可以包括与第一内插器320a和第三内插器320c不同的材料。在示例中，第二内插器320b可以是有机内插器，例如，包括具有多个穿模过孔(tmv)互连322b的模制化合物，与第一内插器320a和第三内插器320c相比，tmv互连322b可以具有更大的过孔直径，以促进高电流承载容量，以用于器件功率传输。
71.类似地，封装衬底310可以包括用于信号路由以及电连接到各种器件和部件的接触焊盘312、电互连和路由以及其他特征。如图3中所示，内插器320a、320b、320c可以通过焊料凸块302和接触焊盘312电耦合到封装衬底310。可以沉积底部填充层304以覆盖并且保护焊料凸块302。
72.器件300还可以包括布置在封装衬底310上的无源器件314，其中，无源器件314耦合到内插器320a、320b、320c中的至少一个。无源器件314可以布置在相邻内插器之间的空
间中。在图3中所示的示例中，两个无源器件314布置在封装衬底310上，并且分别通过接触焊盘312和焊料凸块302耦合到第一内插器320a和第三内插器320c。在一方面中，无源器件314可以包括解耦电容器。
73.类似于图2a，器件300还可以包括再分布框架330。再分布框架330可以包括再分布层332和布置在再分布层332上的非导电层334。再分布层332的第一表面(例如，底表面)可以通过多个焊料凸块306耦合到第一内插器320a、第二内插器320b和第三内插器320c。再分布层332的第二表面(例如，顶表面)与第一表面相对并且与非导电层334附接。
74.再分布层(rdl)332可以提供金属互连或金属迹线以在器件300(也被称为半导体封装)的各个部分之间路由电信号。rdl 332可以包括一个或多个金属层以提供金属互连或金属迹线，并且还可以包括一个或多个参考电压平面，例如，地参考电压(vss)平面和/或电源电压(vcc)平面。
75.根据图3中所示的一方面，器件300可以包括耦合到再分布层332的第一表面的第一半导体器件340，其中，第一半导体器件340布置在第一内插器320a与第二内插器320b之间的空间中。应当理解，一个或多个第一半导体器件340可以布置在第一内插器320a与第二内插器320b之间的空间中。
76.在一方面中，第一半导体器件340可以是芯片或小芯片，例如，中央处理单元(cpu)、片上系统(soc)、图形处理单元(gpu)、平台控制器集线器(pch)或芯片组。在示例中，第一半导体器件340可以是cpu。第一半导体器件340可以通过焊料凸块306耦合到再分布层332的第一表面。
77.根据图3所示的又一方面，器件300可以包括耦合到再分布层332的第一表面的第二半导体器件342，其中，第二半导体器件342布置在第二内插器320b与第三内插器320c之间的空间中。在一方面中，第二半导体器件342可以是包括两个或更多个垂直堆叠的小芯片(例如，高带宽存储器器件)的堆叠的小芯片。堆叠的小芯片342可以通过焊料凸块306以反向的方式耦合到再分布层332，其中，基础小芯片(即，与再分布层332相邻)可以包括用于在第一堆叠的小芯片与再分布层332之间耦合的tsv 344。
78.在再分布框架330中，非导电层334可以包括模制化合物，也可以被称为模制层。在一方面中，非导电层334可以包括有机模制化合物、环氧树脂聚合物或二氧化硅填充物。
79.如图3中所示，器件300可以包括至少部分地布置在非导电层334中并且耦合到再分布层332的一个或多个电子部件。一个或多个电子部件可以包括无源器件(例如，解耦电容器336a、堆叠的硅或陶瓷电容器336b或电感器)或半导体芯片(例如，存储器器件336c)中的至少一个。电子部件336a-336c可以通过多个微过孔338耦合到再分布层332。
80.电容器336a、336b可以耦合到与相应参考电压相关联的参考平面，例如，嵌入在再分布层332中的地参考电压(vss)平面和/或电源电压(vcc)平面。
81.在一方面中，电子部件中的至少一个可以通过再分布层332耦合到内插器320a、320b、320c中的至少一个。在又一方面中，电子部件中的至少一个可以通过再分布层332耦合到第一半导体器件340和/或第二半导体器件342。
82.根据图3的一方面，再分布框架330的非导电层334可以包括凹陷335。凹陷335可以从非导电层334的顶表面延伸。
83.在又一方面中，器件330可以包括布置在凹陷335中并且耦合到再分布层332的通
信器件346。通信器件346可以通过布置在非导电层334中的微过孔338耦合到再分布层332。
84.通信器件346可以包括射频集成电路(rfic)或wi-fi器件。根据图3，第一半导体器件340和第二半导体器件342布置在再分布层332的第一表面上，并且通信器件346布置在再分布层332的与第一表面相对的第二表面上。半导体器件(例如，cpu 340)与通信器件346(例如，rfic)之间直接和较短的电连接减小了信号衰减，因此允许77ghz和以上的更高的rfic数据速率缩放。
85.电子部件336a-336c、第一半导体器件340、第二半导体器件342和/或通信器件346可以通过内插器320a-320c的垂直过孔322a-322c和再分布层332耦合到封装衬底310。
86.根据图3的又一方面，屏蔽层350可以布置在再分布框架330的非导电层334上，例如，非导电层334的顶表面上。在一方面中，屏蔽层350可以布置在非导电层334的垂直于顶表面和底表面的一个或多个侧壁上。屏蔽层350可以被配置为覆盖再分布框架330的顶表面和/或一个或多个侧壁，以隔离耦合到相邻电子部件的射频干扰(rfi)或电磁干扰(emi)噪声。在一方面中，屏蔽层350可以通过多个微过孔338和再分布层332耦合到参考电压，例如，地参考电压(vss)。在另一方面中，屏蔽层350可以通过一个或多个侧壁耦合到嵌入在再分布层332中的参考电压。屏蔽层350可以是导电层，并且可以具有从约10μm到约200μm范围中的厚度。信号和/或功率路由可以与屏蔽层350隔离，以防止电气短路。
87.图3的各方面提供了具有反向堆叠的小芯片和隔离的内插器的2.5d堆叠的集成电路封装300，以用于改进的电性能(信号和功率完整性)和异构器件集成。半导体封装300可以通过焊料球308和相关联的接触焊盘耦合到印刷电路板(未示出)，例如，主板。
88.图4示出了示出形成器件(例如，图1、图2a-图2b和图3的器件100、200、300)的方法的流程图400。参考图1、图2a-图2b和图3描述的各方面可以类似地应用于图4的方法。
89.在402处，可以提供封装衬底。
90.在404处，可以在封装衬底上形成第一内插器，其中，第一内插器包括延伸穿过第一内插器的多个第一过孔。
91.在406处，可以在封装衬底上形成第二内插器，其中，第二内插器包括延伸穿过第二内插器的多个第二过孔。第一内插器和第二内插器可以彼此间隔开。
92.根据本公开的一方面，该方法还可以包括在第一内插器和第二内插器上布置再分布框架。再分布框架可以包括再分布层和布置在再分布层上的非导电层。再分布层的第一表面可以耦合到第一内插器和第二内插器，再分布层的与第一表面相对的第二表面可以与非导电层附接。
93.在一方面中，第一过孔的直径可以小于第二过孔的直径。在又一方面中，第一过孔的间距可以小于第二过孔的间距。
94.应当理解，上述与图4相关的操作不限于该特定顺序。可以使用任何合适的、修改的操作顺序。例如，可以同时或独立地形成第一内插器和第二内插器。
95.图5a到图5h示出了涉及根据本公开的一方面用于制造半导体器件(例如，器件100、200、300)的方法的示例性工艺流程的截面图。参考图1、图2a-图2b和图3描述的各方面可以类似地应用于图5a-图5h的工艺流程。
96.在图5a中，可以提供第一载体531。第一模制层534a可以例如通过注入模制、压缩模制或转移模制工艺而设置在第一载体531上。
97.在图5b中，多个过孔538(例如，穿模过孔(tmv)互连)可以例如通过机械/激光钻孔和电镀工艺形成在第一模制层534a中。过孔538可以是以上图2a和图3中所示的微过孔。
98.在图5c中，多个电子部件可以设置在第一模制层534a中，并且可以例如通过焊料回流或热压接合工艺而耦合到过孔538。如图5c中所示，电子部件可以包括电容器536a和堆叠的电容器536b。各种其他类型的电子部件(例如，存储器器件和/或电压调节器)也可以设置在第一模制层534a上。
99.在图5d中，第二模制层534b可以例如通过压缩模制、注入模制或转移模制工艺而设置在第一模制层534a和电子部件536a、536b之上。第二模制层534b可以完全覆盖电子部件536a、536b，或者可以仅部分地覆盖电子部件536a、536b。第一模制层534a和第二模制层534b可以一起被称为模制层或非导电层534，类似于以上图2a和图3的非导电层234、334。
100.在图5e中，可以翻转图5d的结构，以在第二模制层534b的一侧处附接到第二载体533。可以去除第一模制层534a的一侧处的第一载体531，以暴露第一模制层534a，并且可以例如通过光刻、电镀和蚀刻工艺在第一模制层534a上设置金属路由层。金属路由层可以形成再分布层532，如以上各方面中所述。再分布层532和模制层534可以形成再分布框架530。
101.在图5f中，一个或多个半导体器件540、542可以例如通过热压接合或焊料回流工艺而附接在再分布框架530上。如图5f中所示，第一半导体器件540和第二半导体器件542布置在再分布框架530的再分布层532上并且耦合到再分布层532。在示例中，第一半导体器件540可以包括cpu或gpu小芯片。第二半导体器件542可以包括堆叠的小芯片，例如，高带宽存储器器件。
102.在图5g中，可以提供类似于图1的器件100的结构，其可以包括封装衬底510、第一内插器520a、第二内插器520b和第三内插器520c。第一内插器520a可以包括延伸穿过第一内插器520a的多个第一过孔522a。第二内插器520b可以包括延伸穿过第二内插器520b的多个第二过孔522b。第三内插器520c可以包括延伸穿过第三内插器520c的多个第三过孔522c。第一内插器520a、第二内插器520b和第三内插器520c可以布置在封装衬底510上并且可以彼此间隔开。类似于图4的流程图，可以通过提供封装衬底510以及在封装衬底510上形成内插器520a-520c来形成这种结构。
103.封装衬底510可以包括用于信号路由以及电连接到各种器件和部件的接触焊盘512、电互连和路由以及其他特征。内插器520a、520b、520c可以通过焊料凸块502和接触焊盘512电耦合到封装衬底510。可以沉积底部填充层504以覆盖并且保护焊料凸块502。在一方面中，一个或多个无源器件514可以布置在封装衬底510上和相邻内插器之间的空间中。无源器件514中的一个或多个可以通过接触焊盘512和焊料凸块502耦合到内插器520a、520b、520c中的至少一个。无源器件514可以包括解耦电容器或任何其他类型的无源部件。
104.如图5g中所示，可以从图5f的再分布框架结构去除第二载体533。再分布框架530可以被翻转，并且可以例如通过热压接合或焊料回流工艺而附接在隔离的内插器520a、520b、520c上。如图5g中所示，再分布框架530的再分布层532耦合到内插器520a、520b、520c，其中，反向的半导体器件540、542可以分别布置在相邻内插器之间的相应空间中，以到达器件或封装500，如图5h中所示。
105.在图5h中，焊料球508可以例如通过焊料回流工艺附接在封装陆侧上。图5h的半导体器件500可以通过焊料球508安装到印刷电路板上。
106.在图5h中的工艺之后，可以利用根据以上各方面描述的封装衬底510、内插器520a-520c、再分布框架530和小芯片540、542的布置来形成类似于图2a的器件200的半导体器件500或半导体封装500。要理解的是，也可以根据以上工艺形成类似于图3的器件300的半导体封装，例如，对于不同内插器，材料有对应改变，和/或形成凹陷以在再分布框架530中容纳通信器件，等等。
107.制造方法和材料的选择旨在允许本半导体封装改进热/电性能和器件小型化。对于本领域普通技术人员来说，显然可以在不脱离本公开的范围的情况下修改前述工艺操作。
108.本公开的方面可以使用任何合适的硬件和/或软件来实施到系统中。图6示意性地示出了根据一些方面的可以包括如本文中所述的半导体封装100、200、300、500的计算设备600。计算设备600可以容纳板，例如，主板602。主板602可以包括若干部件，包括但不限于根据本公开的半导体封装604和至少一个通信芯片606。根据本公开的半导体封装604可以物理地和电气地耦合到主板602，该半导体封装604可以包括用于改进的封装小型化和电性能的隔离的内插器。在一些实施方式中，至少一个通信芯片606也可以物理地和电气地耦合到主板602。
109.取决于其应用，计算设备600可以包括可以或可以不物理地和电气地耦合到主板602的其他部件。这些其他部件可以包括但不限于易失性存储器(例如，dram)、非易失性存储器(例如，rom)、闪存存储器、图形处理器、数字信号处理器、密码处理器、芯片组、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编解码器、视频编解码器、功率放大器、全球定位系统(gps)设备、罗盘、盖革计数器、加速计、陀螺仪、扬声器、相机、以及大容量存储设备(例如，硬盘驱动器、光盘(cd)、数字多功能盘(dvd)等等)。在另一方面中，计算设备600的半导体封装604可以与多个无源器件组装，如本文所描述。
110.通信芯片606可以实现用于向和从计算设备600传递数据的无线通信。术语“无线”及其派生词可以用于描述可以通过使用调制的电磁辐射经由非固态介质来传送数据的电路、设备、系统、方法、技术、通信信道等。该术语并不暗示相关联的设备不包含任何导线，尽管在一些方面它们可能不包含。通信芯片606可以实施若干无线标准或协议中的任何一种，包括但不限于电气和电子工程师协会(ieee)标准，包括wi-fi(ieee 502.11族)、ieee 502.16标准(例如，ieee 502.16-2005修订)、长期演进(lte)项目以及任何修订、更新和/或修正(例如，高级lte项目、超移动宽带(umb)项目(也被称为“3gpp2”)等)。ieee 502.16兼容的bwa网络一般地被称为wimax网络，即代表全球微波接入互通的首字母缩写词，它是通过ieee502.16标准的一致性和互通性测试的产品的认证标志。
111.通信芯片606还可以根据全球移动通信系统(gsm)、通用分组无线业务(gprs)、通用移动电信系统(umts)、高速分组接入(hspa)、演进hspa(e-hspa)或lte网络来操作。通信芯片606可以根据gsm演进的增强型数据(edge)、gsm edge无线接入网(geran)、通用陆地无线接入网(utran)或演进型utran(e-utran)来操作。通信芯片606可以根据码分多址(cdma)、时分多址(tdma)、数字增强无绳电信(dect)、演进数据优化(ev-do)、其派生物以及被指定为3g、4g、5g及以上的任何其他无线协议来操作。在其他方面中，通信芯片606可以根据其他无线协议来操作。
112.计算设备600可以包括多个通信芯片606。例如，第一通信芯片606可以专用于诸如
wi-fi和蓝牙的较短距离无线通信，并且第二通信芯片606可以专用于诸如gps、edge、gprs、cdma、wimax、lte、ev-do等的较长距离无线通信。
113.在各种实施方式中，计算设备600可以是膝上型计算机、上网本、笔记本、超级本、智能电话、平板计算机、个人数字助理(pda)、超移动pc、移动电话、台式计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数字相机、便携式音乐播放器或数字视频记录器。在一方面中，计算设备600可以是移动计算设备。在其他实施方式中，计算设备600可以是处理数据的任何其他电子设备。
114.示例
115.示例1可以包括一种器件，包括：封装衬底；第一内插器，第一内插器包括延伸穿过第一内插器的多个第一过孔；以及第二内插器，第二内插器包括延伸穿过第二内插器的多个第二过孔；其中，第一内插器和第二内插器可以布置在封装衬底上并且可以彼此间隔开。
116.示例2可以包括根据示例1所述的主题，其中，第一过孔的直径可以小于第二过孔的直径。
117.示例3可以包括根据示例1所述的主题，其中，第一过孔的直径可以等于第二过孔的直径。
118.示例4可以包括根据示例1至3中任一项所述的主题，其中，第一过孔的间距可以小于第二过孔的间距。
119.示例5可以包括根据示例1至3中任一项所述的主题，其中，第一过孔的间距可以等于第二过孔的间距。
120.示例6可以包括根据示例1至5中任一项所述的主题，其中，第一内插器可以包括与第二内插器的材料不同的材料。
121.示例7可以包括根据示例1至5中任一项所述的主题，其中，第一内插器可以包括与第二内插器的材料相同的材料。
122.示例8可以包括根据示例1至7中任一项所述的主题，还包括布置在封装衬底上的无源器件，其中，无源器件耦合到第一内插器或第二内插器中的至少一个。
123.示例9可以包括根据示例8所述的主题，其中，无源器件可以包括电容器。
124.示例10可以包括根据示例1至9中任一项所述的主题，还包括再分布框架，再分布框架包括再分布层和布置在再分布层上的非导电层，其中，再分布层的第一表面耦合到第一内插器和第二内插器，并且再分布层的第二表面与第一表面相对并且与非导电层附接。
125.示例11可以包括根据示例10所述的主题，还包括耦合到再分布层的第一表面的第一半导体器件，其中，第一半导体器件布置在第一内插器与第二内插器之间的空间中。
126.示例12可以包括根据示例11所述的主题，还包括至少部分地布置在非导电层中并且耦合到再分布层的一个或多个电子部件。
127.示例13可以包括根据示例12所述的主题，其中，一个或多个电子部件包括半导体芯片、无源器件或电压调节器中的至少一个。
128.示例14可以包括根据示例12或13所述的主题，其中，电子部件中的至少一个耦合到第一内插器或第二内插器中的至少一个。
129.示例15可以包括根据示例12至14中任一项所述的主题，其中，电子部件中的至少一个耦合到第一半导体器件。
130.示例16可以包括根据示例10至15中任一项所述的主题，还包括布置在封装衬底上并且与第二内插器间隔开的第三内插器，以及耦合到再分布层的第一表面的第二半导体器件，其中，第二半导体器件布置在第二内插器与第三内插器之间的空间中。
131.示例17可以包括根据示例16所述的主题，其中，第二半导体器件可以包括堆叠的小芯片。
132.示例18可以包括根据示例10至17中任一项所述的主题，其中，再分布框架的非导电层可以包括凹陷。
133.示例19可以包括根据示例18所述的主题，还包括布置在凹陷中并且耦合到再分布层的通信器件。
134.示例20可以包括根据示例10至19中任一项所述的主题，还包括布置在再分布框架的非导电层上的屏蔽层，其中，屏蔽层耦合到参考电压。
135.示例21可以包括根据示例20所述的主题，其中，参考电压包括地电压。
136.示例22可以包括一种形成器件的方法，该方法包括提供封装衬底；在封装衬底上形成第一内插器，其中，第一内插器包括延伸穿过第一内插器的多个第一过孔；以及在封装衬底上形成第二内插器，其中，第二内插器包括延伸穿过第二内插器的多个第二过孔。第一内插器和第二内插器可以彼此间隔开。
137.示例23可以包括根据示例22所述的主题，还包括在第一内插器和第二内插器上布置再分布框架，其中，再分布框架可以包括再分布层和布置在再分布层上的非导电层，其中，再分布层的第一表面耦合到第一内插器和第二内插器，并且再分布层与第一表面相对的第二表面与非导电层附接。
138.示例24可以包括根据示例22或23所述的主题，其中，第一过孔的直径小于第二过孔的直径。
139.示例25可以包括根据示例22至24中任一项所述的主题，其中，第一过孔的间距小于第二过孔的间距。
140.示例26可以包括一种计算设备，计算设备具有印刷电路板和耦合到印刷电路板的半导体封装；半导体封装包括：封装衬底；第一内插器，第一内插器包括延伸穿过第一内插器的多个第一过孔；以及第二内插器，第二内插器包括延伸穿过第二内插器的多个第二过孔；其中，第一内插器和第二内插器布置在封装衬底上并且彼此间隔开；半导体封装还包括再分布框架，再分布框架包括再分布层和布置在再分布层上的非导电层，其中，再分布层的第一表面耦合到第一内插器和第二内插器，再分布层的与第一表面相对的第二表面与非导电层附接；半导体封装还包括耦合到再分布层的第一表面的第一半导体器件，其中，第一半导体器件可以布置在第一内插器与第二内插器之间的空间中。
141.示例27可以包括根据示例26所述的主题，其中，第一过孔的直径小于第二过孔的直径。
142.示例28可以包括根据示例26或27所述的主题，其中，第一过孔的间距小于第二过孔的间距。
143.示例29可以包括根据示例26至28中任一项所述的主题，其中，计算设备是移动计算设备，移动计算设备还包括与电路板耦合的天线、显示器、触摸屏显示器、触摸屏控制器、电池、功率放大器、全球定位系统(gps)设备、罗盘、扬声器和/或相机中的一个或多个。
144.在又一示例中，可以组合示例1至29中的任一项或多项。
145.通过参考以上描述和附图，本文所公开的方面的这些和其他优点和特征将是显而易见的。此外，应当理解，本文描述的各方面的特征不是相互排斥的，并且可以以各种组合和排列存在。
146.应当理解，本文针对具体器件描述的任何属性也可以适用于本文描述的任何器件。还应当理解，本文针对具体方法描述的任何属性可以适用于本文描述的任何方法。此外，应当理解，对于本文描述的任何器件或方法，不一定将所描述的所有部件或操作都包含在器件或方法中，而是可以仅包含一些(但不是所有)部件或操作。
147.术语“包括(comprising)”应被理解为具有与术语“包括(including)”类似的广义含义，并且应被理解为暗示包括陈述的整体(integer)或操作或整体或操作的群组，但不排除任何其他整体或操作或整体或操作的群组。该定义也适用于术语“包括(comprising)”的变体，例如“包括(comprise)”和“包括(comprises)”。
148.本文中的术语“耦合”(或“连接”)可以被理解为电耦合或机械耦合，例如附接或固定或附接，或者仅接触而没有任何固定，并且将理解的是，可以提供直接耦合或间接耦合(换句话说，耦合而没有直接接触)两者。
149.尽管已经参考具体方面特别地示出和描述了本公开，但是本领域技术人员应当理解，在不脱离由所附权利要求限定的本公开的范围的情况下，可以在形式和细节上对其进行各种改变。因此，本公开的范围由所附权利要求书指示，并且因此旨在涵盖落入权利要求的等同物的含义和范围内的所有改变。