一种用于静电放电中的场效应可控硅结构的制作方法

1.本发明涉及半导体技术领域，尤其涉及一种用于静电放电中的场效应可控硅结构。


背景技术：

2.静电放电esd（electro
‑
static discharge，静电放电）在芯片的制造、封装、测试和使用过程中无处不在，积累的静电荷以几安培或几十安培的电流在纳秒到微秒的时间里释放，瞬间功率高达几十或者上百瓦，对电路系统内的芯片的摧毁强度极大。据统计35%以上的芯片失效是由于esd损伤引起的。所以芯片或系统的设计中，静电保护模块的设计直接关系到电路系统的功能稳定性，以及系统可靠性，对电子产品极为重要。tvs是用于系统级esd/eos防护的核心器件，其性能对电子系统的可靠性至关重要。
3.然而对于横向esd器件而言，由于始终存在电流的不均匀分布，其电流能力远小于纵向器件。一般而言，可控硅（silicon controlled rectifier ，简称scr）结构，ldmos（laterally
‑
diffused metal
‑
oxide semiconductor，横向扩散金属氧化物半导体）结构以及npn结构等esd器件最容易损坏的部位就是阳极接触区的边缘，如图1所示。该区域由于电流集中，会在局部产生较高温度从而融化晶格，产生漏电。因此，如何提升scr器件在esd应力下的鲁棒性，改善其电流分布对提高scr静电能力十分重要。


技术实现要素：

4.本发明提供了一种用于静电放电中的场效应可控硅结构，解决相关技术中存在的由于电流集中导致的scr静电能力弱的问题。
5.作为本发明的一个方面，提供一种用于静电放电中的场效应可控硅结构，其中，包括：第一导电类型衬底和设置在第一导电类型衬底上的第二导电类型外延层，所述第二导电类型外延层内设置第二导电类型阱区和第一导电类型阱区，所述第二导电类型阱区与所述第一导电类型阱区相切设置，所述第二导电类型阱区内设置有第一n+区和第一p+区，所述第一n+区和所述第一p+区相切设置，所述第一导电类型阱区内设置有第二n+区和第二p+区，所述第二n+区和所述第二p+区相切设置，所述第一p+区和所述第二n+区相邻设置，所述第一p+区与所述第二n+区之间设置沟槽。
6.进一步地，所述沟槽内形成栅极氧化层，所述栅极氧化层上方形成多晶硅栅电极。
7.进一步地，所述多晶硅栅电极、所述第一n+区和所述第一p+区三者相连后作为场效应可控硅结构的阳极，所述第二n+区和所述第二p+区连接后作为场效应可控硅结构的阴极。
8.进一步地，所述第一n+区和所述第一p+区连接后作为场效应可控硅结构的阳极，所述多晶硅栅电极、所述第二n+区和所述第二p+区三者相连后作为场效应可控硅结构的阴极。
9.进一步地，所述第一n+区和所述第一p+区连接后作为场效应可控硅结构的阳极，
所述第二n+区和所述第二p+区连接后作为场效应可控硅结构的阴极，所述多晶硅栅电极作为独立电极。
10.进一步地，所述第一导电类型衬底包括p型衬底，所述第二导电类型外延层包括n型外延层。
11.进一步地，所述第一导电类型阱区包括p型阱区，所述第二导电类型阱区包括n型阱区。
12.本发明提供的用于静电放电中的场效应可控硅结构，通过在第一p+区和第二n+区之间设置沟槽，在scr开启后，电流必须绕过沟槽的位置，因此增加了电流路径，提高了器件维持电压。因此，本发明提供的用于静电放电中的场效应可控硅结构，通过内嵌的沟槽，一方面提高了器件的维持电压，另一方面通过沟槽的控制使得该器件体内的电子与空穴电流分离，从而达到避免横向器件电流在某处过度集中的问题，有利于提升esd器件的电流能力。
附图说明
13.附图是用来提供对本发明的进一步理解，并且构成说明书的一部分，与下面的具体实施方式一起用于解释本发明，但并不构成对本发明的限制。
14.图1为现有技术中的场效应可控硅结构的示意图。
15.图2为本发明提供的用于静电放电中的场效应可控硅结构的一种实施方式结构示意图。
16.图3为本发明提供的用于静电放电中的场效应可控硅结构的另一种实施方式结构示意图。
17.图4为图3所示结构的应用电路原理图。
具体实施方式
18.需要说明的是，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互结合。下面将参考附图并结合实施例来详细说明本发明。
19.为了使本领域技术人员更好地理解本发明方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分的实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范围。
20.需要说明的是，本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本发明的实施例。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包括，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
21.在本实施例中提供了一种用于静电放电中的场效应可控硅结构，图2和图3是根据本发明实施例提供的用于静电放电中的场效应可控硅结构的结构示意图，如图2和图3所示，包括：第一导电类型衬底22和设置在第一导电类型衬底22上的第二导电类型外延层21，
所述第二导电类型外延层21内设置第二导电类型阱区11和第一导电类型阱区12，所述第二导电类型阱区11与所述第一导电类型阱区12相切设置，所述第二导电类型阱区11内设置有第一n+区111和第一p+区112，所述第一n+区111和所述第一p+区112相切设置，所述第一导电类型阱区12内设置有第二n+区121和第二p+区122，所述第二n+区121和所述第二p+区122相切设置，所述第一p+区112和所述第二n+区121相邻设置，所述第一p+区112与所述第二n+区121之间设置沟槽42。
22.本发明实施例提供的用于静电放电中的场效应可控硅结构，通过在第一p+区和第二n+区之间设置沟槽，在scr开启后，电流必须绕过沟槽的位置，因此增加了电流路径，提高了器件维持电压。因此，本发明提供的用于静电放电中的场效应可控硅结构，通过内嵌的沟槽，一方面提高了器件的维持电压，另一方面通过沟槽的控制使得该器件体内的电子与空穴电流分离，从而达到避免横向器件电流在某处过度集中的问题，有利于提升esd器件的电流能力。
23.具体地，所述沟槽42内形成栅极氧化层41，所述栅极氧化层41上方形成多晶硅栅电极40。
24.作为一种具体地实施方式，如图2所示，所述多晶硅栅电极40、所述第一n+区111和所述第一p+区112三者相连后作为场效应可控硅结构的阳极30，所述第二n+区121和所述第二p+区122连接后作为场效应可控硅结构的阴极31。
25.具体工作原理为，当esd电压超过寄生ldmos阈值电压，scr结构将由寄生ldmos触发，而触发后由于多晶硅栅电极40与阳极30电位相同，在scr发生回扫（snapback）后会在此处耦合一相对恒定的维持电压，该维持电压由于电流路径变长会变得比常规值更高，同时会使得下方的空穴电流分布更深，电子电流更贴近沟槽下边缘，实现电子与空穴电流在空间上分离，避免了电流集中。
26.作为另一种具体地实施方式，所述第一n+区和所述第一p+区连接后作为场效应可控硅结构的阳极，所述多晶硅栅电极、所述第二n+区和所述第二p+区三者相连后作为场效应可控硅结构的阴极。
27.作为另一种具体地实施方式，如图3所示，所述第一n+区111和所述第一p+区112连接后作为场效应可控硅结构的阳极30，所述第二n+区121和所述第二p+区122连接后作为场效应可控硅结构的阴极31，所述多晶硅栅电极40作为独立电极32。
28.如图4所示，为所述多晶硅栅电极40作为独立电极32的具体应用电路原理图，在图4中可以看出，该独立电极32连接rc锁存器触发电路，该电路包括与vdd相连的电阻1，与电阻1另一端相连的电容2，电容2另一端接地。与电阻1与电容2节点相连的反相器3，该反相器3输出端一方面与独立电极32相连，另一方面与一反馈nmos 4的栅极相连，反馈nmos 4的漏极接反相器3的输入端，源极与衬底接地形成锁存器。场效应可控硅结构的阳极30接vdd，阴极31接地。
29.应当理解的是，由于将该独立电极32独立设置，并与rc锁存器触发电路相连，如图4所示，可以使得该场效应可控硅结构应用于更多场合。其原理是当esd出现在vdd上，反相器3输出端会将一个高电位持续锁定在独立电极32上，该电位远比前文中的维持电压更高，因此场效应可控硅结构的内部电流分布将更加分散，避免电流集中。而在静态下，该场效应可控硅结构由于反相器输出电位为恒定的地电位，会使器件保持关态，还可以解决可能出
现的漏电问题。
30.在本发明实施例中，所述第一导电类型衬底包括p型衬底，所述第二导电类型外延层包括n型外延层。
31.在本发明实施例中，所述第一导电类型阱区包括p型阱区，所述第二导电类型阱区包括n型阱区。
32.可以理解的是，以上实施方式仅仅是为了说明本发明的原理而采用的示例性实施方式，然而本发明并不局限于此。对于本领域内的普通技术人员而言，在不脱离本发明的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本发明的保护范围。