半导体基板及其测试方法与流程

1.本公开涉及半导体技术领域，特别涉及半导体基板及其测试方法。


背景技术：

2.随着对高容量的半导体存储装置需求的日益增加，半导体存储装置的集成密度受到人们的关注，为了增加半导体存储装置的集成密度，可以采用自对准双图案(self
‑
aligned double patterning，sadp)工艺来形成具有超出光刻设备限制的精细图案或高集成度的半导体装置和集成电路。


技术实现要素：

3.根据一些实施例，本公开第一方面提供半导体基板，可以包括：
4.半导体衬底，包括测试区；
5.第一导电层，位于所述半导体衬底的测试区中；其中，所述第一导电层包括相互间隔设置的第一测试结构和第二测试线；所述第一测试结构包括间隔设置的第一测试垫和第二测试垫，以及电连接于所述第一测试垫和所述第二测试垫之间的第一测试线；
6.第一绝缘层，位于所述第一导电层背离所述半导体衬底一侧；
7.第二导电层，位于所述第一绝缘层背离所述半导体衬底一侧；其中，所述第二导电层包括第三测试垫和第四测试垫；
8.其中，所述第三测试垫通过第一过孔与所述第二测试线的第一端电连接，所述第四测试垫通过第二过孔与所述第二测试线的第二端电连接；
9.所述第一过孔和所述第二过孔贯穿所述第一绝缘层。
10.在对上述半导体基板中的第一测试线和第二测试线进行测试时，可以在形成第一导电层后，在形成第一绝缘层前，通过直接对第一测试垫和第二测试垫加载电压，以对第一测试线的电阻率进行测试。在形成第二导电层后，通过对第三测试垫和第四测试垫加载电压，以对第二测试线的电阻率进行测试。这样可以在第二导电层设置两个测试垫，即可测试得到第一测试线和第二测试线的电阻率。这样可以不用在第二导电层中额外的设置第一测试线的测试垫，从而可以节省测试区中第二导电层的占用空间。
11.在一些示例中，所述第三测试垫包括相互电连接的第一测试部和第一突出部；其中，所述第一测试部在所述半导体衬底的正投影与所述第一测试垫在所述半导体衬底的正投影交叠；且所述第一突出部是所述半导体衬底的正投影与所述第一测试垫在所述半导体衬底的正投影不交叠；
12.所述第一突出部通过所述第一过孔与所述第二测试线的第一端电连接。
13.在一些示例中，所述第一测试部在所述半导体衬底的正投影覆盖所述第一测试垫在所述半导体衬底的正投影。
14.在一些示例中，所述第一测试部在所述半导体衬底的正投影的边界与所述第一测试垫在所述半导体衬底的正投影的边界重合。
15.在一些示例中，所述第一突出部在所述半导体衬底的正投影覆盖所述第二测试线设置有第一过孔的区域在所述半导体衬底的正投影。
16.在一些示例中，所述第四测试垫包括相互电连接的第二测试部和第二突出部；其中，所述第二测试部在所述半导体衬底的正投影与所述第二测试垫在所述半导体衬底的正投影交叠；且所述第二突出部是所述半导体衬底的正投影与所述第二测试垫在所述半导体衬底的正投影不交叠；
17.所述第二突出部通过所述第二过孔与所述第二测试线的第二端电连接。
18.在一些示例中，所述第二测试部在所述半导体衬底的正投影覆盖所述第二测试垫在所述半导体衬底的正投影。
19.在一些示例中，所述第二测试部在所述半导体衬底的正投影的边界与所述第二测试垫在所述半导体衬底的正投影的边界重合。
20.在一些示例中，所述第二突出部在所述半导体衬底的正投影覆盖所述第二测试线设置有第二过孔的区域在所述半导体衬底的正投影。
21.在一些示例中，所述第二测试线采用自对准双图案工艺形成。
22.根据一些实施例，本公开第二方面提供对上述半导体基板的测试方法，包括：
23.在所述半导体衬底的测试区中形成所述第一导电层后，且在所述半导体衬底的测试区中形成所述第二导电层前，通过测试机台对所述第一测试垫和所述第二测试垫加载不同的电压，确定所述第一测试线的电阻率；
24.在所述半导体衬底的测试区中形成所述第二导电层后，通过所述测试机台对所述第三测试垫和所述第四测试垫加载不同的电压，确定所述第二测试线的电阻率。
25.在对上述半导体基板中的第一测试线和第二测试线进行测试时，可以在形成第一导电层后，在形成第一绝缘层前，通过直接对第一测试垫和第二测试垫加载电压，以对第一测试线的电阻率进行测试。在形成第二导电层后，通过对第三测试垫和第四测试垫加载电压，以对第二测试线的电阻率进行测试。这样可以在第二导电层设置两个测试垫，即可测试得到第一测试线和第二测试线的电阻率。这样可以不用在第二导电层中额外的设置第一测试线的测试垫，从而可以节省测试区中第二导电层的占用空间。
26.在一些示例中，所述通过测试机台对所述第一测试垫和所述第二测试垫加载不同的电压，确定所述第一测试线的电阻率，包括：
27.通过所述测试机台对所述第一测试垫加载第一电压，对所述第二测试垫加载第二电压，得到流经所述第一测试线的第一电流；其中，所述第一电压小于所述第二电压；
28.根据所述第一电压、所述第二电压以及所述第一电流，确定所述第一测试线的电阻率。
29.在一些示例中，所述根据所述第一电压、所述第二电压以及所述第一电流，确定所述第一测试线的电阻率，包括：
30.根据如下公式，确定所述第一测试线的电阻率；
[0031][0032]
[0033]
其中，rm1代表所述第一测试电阻，v1代表所述第一电压，v2代表所述第二电压，i1代表所述第一电流，ρ1代表所述第一测试线的电阻率，s1代表所述第一测试线的横截面积，l1代表所述第一测试线的长度。
[0034]
在一些示例中，所述通过所述测试机台对所述第三测试垫和所述第四测试垫加载不同的电压，确定所述第二测试线的电阻率，包括：
[0035]
通过所述测试机台对所述第三测试垫加载第三电压，对所述第四测试垫加载第四电压，得到流经所述第二测试线的第二电流；其中，所述第三电压小于所述第四电压；
[0036]
根据所述第三电压、所述第四电压以及所述第二电流，确定所述第二测试线的电阻率。
[0037]
在一些示例中，所述根据所述第三电压、所述第四电压以及所述第二电流，确定所述第二测试线的电阻率，包括：
[0038]
根据如下公式，确定所述第二测试线的电阻率；
[0039][0040][0041]
其中，rm2代表所述第二测试电阻，v3代表所述第三电压，v4代表所述第四电压，i2代表所述第二电流，ρ2代表所述第二测试线的电阻率，s2代表所述第二测试线的横截面积，l2代表所述第二测试线的长度。
附图说明
[0042]
图1为本公开实施例中的半导体基板的一些俯视结构示意图；
[0043]
图2a为图1所示的本公开实施例中的半导体基板沿aa’方向上的剖视结构示意图；
[0044]
图2b为图1所示的本公开实施例中的半导体基板沿bb’方向上的剖视结构示意图；
[0045]
图3为本公开实施例中的半导体基板的一些俯视结构示意图；
[0046]
图4a为图3所示的本公开实施例中的半导体基板沿aa’方向上的剖视结构示意图；
[0047]
图4b为图3所示的本公开实施例中的半导体基板沿bb’方向上的剖视结构示意图。
具体实施方式
[0048]
为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例的附图，对本公开实施例的技术方案进行清楚、完整地描述。显然，所描述的实施例是本公开的一部分实施例，而不是全部的实施例。并且在不冲突的情况下，本公开中的实施例及实施例中的特征可以相互组合。基于所描述的本公开的实施例，本领域普通技术人员在无需创造性劳动的前提下所获得的所有其他实施例，都属于本公开保护的范围。
[0049]
除非另外定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理
的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。
[0050]
需要注意的是，附图中各图形的尺寸和形状不反映真实比例，目的只是示意说明本公开内容。并且自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。
[0051]
在本公开实施例中，参考图1至图4b，半导体基板可以具有半导体衬底10。示例性地，半导体衬底10的材质可以包括硅、锗或绝缘体上硅(soi)的半导体，或者包括锗硅化合物、碳化硅或者其他已知材料，例如砷化镓等ⅲ、
ⅴ
族化合物。在半导体衬底10中还可以根据设计需求注入一定的掺杂离子以改变电学参数。示例性地，半导体衬底10可以为硅衬底。
[0052]
在本公开实施例中，参考图1至图4b，半导体衬底10可以包括阵列(array)区与外围区。其中，阵列区可以具有存储单元，字线、位线，存储单元具有存储晶体管和存储柱状电容器。并且，外围区可以具有电路区和测试区。其中，电路区可以具有一些控制电路、保护电路(例如熔断(fuse)器件)等。
[0053]
在本公开实施例中，参考图1至图4b，测试区可以具有位于半导体衬底10上的第一导电层100，位于第一导电层100背离半导体衬底10一侧的第一绝缘层400，位于第一绝缘层400背离半导体衬底10一侧的第二导电层200。其中，第一导电层100和第二导电层200的材料可以为金属材料。
[0054]
在本公开实施例中，参考图1至图4b，可以采用sadp工艺，在阵列区中形成位于第一导电层100中的各结构的图形，以及在测试区形成位于第一导电层100中的各结构的图形。示例性地，在测试区中，第一导电层100可以包括相互间隔设置的第一测试结构和第二测试线120；第一测试结构包括间隔设置的第一测试垫131和第二测试垫132，以及电连接于第一测试垫131和第二测试垫132之间的第一测试线110。在一些示例中，在阵列区中，先制备存储晶体管，之后制备存储柱状电容器，之后制备第一导电层100。示例性地，第一导电层100可以包括一些信号走线(例如，与存储柱状电容器的公共电极连接的电容引线)。示例性地，可以采用sadp工艺在阵列区中形成信号走线的图形的同时，在测试区中形成相应的测试线，以通过测试线得到该图形的方块电阻。例如，第一导电层100中阵列区中的信号走线和第一测试结构和第二测试线120可以是采用sadp工艺同时形成的。
[0055]
在本公开实施例中，参考图1至图4b，可以采用sadp工艺，在阵列区中形成位于第一导电层100中的信号走线，以及在测试区形成位于第一导电层100中的第一测试结构和第二测试线120的图形。在形成了第一导电层100中各结构的图形后，可以通过测试机台对第一测试垫131和第二测试垫132加载不同的电压，以确定第一测试线110的电阻率。由于对第一测试垫131和第二测试垫132加载不同的电压，可以使第一测试垫131和第二测试垫132之间产生电流，该电流流经第一测试线110，从而可以根据该电流得到第一测试线110的电阻率。
[0056]
示例性地，可以通过测试机台对第一测试垫131加载第一电压，对第二测试垫132加载第二电压，得到流经第一测试线110的第一电流。其中，可以使第一电压小于第二电压。例如，第一电压可以为0v，第二电压为正值(例如5v)。测试机台可以直接读出第一电流。当然，在实际应用中，可以根据应用的需求对第一电压和第二电压的具体数值进行设定，在此不作限定。
[0057]
这样可以根据第一电压、第二电压以及第一电流，通过公式和确定得到第一测试线110的电阻率ρ1。其中，rm1代表第一测试电阻，v1代表第一电压，v2代表第二电压，i1代表第一电流，ρ1代表第一测试线110的电阻率，s1代表第一测试线110的横截面积，l1代表第一测试线110的长度。需要说明的是，第一测试线110的横截面积和长度可以根据制备工艺得到。
[0058]
在本公开实施例中，参考图1至图4b，在第一导电层100背离半导体衬底10一侧形成第一绝缘层400，第一绝缘层400覆盖于阵列区和测试区上，以通过第一绝缘层400保护第一导电层100。其中，可以采用光刻工艺和刻蚀工艺在位于测试区中的第一绝缘层400中形成第一过孔310和第二过孔320，以用于信号搭接。当然，阵列区中可能也会需要进行信号搭接，因此也可以采用光刻工艺和刻蚀工艺在位于阵列区中的第一绝缘层400上形成过孔。
[0059]
在本公开实施例中，参考图1至图4b，在第一绝缘层400背离半导体衬底10一侧形成第二导电层200。示例性地，可以采用光刻工艺和刻蚀工艺，在阵列区中形成位于第二导电层200中的信号走线(例如，与电容引线连接的转接引线)，以及在测试区形成位于第二导电层200中的第三测试垫230和第四测试垫240的图形。示例性地，第二导电层200可以包括第三测试垫230和第四测试垫240。其中，第三测试垫230通过第一过孔310与第二测试线120的第一端电连接，第四测试垫240通过第二过孔320与第二测试线120的第二端电连接。在形成了第二导电层200中各结构的图形后，可以通过测试机台对第三测试垫230和第四测试垫240加载不同的电压，确定第二测试线120的电阻率。由于对第三测试垫230和第四测试垫240加载不同的电压，可以使第三测试垫230和第四测试垫240之间产生电流，该电流流经第二测试线120，从而可以根据该电流得到第二测试线120的电阻率。
[0060]
示例性地，可以通过测试机台对第三测试垫230加载第三电压，对第四测试垫240加载第四电压，得到流经第二测试线120的第二电流；其中，第三电压小于第四电压。例如，第三电压可以为0v，第二电压可以为正值(例如5v)。测试机台可以直接读出第二电流。当然，在实际应用中，可以根据应用的需求对第三电压和第四电压的具体数值进行设定，在此不作限定。
[0061]
这样可以根据第三电压、第四电压以及第二电流，通过公式和确定得到第二测试线120的电阻率ρ2。其中，rm2代表第二测试电阻，v3代表第三电压，v4代表第四电压，i2代表第二电流，ρ2代表第二测试线120的电阻率，s2代表第二测试线120的横截面积，l2代表第二测试线120的长度。需要说明的是，第二测试线120的横截面积和长度可以根据制备工艺得到。
[0062]
基于对上述半导体基板的测试方法，可以在第二导电层200设置两个测试垫，即可测试得到第一测试线110和第二测试线120的电阻率。这样可以不用在第二导电层200中额外的设置第一测试线110的测试垫，从而可以节省测试区中第二导电层200的占用空间。
[0063]
在本公开实施例中，为了避免第一测试线110和第二测试线120通过第一过孔310短路，参考图1至图4b，可以使第三测试垫230包括相互电连接的第一测试部231和第一突出
部232，即第一测试部231和第一突出部232是整体结构，形成了第三测试垫230。其中，第一测试部231在半导体衬底10的正投影与第一测试垫131在半导体衬底10的正投影交叠，这样可以降低第一测试部231占用额外的面积导致测试区空间增加。并且，第一突出部232在半导体衬底10的正投影与第一测试垫131在半导体衬底10的正投影不交叠，并且第一突出部232通过第一过孔310与第二测试线120的第一端电连接。这样通过设置向外凸出的第一突出部232，可以使第一过孔310远离第一测试垫131所在的区域，从而可以尽可能避免第三测试垫230与第一测试线110通过第一过孔310电连接，尽可能的提高测试得到的第二测试线120的电阻率的准确性。
[0064]
在本公开实施例中，参考图1至图4b，可以使第一突出部232在半导体衬底10的正投影覆盖第一过孔310在半导体衬底10的正投影。并且，使第二测试线120在半导体衬底10的正投影覆盖第一过孔310在半导体衬底10的正投影。
[0065]
在本公开实施例中，参考图1至图4b，可以使第一突出部232在半导体衬底10的正投影覆盖第二测试线120设置有第一过孔310的区域在半导体衬底10的正投影。
[0066]
在本公开实施例中，进一步地，为了降低第一测试部231占用额外的面积导致测试区空间增加，可以使第一测试部231在半导体衬底10的正投影覆盖第一测试垫131在半导体衬底10的正投影。如图1所示，可以使第一测试部231在半导体衬底10的正投影的边界与第一测试垫131在半导体衬底10的正投影的边界具有设定距离(可以根据实际应用的需求确定)的间隙。如图3所示，也可以使第一测试部231在半导体衬底10的正投影的边界与第一测试垫131在半导体衬底10的正投影的边界重合。
[0067]
在本公开实施例中，为了避免第一测试线110和第二测试线120通过第二过孔320短路，参考图1至图4b，可以使第四测试垫240包括相互电连接的第二测试部241和第二突出部242，即第二测试部241和第二突出部242是整体结构，形成了第四测试垫240。其中，第二测试部241在半导体衬底10的正投影与第二测试垫132在半导体衬底10的正投影交叠，这样可以降低第二测试部241占用额外的面积导致测试区空间增加。并且，第二突出部242在半导体衬底10的正投影与第二测试垫132在半导体衬底10的正投影不交叠，并且第二突出部242通过第二过孔320与第二测试线120的第二端电连接。这样通过设置向外凸出的第二突出部242，可以使第二过孔320远离第二测试垫132所在的区域，从而可以尽可能避免第三测试垫230与第一测试线110通过第一过孔310电连接，尽可能的提高测试得到的第二测试线120的电阻率的准确性。
[0068]
在本公开实施例中，参考图1至图4b，可以使第二突出部242在半导体衬底10的正投影覆盖第二过孔320在半导体衬底10的正投影。并且，使第二测试线120在半导体衬底10的正投影覆盖第二过孔320在半导体衬底10的正投影。
[0069]
在本公开实施例中，参考图1至图4b，可以使第二突出部242在半导体衬底10的正投影覆盖第二测试线120设置有第二过孔320的区域在半导体衬底10的正投影。
[0070]
在本公开实施例中，进一步地，为了降低第二测试部241占用额外的面积导致测试区空间增加，可以使第二测试部241在半导体衬底10的正投影覆盖第二测试垫132在半导体衬底10的正投影。如图1所示，可以使第二测试部241在半导体衬底10的正投影的边界与第二测试垫132在半导体衬底10的正投影的边界具有设定距离(可以根据实际应用的需求确定)的间隙。如图3所示，也可以使第二测试部241在半导体衬底10的正投影的边界与第二测
试垫132在半导体衬底10的正投影的边界重合。
[0071]
显然，本领域的技术人员可以对本公开进行各种改动和变型而不脱离本公开的精神和范围。这样，倘若本公开的这些修改和变型属于本公开权利要求及其等同技术的范围之内，则本公开也意图包含这些改动和变型在内。