半导体装置及其制备方法与流程

半导体装置及其制备方法
1.交叉引用
2.本公开主张2020年11月23日申请的美国正式申请案第17/101,281号的优先权及益处，该美国正式申请案的内容以全文引用的方式并入本文中。
技术领域
3.本公开涉及一种半导体装置及其制备方法。更具体地，本公开涉及一种相邻导线之间具有气隙的半导体装置与其制备方法。


背景技术：

4.集成电路(ic)装置通常在制备过程中设置所有内部连接。然而，由于生产集成电路的高研发成本、长制造时间、及高制备设备成本，从业者通常希冀电路可被设置或编程。上述电路被称为可编程电路，且其通常包含可编程链。可编程链为在ic装置被制造和封装之后，由从业者在选定的电子节点处断开或建立的电连接线路，以激活或停用相应的选定的电子节点。
5.一种类型的可编程链为熔丝结构。可编程链在ic装置内通过于选定的交叉点处熔断熔丝结构而被编程，以建立一通路。已熔断和未熔断链的组合代表一和零的数字模式，其表示从业者希望存储在ic装置中的数据。另一种类型的可编程链为反熔丝结构。与在具有熔丝结构的情况下导致通路的编程机制不同，反熔丝结构中的编程机制在其中建立短路或相对低的电阻链接。
6.在集成电路的制备中，熔丝结构和反熔丝结构被广泛用于容错。例如，熔丝结构和反熔丝结构可设置于半导体装置的电路路径中。然而，半导体装置的制备与整合涉及许多复杂的步骤及操作。半导体装置的整合越发复杂。半导体装置制造和整合的复杂度的增加可能导致缺陷。相应地，需要不断改进半导体装置的结构和工艺，以解决缺陷，并借此提高性能。
7.上文的“现有技术”说明仅是提供背景技术，并未承认上文的“现有技术”说明公开本公开的标的，不构成本公开的现有技术，且上文的“现有技术”的任何说明均不应作为本公开的任一部分。


技术实现要素：

8.本公开的一个实施例提供一种半导体装置。该半导体装置包括设置于一半导体基底之上的一第一介电层，及设置于该第一介电层之上的一第一电极。该半导体装置亦包括设置于该第一电极之上的一熔丝链，及设置于该熔丝链之上的一第二电极。该半导体装置还包括相邻设置于该第一电极的一第三电极，及将该第一电极自该第一介电层与该第三电极分开的一第二介电层。该第一电极、该熔丝链、及该第二电极形成一熔丝结构，而该第一电极、该第三电极、及该第二介电层位于该第一电极与该第三电极之间的一部分形成一反熔丝结构。
9.在一些实施例中，该第三电极与该第一介电层直接接触。在一些实施例中，该第三电极被该第二介电层所覆盖。在一些实施例中，该第一电极于剖面视角中具有一圆形轮廓。在一些实施例中，该第一电极与该熔丝链被该第二介电层所围绕。在一些实施例中，该第二电极的一下部部分被该第二介电层所围绕。在一些实施例中，该第一电极具有一第一宽度，该熔丝链具有一第二宽度，该第二电极具有一第三宽度，其中该第三宽度大于该第一宽度，且该第一宽度大于该第二宽度。
10.本公开的另一个实施例提供一种半导体装置。该半导体装置包括设置于一半导体基底之上的一第一介电层，及设置于该第一介电层之上且互相平行延伸的一第一导电线与一第二导电线。该半导体装置包括设置于该第一导电线与该第二导电线之间的一第二介电层。该第一导电线与该第二导电线被该第二介电层所覆盖。该半导体装置还包括设置于该第二介电层之上的一第三介电层。该第三介电层具有与该第二介电层不同的蚀刻选择性。此外，该半导体装置包括设置于该第一导电线与该第二导电线之间的一第一电极。该第一电极具有一圆形的轮廓，且该第一电极藉该第二介电层与该第一介电层分开。该半导体装置亦包括设置于该第一电极之上的一第二电极。该第二电极自该第二介电层延伸至该第三介电层。
11.在一些实施例中，该第一电极、该第一导电线、及该第二介电层夹置于该第一电极与该第一导电线之间的一部分形成一反熔丝结构。在一些实施例中，该半导体装置还包括一熔丝链，设置于该第一电极与该第二电极之间，其中该第一电极、该第二电极、及该熔丝链形成一熔丝结构。在一些实施例中，该第一电极与该第一导电线直接接触，且其中该第一电极与该第一导电线形成一熔丝结构。在一些实施例中，该半导体装置还包括一介电部分，设置于该第一电极与该第二电极之间，其中该第一电极、该第二电极、及该介电部分形成一反熔丝结构。在一些实施例中，该介电部分具有一第一宽度，该第二电极具有一第二宽度，且该第二宽度大于该第一宽度。在一些实施例中，该半导体装置还包括一第三导电线，设置于该第一介电层之上且与该第一导电线平行，其中该第一导电线位于该第二导电线与该第三导电线之间，且其中第一导电线位于该第三导电线之间具有一气隙，该气隙被该第三介电层所密封。在一些实施例中，该第一导电线的一侧壁与该第三导电线的一侧壁经由该气隙而曝露。
12.本公开的另一个实施例提供一种半导体装置。该半导体装置包括设置于一半导体基底之上的一第一介电层，及设置于该第一介电层之上的一第二介电层。该半导体装置亦包括设置于该第二介电层内的一第一电极，及设置于该第一电极之上的一介电部分。该半导体装置还包括设置于该介电部分之上的一第二电极，及相邻于且直接接触该第一电极的一第三电极。该第一电极、该介电部分、及该第二电极形成一反熔丝结构，而该第一电极与该第三电极形成一熔丝结构。
13.在一些实施例中，该第一电极藉该第二介电层与该第一介电层分开，及该第三电极与该第一介电层直接接触。在一些实施例中，该介电部分被该第二介电层所围绕，其中该第一电极具有一第一宽度，该介电部分具有一第二宽度，且该第一宽度大于该第二宽度。在一些实施例中，该第三电极夹置于该第一电极与该第二介电层中的一气隙之间，其中该第一电极与该气隙于剖面视角中具有圆形轮廓。在一些实施例中，该半导体装置还包括一第三介电层，设置于该第二介电层之上且围绕该第二电极，其中该第二介电层的顶面高于该
第三介电层与该气隙之间的一介面。
14.本公开的实施例提供一种半导体装置及其制备方法。在一些实施例中，该半导体装置包括设置于该第一电极之上的一熔丝链，及设置于该熔丝链之上的一第二电极。在一些实施例中，该半导体装置还包括相邻设置于该第一电极的一第三电极，及将该第一电极自该第一介电层与该第三电极分开的一介电层。该第一电极、该熔丝链、及该第二电极形成一垂直的熔丝结构，而该第一电极、该第三电极、及该介电层位于该第一电极与该第三电极之间的一部分形成一侧向的反熔丝结构。因此，本公开的半导体装置整合垂直的熔丝结构及侧向的反熔丝结构。因此，半导体装置的整合性将提升。
15.上文已相当广泛地概述本公开的技术特征及优点，从而使下文的本公开详细描述得以获得较佳了解。构成本公开的权利要求标的的其它技术特征及优点将描述于下文。本公开所属技术领域中技术人员应了解，可相当容易地利用下文公开的概念与特定实施例可作为修改或设计其它结构或工艺而实现与本公开相同的目的。本公开所属技术领域中的技术人员亦应了解，这类等效建构无法脱离随附的权利要求所界定的本公开的构思和范围。
附图说明
16.参阅实施方式与权利要求合并考量附图时，可得以更全面了解本公开的公开内容，附图中相同的元件符号是指相同的元件。
17.图1为示意图，以剖面图例示一些实施例的半导体装置。
18.图2为示意图，以剖面图例示一些实施例经修饰的半导体装置。
19.图3为示意图，以流程图例示一些实施例中半导体装置的制备方法。
20.图4为示意图，以流程图例示一些实施例中经修饰的半导体装置的制备方法。
21.图5为示意图，以剖面图例示一些实施例中形成半导体装置流程里按序形成第一介电层及图形化遮罩于半导体基底之上的中间阶段。
22.图6为示意图，以剖面图例示一些实施例中形成半导体装置流程里以图形化遮罩为遮罩以蚀刻第一介电层的中间阶段。
23.图7为示意图，以剖面图例示一些实施例中形成半导体装置流程里形成多个导线于第一介电层内的中间阶段。
24.图8为示意图，以剖面图例示一些实施例中形成半导体装置流程里移除位于导线间的部分第一介电层的中间阶段。
25.图9为示意图，以剖面图例示一些实施例中形成半导体装置流程里形成第二介电层于第一介电层及导线之上的中间阶段。
26.图10为示意图，以剖面图例示一些实施例中形成半导体装置流程里形成第三介电层于第二介电层之上的中间阶段。
27.图11为示意图，以剖面图例示一些实施例中形成半导体装置流程里形成图形化遮罩于第三介电层之上的中间阶段。
28.图12为示意图，以剖面图例示一些实施例中形成半导体装置流程里以图形化遮罩为遮罩以蚀刻第二介电层及第三介电层的中间阶段。
29.图13为示意图，以剖面图例示一些实施例中形成半导体装置流程里形成图形化遮罩于第三介电层之上的中间阶段。
30.图14为示意图，以剖面图例示一些实施例中形成半导体装置流程里以图形化遮罩为遮罩以蚀刻第三介电层的上部部分的中间阶段。
31.图15为示意图，以剖面图例示一些实施例中形成经修饰的半导体装置流程里形成第二介电层于第一介电层及导线之上的中间阶段。
32.图16为示意图，以剖面图例示一些实施例中形成经修饰的半导体装置流程里形成第三介电层于第二介电层之上的中间阶段。
33.图17为示意图，以剖面图例示一些实施例中形成经修饰的半导体装置流程里形成开口于第三介电层及第二介电层内的中间阶段。
34.图18为示意图，以剖面图例示一些实施例中形成经修饰的半导体装置流程里经由位于第三介电层里的开口形成第一电极于相邻的两导线之间的中间阶段。
35.图19为示意图，以剖面图例示一些实施例中形成经修饰的半导体装置流程里形成介电部分于第一电极之上的中间阶段。
36.图20为示意图，以剖面图例示一些实施例中形成经修饰的半导体装置流程里扩大第三介电层里的开口的上部部分的中间阶段。
37.附图标记说明：
38.10：制备方法
39.30：制备方法
40.100：半导体装置
41.101：半导体基底
42.103：介电层
43.103p：突出部分
44.105：图形化遮罩(掩膜)
45.110a：开口
46.110b：开口
47.110c：开口
48.110d：开口
49.110e：开口
50.110f：开口
51.113a：导线
52.113b：导线
53.113c：导线
54.113d：导线
55.113e：导线
56.113f：导线
57.115：图形化遮罩
58.120a：开口
59.120b：开口
60.120c：开口
61.120d：开口
62.123：介电层
63.130a：开口
64.130b：开口
65.130c：开口
66.130d：开口
67.131a：气隙
68.131a：下部部分
69.131b：气隙
70.131b：下部部分
71.131c：气隙
72.131c：下部部分
73.131d：气隙
74.131d：下部部分
75.132a：上部部分
76.132b：上部部分
77.132c：上部部分
78.132d：上部部分
79.135：介电层
80.137：图形化遮罩
81.140：开口
82.141：下部部分
83.142：上部部分
84.142'：剩余上部部分
85.145：图形化遮罩
86.150a：开口
87.150b：开口
88.153：电极
89.155：熔丝链
90.157：电极
91.159：熔丝结构
92.161a：导线
93.161b：导线
94.169：反熔丝结构
95.200：半导体装置
96.201：半导体基底
97.203：介电层
98.203p：突出部分
99.213a：导线
100.213b：导线
101.213c：导线
102.213d：导线
103.213e：导线
104.213f：导线
105.223：介电层
106.230a：开口
107.230b：开口
108.230c：开口
109.230d：开口
110.231a：气隙
111.231a：下部部分
112.231b：气隙
113.231b：下部部分
114.231c：气隙
115.231c：下部部分
116.231d：气隙
117.231d：下部部分
118.232a：上部部分
119.232b：上部部分
120.232c：上部部分
121.232d：上部部分
122.235：介电层
123.240：开口
124.241：下部部分
125.242：上部部分
126.242'：剩余上部部分
127.250a：开口
128.250b：开口
129.253：电极
130.255：介电部分
131.257：电极
132.259：反熔丝结构
133.261a：导线
134.261b：导线
135.269：熔丝结构
136.s1：顶面
137.s2：底面
138.sw1：侧壁
139.sw2：侧壁
140.w1：宽度
141.w2：宽度
142.w3：宽度
143.w4：宽度
144.w5：宽度
145.w8：宽度
146.w9：宽度
147.w10：宽度
具体实施方式
148.本公开的以下说明伴随并入且组成说明书的一部分的附图，说明本公开的实施例，然而本公开并不受限于该实施例。此外，以下的实施例可适当整合以下实施例以完成另一实施例。
[0149]“一实施例”、“实施例”、“例示实施例”、“其他实施例”、“另一实施例”等是指本公开所描述的实施例可包含特定特征、结构或是特性，然而并非每一实施例必须包含该特定特征、结构或是特性。再者，重复使用“在实施例中”一语并非必须指相同实施例，然而可为相同实施例。
[0150]
为了使得本公开可被完全理解，以下说明提供详细的步骤与结构。显然，本公开的实施不会限制该技艺中的技术人士已知的特定细节。此外，已知的结构与步骤不再详述，以免不必要地限制本公开。本公开的优选实施例详述如下。然而，除了详细说明之外，本公开亦可广泛实施于其他实施例中。本公开的范围不限于详细说明的内容，而是由权利要求定义。
[0151]
图1为示意图，以剖面图例示一些实施例的半导体装置。如图1所示，半导体装置100包括一半导体基底101、设置于半导体基底101之上的一介电层103(亦视为第一介电层)、及多个导线113a、113b、113c、113d、113e、113f。在一些实施例中，导线113a、113b、113c、113d、113e、113f间互相平行，且介电层103具有一突出部分103p设置于导线113d、113e之间。
[0152]
此外，半导体装置100包括设置于介电层103及导线113a、113b、113c、113d、113e、113f之上的一介电层123(亦视为第二介电层)和设置于介电层123之上的一介电层135(亦视为第三介电层)。在一些实施例中，导线113a、113b、113c、113d、113e、113f的顶面和侧壁被介电层123覆盖。换句话说，介电层123延伸至导线113a、113b、113c、113d、113e、113f之间的空间。
[0153]
在一些实施例中，半导体装置100包括被介电层123、135封闭的多个气隙131b、131c、131d。如图1所示，气隙131b位于导线113b、113c之间，气隙131c位于导线113c、113d之间，气隙131d位于导线113e、113f之间。在一些实施例中，介电层123的顶面s1高于介电层135的底面s2(介电层135的底面s2亦视为介电层135和气隙131b的介面)。在一些实施例中，气隙131b、131c、131d在剖面视角中具有一瓶状轮廓。
[0154]
此外，半导体装置100包括设置于介电层123中且位于导线113a、113b间的一电极153、设置于电极153之上的一熔丝链155、及设置于熔丝链155之上的一电极157。在一些实
施例中，电极153、熔丝链155及电极157的下部部分被介电层123所环绕，且电极157的上部部分被介电层135所环绕。此外，半导体装置100包括设置于介电层135的上部部分的多个导线161a、161b。在一些实施例中，导线161a设置于电极157之上。
[0155]
需要注意的是，在一些实施例中，电极153(亦视为第一电极)、熔丝链155及电极157(亦视为第二电极)形成一熔丝结构159。在一些实施例中，电极153、邻近于电极153的导线(例如，导线113b，亦视为第三电极)及位于其间的部分介电层123形成一反熔丝结构(例如，反熔丝结构169)。通过整合垂直的熔丝结构159及侧向的反熔丝结构169于半导体装置100，半导体装置100的整合性将得以提升。
[0156]
如图1所示，电极153具有宽度w1，熔丝链155具有宽度w3，及电极157具有宽度w4。在一些实施例中，宽度w4大于宽度w1，宽度w1大于宽度w3。此外，导线161a具有宽度w5。在一些实施例中，宽度w5大于电极157的宽度w4。在一些实施例中，导线113a、113b、113c、113d、113e、113f以实质上相等的空间分开。
[0157]
图2为示意图，以剖面图例示一些实施例的经修饰的半导体装置200。相似于半导体装置100，半导体装置200包括一半导体基底201、设置于半导体基底201之上的一介电层203(亦视为第一介电层)、及多个导线213a、213b、213c、213d、213e、213f。在一些实施例中，导线213a、213b、213c、213d、213e、213f间互相平行且以实质上相等的空间分开，介电层203具有一突出部分203p设置于导线213d、213e之间。
[0158]
此外，半导体装置200包括设置于介电层203及导线213a、213b、213c、213d、213e、213f之上的一介电层223(亦视为第二介电层)和设置于介电层223之上的一介电层235(亦视为第三介电层)。在一些实施例中，半导体装置200包括设置于导线213b、213c之间的一气隙231b，及设置于导线213e、213f之间的气隙231d。在一些实施例中，介电层223的顶面s1高于介电层235的底面s2(介电层235的底面s2亦视为介电层235和气隙231b的介面)。
[0159]
半导体装置100与半导体装置200之间的差异在于半导体装置200的气隙231b、231c、231d被介电层223、介电层235、及导线213b、213c、213d、213e、213f所封闭。在一些实施例中，导线213b、213c、213d、213e、213f侧壁的部分通过气隙231b、231c、231d曝露。例如，导线213b的侧壁sw1及导线213c的侧壁sw2通过气隙231b部分地曝露。
[0160]
此外，半导体装置200包括设置于介电层223中且位于导线213a、213b间的一电极253、设置于电极253之上的一介电部分255、及设置于介电部分255之上的一电极257。在一些实施例中，电极253与导线213a、213b直接接触。在一些实施例中，电极253、电极253及电极257的下部部分被介电层223所环绕，且电极257的上部部分被介电层235所环绕。此外，半导体装置200包括设置于介电层235的上部部分的多个导线261a、261b。在一些实施例中，导线261a设置于电极257之上。
[0161]
需要注意的是，在一些实施例中，电极253(亦视为第一电极)、电极253及电极257(亦视为第二电极)形成一反熔丝结构259，且电极253与邻近于电极253的导线(例如，导线213b，亦视为第三电极)形成一熔丝结构(例如，熔丝结构269)。通过整合垂直的反熔丝结构259及侧向的熔丝结构269于半导体装置200，半导体装置200的整合性将得以提升。
[0162]
如图2所示，电极253具有宽度w1，介电部分255具有宽度w8，及电极257具有宽度w9。在一些实施例中，宽度w1及宽度w9大于宽度w8。此外，导线261a具有宽度w10。在一些实施例中，宽度w10大于电极257的宽度w9。
[0163]
图3为示意图，以流程图例示一些实施例中半导体装置100的制备方法10，制备方法10包括步骤s11、s13、s15、s17、s19及s21。图4为示意图，以流程图例示一些实施例中半导体装置200的制备方法30，制备方法30包括s31、s33、s35、s37、s39、s41、s43及s45。图3的步骤s11至s21及图4中的s31至s45于下列图示中详细描述。
[0164]
图5至图14为示意图，以剖面图例示一些实施例形成半导体装置100的中间阶段。如图5所示，提供一半导体基底101。半导体基底101为半导体晶圆，例如硅晶圆。
[0165]
替代地或额外地，半导体基底101包括元素的半导体材料、化合物的半导体材料、及/或合金的半导体材料。元素的半导体材料的例子包括，但不以此为限，结晶硅、多晶硅、非晶硅、锗、及/或钻石。化合物的半导体材料的例子包括，但不以此为限，碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、及/或锑化铟。合金的半导体材料的例子包括，但不以此为限，sige、gaasp、alinas、algaas、gainas、gainp、及/或gainasp。
[0166]
在一些实施例中，半导体基底101包括一外延层。例如，半导体基底101具有覆盖一块才半导体的一外延层。在一些实施例中，半导体基底101为一绝缘层上覆半导体基底，其包括一基底、位于基底之上的一埋藏氧化层、及位于埋藏氧化层之上的半导体层，例如，一绝缘层上覆硅(soi)基底、一绝缘层上覆硅锗(sgoi)基底、或一绝缘层上覆锗(sog)基底。绝缘层上覆半导体基底可利用氧植入分离(simox)、晶圆键结、及/或其他可行的制备方法制备。
[0167]
同样参照图5，在一些实施例中，介电层103形成于半导体基底101之上。分别的步骤说明于图3制备方法10中的步骤s11。在一些实施例中，介电层103由低介电常数介电材料形成。在一些实施例中，低介电常数介电材料的介电常数(k值)小于4。低介电常数介电材料的例子，但不以此为限，包括氧化硅、氮化硅、氮氧化硅、碳氮化硅(sicn)、氮碳氧化硅(siocn)、氟化硅玻璃(fsg)、碳掺杂氧化硅、无定形氟化碳、聚对二甲苯、双苯并环丁烯(bcb)、或聚酰亚胺。
[0168]
此外，介电层103通过沉积工艺形成。沉积工艺包括化学气相沉积(cvd)工艺、物理气相沉积(pvd)工艺、原子层沉积(ald)工艺、旋转涂布工艺、或其他可行的工艺。如图5所示，在一些实施例中，在介电层103形成后，一图形化遮罩105形成于介电层103之上。
[0169]
如图6所示，在一些实施例中，接着利用图形化遮罩105作为遮罩，蚀刻介电层103，以形成开口110a、110b、110c、110d、110e、110f于介电层103。在一些实施例中，开口110a、110b、110c、110d、110e、110f彼此间互相平行。
[0170]
在一些实施例中，各开口110a、110b、110c、110d、110e、110f具有实质上相同的宽度。在一些实施例中，开口110a、110b、110c、110d、110e、110f中的各相邻对具有实质上相同的距离。于本揭漏中，用语“实质上”代表至少90％，较佳地95％，更佳地98％，及最佳地99％。在一些实施例中，介电层103被以湿式蚀刻工艺、干式蚀刻工艺、或其组合蚀刻。于蚀刻工艺后，图形化遮罩105将被移除。
[0171]
如图6所示，在一些实施例中，接着导线113a、113b、113c、113d、113e、113f形成于开口110a、110b、110c、110d、110e、110f。分别的步骤说明于图3制备方法10中的步骤s13。于此阶段，导线113a、113b、113c、113d、113e、113f被介电层103所围绕。
[0172]
在一些实施例中，导线113a、113b、113c、113d、113e、113f包括铝(al)、铜(cu)、钨(w)、钛(ti)、钽(ta)、或其他可行的导电材料。形成导线113a、113b、113c、113d、113e、113f
包括共形地沉积一导电材料(未示出)于介电层103之上，且填满开口110a、110b、110c、110d、110e、110f；及执行一平坦化工艺，以移除导电材料于介电层103顶面之上多余的部分。形成导线113a、113b、113c、113d、113e、113f的沉积工艺包括cvd工艺、pvd工艺、ald工艺、电镀工艺、溅镀工艺、或其组合。形成导线113a、113b、113c、113d、113e、113f的平坦化工艺包括化学机械研磨(cmp)工艺。
[0173]
如图7所示，在一些实施例中，在导线113a、113b、113c、113d、113e、113f形成后，一图形化遮罩115形成于介电层103之上。在一些实施例中，图形化遮罩115被设置以保护介电层103的某些区域，使其在后续的蚀刻工艺中保持完整。
[0174]
如图8所示，在一些实施例中，接着，利用图形化遮罩115与导线113a、113b、113c、113d、113e、113f作为遮罩，蚀刻介电层103，以形成多个开口120a、120b、120c、120d于导线113a、113b、113c、113d、113e、113f之间。在一些实施例中，蚀刻工艺被执行至介于导线113a、113b、113c、113d、113e、113f间的介电层103的顶面与导线113a、113b、113c、113d、113e、113f的底面实质地等高。
[0175]
在一些实施例中，形成开口120a、120b、120c、120d的蚀刻工艺为湿式蚀刻工艺、干式蚀刻工艺、或其组合。此外，在一些实施例中，于蚀刻工艺后，被图形化遮罩115所遮蔽的介电层103的突出部分103p仍保持完整，图形化遮罩115将被移除以曝露突出部分103p。
[0176]
如图9所示，在一些实施例中，形成开口120a、120b、120c、120d后，介电层123共形地沉积于导线113a、113b、113c、113d、113e、113f之上。分别的步骤说明于图3制备方法10中的步骤s15。在一些实施例中，介电层103的突出部分103p的顶面被介电层123所覆盖。
[0177]
在一些实施例中，介电层123延伸至开口120a、120b、120c、120d以衬于导线113a、113b、113c、113d、113e、113f的侧壁，以形成开口130a、130b、130c、130d于导线113a、113b、113c、113d、113e、113f之间。此外，介电层123具有位于开口130a、130b、130c、130d顶部部分的一颈部。在一些实施例中，各开口130a、130b、130c、130d包括一底部部分与一顶部部分。例如，开口130a包括一下部部分131a与一上部部分132a；开口130b包括一下部部分131b与一上部部分132b；开口130c包括一下部部分131c与一上部部分132c；及开口130d包括一下部部分131d与一上部部分132d。
[0178]
同样参照图9，在一些实施例中，各开口130a、130b、130c、130d的下部部分的宽度大于对应的上部部分的宽度。例如，开口130a的下部部分131a具有宽度w1，开口130a的上部部分132a具有宽度w2，且宽度w1大于宽度w2。此外，介电层123包括氧化硅、氮化硅、氮氧化硅、或其他可行的材料，且介电层123由cvd工艺、一等离子体增强化学气相沉积(pecvd)工艺、或其他可行的工艺所形成。
[0179]
如图10所示，在一些实施例中，接着，介电层135形成于介电层123之上。在一些实施例中，开口130a、130b、130c、130d未完全被介电层135所填满，以形成气隙131b、131c、131d。分别的步骤说明于图3制备方法10中的步骤s17。
[0180]
在一些实施例中，介电层135延伸以填充开口130a、130b、130c、130d的上部部分132a、132b、132c、132d，而开口130a、130b、130c、130d剩余的部分(即，下部部分131a、131b、131c、131d)则被介电层135与介电层123封闭，以获得气隙131a、131b、131c、131d。形成介电层135的某些材料及工艺相似或相同于形成介电层123的材料或工艺，其细节于此不在重复。在一些实施例中，介电层135由相较于介电层123的材料具有高蚀刻选择性的材料所形
成。
[0181]
如图11所示，在一些实施例中，在气隙131a、131b、131c、131d获得后，一图形化遮罩137形成于介电层135之上。如图12所示，在一些实施例中，接着利用图形化遮罩137作为遮罩，蚀刻介电层135，以形成开口140穿透介电层135。蚀刻工艺包括湿式蚀刻工艺、干式蚀刻工艺、或其组合。
[0182]
在一些实施例中，开口140自介电层135延伸至介电层123，以连接气隙131a。分别的步骤说明于图3制备方法10中的步骤s19。如前所述，由于介电层135由相较于介电层123的材料具有高蚀刻选择性的材料所形成，介电层123于介电层135被蚀穿蚀仅被稍微移除，而蚀刻工艺被执行直至封闭的气隙131a被打开。
[0183]
具体地，开口140包括一下部部分141与一上部部分142。在一些实施例中，开口140的下部部分141具有宽度w3，开口140的上部部分142具有宽度w4，且宽度w4大于宽度w3。于开口140获得后，图形化遮罩137将被移除。
[0184]
如图13所示，在一些实施例中，接着，图形化遮罩145形成于介电层135之上。如图14所示，在一些实施例中，接着利用图形化遮罩145作为遮罩，蚀刻介电层135，以形成开口150b、150b于介电层135的上部部分。蚀刻工艺包括湿式蚀刻工艺、干式蚀刻工艺、或其组合。
[0185]
在一些实施例中，开口150a通过扩大开口140的上部部分所形成。于形成开口150a、150b的蚀刻工艺后，开口150a与开口140的剩余上部部分142’相连。具体地，开口150a具有一宽度w5，且宽度w5大于开口140的剩余上部部分142’的宽度w4。于开口150a、150b获得后，图形化遮罩145将被移除。
[0186]
参照回图1，在一些实施例中，一导电材料被沉积，以形成电极153于曝露的气隙131a、熔丝链15于开口140的下部部分141、电极157于开口140的剩余上部部分142’、及导线161a、161b于开口150a、150b。分别的步骤说明于图3制备方法10中的步骤s21。在一些实施例中，电极153、157、熔丝链155、及导线161a、161b由沉积工艺与揭续的平坦化工艺所形成。换言之，电极153、157、熔丝链155、及导线161a、161b为同时形成。
[0187]
在一些实施例中，电极153、157、熔丝链155、及导线161a、161b包括铝(al)、铜(cu)、钨(w)、钛(ti)、钽(ta)、或其他可行的导电材料。形成电极153、157、熔丝链155、及导线161a、161b包括共形地沉积一导电材料(未示出)于介电层135之上，并填充气隙131a、开口140、及开口150a、150b，一平坦化工艺被执行，以移除导电材料于介电层135顶面之上多余的部分。
[0188]
形成电极153、157、熔丝链155、及导线161a、161b的沉积工艺包括cvd工艺、pvd工艺、ald工艺、电镀工艺、溅镀工艺、或其组合。形成电极153、157、熔丝链155、及导线161a、161b的平坦化工艺包括cmp工艺。于平坦化工艺后，获得半导体装置100。
[0189]
图15至图20为示意图，以剖面图例示一些实施例形成经修饰的半导体装置200的中间阶段。如图15所示，提供一半导体基底201。形成半导体基底201的某些材料相似或相同于形成半导体装置100的半导体基底101的材料或工艺，其细节于此不在重复。
[0190]
如图15所示，在一些实施例中，此外，具有突出部分203p的介电层203形成于半导体基底201之上，且导线213a、213b、213c、213d、213e、213f形成于介电层203之上。分别的步骤说明于图4制备方法30中的步骤s31及s33。形成介电层203及导线213a、213b、213c、213d、
213e、213f的某些材料及工艺相似或相同于形成半导体装置100的介电层103及导线113a、113b、113c、113d、113e、113f的材料或工艺，其细节于此不在重复。
[0191]
在一些实施例中，接着，介电层223共形地形成于导线213a、213b、213c、213d、213e、213f之上。分别的步骤说明于图4制备方法30中的步骤s35。在一些实施例中，介电层203的突出部分203p的顶面被介电层223所覆盖。
[0192]
在一些实施例中，介电层223延伸至导线213a、213b、213c、213d、213e、213f之间的空间，并衬于导线213a、213b、213c、213d、213e、213f的侧壁，以形成开口230a、230b、230c、230d于导线213a、213b、213c、213d、213e、213f之间。此外，各开口230a、230b、230c、230d包括一底部部分与一顶部部分。例如，开口230a包括一下部部分231a与一上部部分232a；开口230b包括一下部部分231b与一上部部分232b；开口230c包括一下部部分231c与一上部部分232c；及开口230d包括一下部部分231d与一上部部分232d。
[0193]
在一些实施例中，各开口230a、230b、230c、230d的下部部分的宽度大于对应的上部部分的宽度。例如，开口230a的下部部分231a具有宽度w6，开口230a的上部部分232a具有宽度w7，且宽度w6大于宽度w7。在一些实施例中，图15中的宽度w7大于图9中的宽度w1。
[0194]
形成介电层223的某些材料及工艺相似或相同于形成半导体装置100的介电层123的材料或工艺，其细节于此不在重复。需要注意的是，形成介电层223的沉积工艺是被控制的，以部分地曝露导线213a、213b、213c、213d、213e、213f的侧壁。例如，导线213b的侧壁sw1及导线213c的侧壁sw2通过开口230b的下部部分231b部分地曝露。
[0195]
如图16所示，在一些实施例中，介电层235形成于介电层223之上。在一些实施例中，开口230a、230b、230c、230d未完全被介电层235所填满，以形成气隙231a、231b、231c、231d。分别的步骤说明于图4制备方法30中的步骤s37。
[0196]
在一些实施例中，介电层235延伸至填充开口230a、230b、230c、230d的上部部分232a、232b、232c、232d，而开口230a、230b、230c、230d剩余的部分(即下部部分231a、231b、231c、231d)则被介电层235与介电层223封闭，以获得气隙231a、231b、231c、231d。形成介电层235的某些材料及工艺相似或相同于形成半导体装置100的介电层135的材料或工艺，其细节于此不在重复。在一些实施例中，介电层235由相较于介电层223的材料具有高蚀刻选择性的材料所形成。
[0197]
如图17所示，在一些实施例中，于获得气隙231a、231b、231c、231d后，介电层235被蚀刻，以形成穿透介电层235且曝露气隙231a的一开口240。分别的步骤说明于图4制备方法30中的步骤s39。蚀刻工艺包括湿式蚀刻工艺、干式蚀刻工艺、或其组合，且一图形化遮罩(未示出)可能用于执行蚀刻工艺。
[0198]
在一些实施例中，开口240自介电层235延伸至介电层223，以连接气隙231a。如前所述，由于介电层223由相较于介电层223的材料具有高蚀刻选择性的材料所形成，介电层223于介电层235被蚀穿蚀仅被稍微移除，而蚀刻工艺被执行直至封闭的气隙231a被打开。具体地，开口240包括一下部部分241与一上部部分242。在一些实施例中，开口240的下部部分241具有宽度w8，开口240的上部部分242具有宽度w9，且宽度w9大于宽度w8。
[0199]
如图18所示，在一些实施例中，接着，气隙231a被电极253填满。分别的步骤说明于图4制备方法30中的步骤s41。在一些实施例中，电极253与导线213a、213b直接接触。
[0200]
在一些实施例中，电极253包括铝(al)、铜(cu)、钨(w)、钛(ti)、钽(ta)、或其他可
行的导电材料。形成电极253包括共形地沉积一导电材料(未示出)于介电层235的上且填充气隙231a与开口240，及执行一回蚀工艺凹陷导电材料，以使开口240不被填满。形成电极253的沉积工艺包括cvd工艺、pvd工艺、ald工艺、电镀工艺、溅镀工艺、或其组合。
[0201]
如图19所示，在一些实施例中，接着，开口240的下部部分241被介电部分255填满。分别的步骤说明于图4制备方法30中的步骤s43。在一些实施例中，介电部分255形成于电极253之上。
[0202]
在一些实施例中，介电部分255包括氧化硅、氮化硅、氮氧化硅、或其他可行的材料。形成介电部分255包括共形地沉积一介电材料(未示出)于介电层235的上且填充开口240，及执行一回蚀工艺，以凹陷介电材料，使开口240的上部部分242不被填满。形成介电部分255的沉积工艺包括cvd工艺、pvd工艺、ald工艺、或其组合。
[0203]
如图20所示，在一些实施例中，接着介电层235被蚀刻以形成开口250a、250b于介电层235的上部部分。分别的步骤说明于图4制备方法30中的步骤s39。蚀刻工艺包括湿式蚀刻工艺、干式蚀刻工艺、或其组合，且一图形化遮罩(未示出)可能用于执行蚀刻工艺。
[0204]
在一些实施例中，开口250a通过扩大开口240的上部部分所形成。于形成开口250a、250b的蚀刻工艺后，开口250a与开口240的剩余上部部分242’相连。具体地，开口250a具有一宽度w10，且宽度w10大于开口240的剩余上部部分242’的宽度w9。
[0205]
参照回图2，在一些实施例中，一导电材料被沉积，以形成电极257于开口240的剩余上部部分242’、导线261a、261b于开口250a、250b。分别的步骤说明于图4制备方法30中的步骤s45。在一些实施例中，电极257及导线261a、261b由沉积工艺与揭续的平坦化工艺所形成。换言之，电极257及导线261a、261b为同时形成。
[0206]
在一些实施例中，电极257及导线261a、261b包括铝(al)、铜(cu)、钨(w)、钛(ti)、钽(ta)、或其他可行的导电材料。形成电极257及导线261a、261b包括共形地沉积一导电材料(未示出)于介电层235之上并填充开口240的剩余上部部分242’及开口250a、250b，一平坦化工艺被执行，以移除导电材料于介电层235顶面之上多余的部分。
[0207]
形成电极257及导线261a、261b的沉积工艺包括cvd工艺、pvd工艺、ald工艺、电镀工艺、溅镀工艺、或其组合。形成电极257及导线261a、261b的平坦化工艺包括cmp工艺。于平坦化工艺后，获得半导体装置200。
[0208]
半导体装置100与半导体装置200的实施例于本公开中提供。在一些实施例中，半导体装置100包括设置于电极153之上的熔丝链155、设置于熔丝链155之上的电极157、邻近设置于电极153的导线113b、及分开电极153与导线113b的介电层123。电极153、熔丝链155、及电极157形成垂直的熔丝结构159，而电极153、导线113b、及位于电极153与导线113b之间的部分的介电层123形成侧向的反熔丝结构169。因此，垂直的熔丝结构159及侧向的反熔丝结构169将被整合。在一些实施例中，半导体装置200包括设置于电极253之上的介电部分255、设置于介电部分255之上的电极257、相邻于且直接接触电极253的导线213b。电极253、介电部分255、及电极257形成垂直的反熔丝结构259，而电极253与导线213b形成侧向的熔丝结构269。因此，垂直的反熔丝结构259及侧向的熔丝结构269将被整合。因此，半导体装置的整合性将提升。
[0209]
在本公开的一实施例中，提供一种半导体装置。半导体装置包括设置于一半导体基底之上的一第一介电层，及设置于第一介电层之上的一第一电极。半导体装置亦包括设
置于第一电极之上的一熔丝链，及设置于熔丝链之上的一第二电极。半导体装置还包括相邻设置于第一电极的一第三电极，及将第一电极自第一介电层与第三电极分开的一第二介电层。第一电极、熔丝链、及第二电极形成一熔丝结构，而第一电极、第三电极、及该第二介电层位于该第一电极与该第三电极之间的一部分形成一反熔丝结构。
[0210]
在本公开的另一个实施例中，提供一种半导体装置。半导体装置包括设置于一半导体基底之上的一第一介电层，及设置于第一介电层之上且互相平行延伸的一第一导电线与一第二导电线。半导体装置包括设置于第一导电线与第二导电线之间的一第二介电层。第一导电线与第二导电线被第二介电层所覆盖。半导体装置还包括设置于第二介电层之上的一第三介电层。第三介电层具有与第二介电层不同的蚀刻选择性。此外，半导体装置包括设置于第一导电线与第二导电线之间的一第一电极。第一电极具有一圆形的轮廓，且第一电极藉第二介电层与第一介电层分开。半导体装置亦包括设置于第一电极之上的一第二电极。第二电极自第二介电层延伸至第三介电层。
[0211]
在本公开的又另一个实施例中，提供一种半导体装置。半导体装置包括设置于一半导体基底之上的一第一介电层，及设置于第一介电层之上的一第二介电层。半导体装置亦包括设置于第二介电层内的一第一电极，及设置于第一电极之上的一介电部分。半导体装置还包括设置于介电部分之上的一第二电极，及相邻于且直接接触第一电极的一第三电极。第一电极、介电部分、及第二电极形成一反熔丝结构，而第一电极与第三电极形成一熔丝结构。
[0212]
本公开的实施例具有某些优势的特征。通过整合熔丝结构及反熔丝结构于半导体装置，半导体装置的整合性将得以提升。
[0213]
虽然已详述本公开及其优点，然而应理解可进行各种变化、取代与替代而不脱离权利要求所定义的本公开的构思与范围。例如，可用不同的方法实施上述的许多工艺，并且以其他工艺或其组合替代上述的许多工艺。
[0214]
再者，本公开的范围并不受限于说明书中所述的工艺、机械、制造、物质组成物、手段、方法与步骤的特定实施例。该技艺的技术人士可自本公开的公开内容理解可根据本公开而使用与本文所述的对应实施例具有相同功能或是达到实质上相同结果的现存或是未来发展的工艺、机械、制造、物质组成物、手段、方法、或步骤。据此，这些工艺、机械、制造、物质组成物、手段、方法、或步骤是包含于本公开的权利要求内。