具有电介质或导电脊的叉片式晶体管的制作方法

1.本公开的实施例涉及集成电路结构，并且更特别地，涉及用于在集成电路中使用的叉片式晶体管（forksheet transistor）。


背景技术：

2.在过去的几十年内，集成电路中的特征的缩放一直是不断发展的半导体行业的驱动力。缩放到越来越小的特征使得能够实现半导体芯片的有限真实空间（real estate）上的增加的功能单元密度。例如，缩小晶体管大小允许在芯片上并入增加数量的存储器或逻辑器件，从而有助于制造具有增加能力的产品。然而，对越来越多能力的驱动并非没有问题。优化每个器件的性能的必要性变得越来越重要。
3.在集成电路器件的制造中，随着器件尺寸继续缩小，诸如三栅极晶体管之类的多栅极晶体管变得更加普遍。在常规过程中，三栅极晶体管通常被制造在块状硅衬底或绝缘体上硅衬底上。在一些实例中，块状硅衬底是优选的，这是由于它们的成本较低并且因为它们能够实现不太复杂的三栅极制造过程。在另一个方面，随着微电子器件尺寸缩放到10纳米（nm）以下，维持迁移率改进和短沟道控制在器件制造中提出了挑战。用于制造器件的纳米线提供了改进的短沟道控制。
4.然而，对多栅极和纳米线晶体管进行缩放并非没有后果。随着微电子电路的这些基本构造块的尺寸减小，以及随着在给定区域中制造的基本构造块的纯粹数量增加，对用于将这些构造块图案化的平版印刷过程的约束已经变得是压倒性的。特别地，在半导体堆叠中图案化的特征的最小尺寸（临界尺寸）与这些特征之间的间距（spacing）之间可能存在折衷。
附图说明
5.图1a是根据实施例的叉片式晶体管的透视图图示。
6.图1b是根据实施例的跨半导体沟道的叉片式晶体管的截面图示。
7.图2图示了根据本公开的实施例的包括具有电介质脊的叉片式晶体管的集成电路结构的截面图。
8.图3图示了根据本公开的另一个实施例的包括具有电介质脊的叉片式晶体管的另一个集成电路结构的截面图。
9.图4图示了根据本公开的实施例的表示用于制造包括具有电介质脊的叉片式晶体管的集成电路结构的方法中的各种操作的截面图。
10.图5图示了根据本公开的实施例的表示用于制造包括具有电介质脊的叉片式晶体管的集成电路结构的方法中的各种操作的截面图。
11.图6图示了根据本公开的实施例的表示用于制造包括具有导电脊的叉片式晶体管的集成电路结构的方法中的各种操作的截面图。
12.图7图示了根据本公开的实施例的表示包括具有导电脊的叉片式晶体管的集成电
路结构的各种架构的平面图。
13.图8a图示了根据本公开的实施例的表示用于制造包括具有导电脊的叉片式晶体管的集成电路结构的方法中的各种操作的截面图。
14.图8b图示了根据本公开的实施例的表示用于制造包括具有导电脊的叉片式晶体管的集成电路结构的方法中的各种操作的截面图。
15.图9图示了根据本公开的实施例的一个实现方式的计算器件。
16.图10是实现本公开的一个或多个实施例的中介层。
具体实施方式
17.本文中描述了具有电介质或导电脊的叉片式晶体管、以及用于制造具有电介质或导电脊的叉片式晶体管的方法。在以下描述中，将使用本领域技术人员通常采用的术语来描述说明性实现方式的各种方面，以向本领域其他技术人员传达他们工作的实质。然而，对本领域技术人员将显而易见的是，可以仅利用所述方面中的一些方面来实践本公开。出于解释的目的，阐述具体数目、材料和配置以便提供对说明性实现方式的透彻理解。然而，对本领域技术人员将显而易见的是，可以在没有这些具体细节的情况下实践本公开。在其他情况下，省略或简化熟知的特征以免使说明性实现方式模糊。
18.以下详细描述在性质上仅仅是说明性的，而不旨在限制主题的实施例或此类实施例的应用和用途。如在本文中所使用的，词语“示例性”意指“用作示例、实例或说明”。在本文中被描述为示例性的任何实现方式不一定被解释为相对于其它实现方式是优选或有利的。另外，不存在由在前述技术领域、背景技术、

技术实现要素：
或以下详细描述中呈现的任何明示或暗示理论进行约束的意图。
19.本说明书包括对“一个实施例”或“实施例”的引用。短语“在一个实施例中”或“在实施例中”的出现不一定指代相同的实施例。特定特征、结构或特性可以以与本公开一致的任何合适的方式组合。
20.术语。以下段落提供了在本公开（包括所附权利要求）中找到的术语的定义或上下文：“包括”。该术语是开放式的。如所附权利要求中所使用的，该术语不排除附加结构或操作。
[0021]“被配置成”。可以将各种单元或组件描述或声明为“被配置成”实行一个或多个任务。在这种上下文中，“被配置成”用于通过指示单元或组件包括在操作期间实行那些一个或多个任务的结构来暗指结构。照此，即使当指定的单元或组件当前不可操作（例如，未开启或未激活）时，也可以说该单元或组件被配置成实行任务。列举一下，单元或电路或组件“被配置成”实行一个或多个任务明确意图不针对该单元或组件而调用35 u.s.c.
§
112第六段。
[0022]“第一”、“第二”等。如本文中所使用的，这些术语用作它们在其之前的名词的标签，并且不暗示任何类型的排序（例如，空间的、时间的、逻辑的等）。
[0023]“耦合”。以下描述涉及“耦合”在一起的元件或节点或特征。如本文中所使用的，除非以其他方式明确陈述，否则“耦合”意指一个元件或节点或特征被直接或间接地接合到另一个元件或节点或特征（或者直接或间接地与其通信），并且不一定以机械方式进行。
[0024]
此外，某些术语也可以仅出于参考的目的而在下面的描述中使用，并且因此不旨在是限制性的。例如，诸如“上”、“下”、“上面”和“下面”之类的术语指代所参考的附图中的方向。诸如“前”、“后”、“背”、“侧”、“外侧”和“内侧”之类的术语在一致但任意的参考系内描述了组件中的部分的取向或位置或其两者，这通过参考描述正在讨论的组件的文本和相关联的附图而变得清楚。这种术语可以包括上文具体提到的词语、其派生词和类似引入的词语。
[0025]“抑制”。如本文中所使用的，抑制用于描述减少或最小化效果。当组件或特征被描述为抑制动作、运动或条件时，它可以完全地防止结果或后果，或完全地防止未来状态。附加地，“抑制”还可以指代减少或减轻可能以其他方式发生的后果、性能或效果。相应地，当组件、元件或特征被称为抑制结果或状态时，不需要完全地防止或消除该结果或状态。
[0026]
本文中描述的实施例可以涉及到前段工序（feol）半导体处理和结构。feol是集成电路（ic）制造的第一部分，其中个体器件（例如，晶体管、电容器、电阻器等）在半导体衬底或层中被图案化。feol通常覆盖了直到金属互连层沉积的所有内容（但不包括金属互连层沉积）。接着最后的feol操作，结果通常是具有隔离的晶体管（例如，不具有任何线）的晶圆。
[0027]
本文中描述的实施例可以涉及后段工序（beol）半导体处理和结构。beol是ic制造的第二部分，其中个体器件（例如，晶体管、电容器、电阻器等）变得与晶圆上的布线（例如，一个或多个金属化层）互连。beol包括：接触部、隔离层（电介质）、金属层级、以及用于芯片到封装连接的结合部位。在制造阶段的beol部分中，形成接触部（焊盘）、互连导线、通孔和电介质结构。对于现代ic过程而言，可以在beol中添加多于10个的金属层。
[0028]
下面描述的实施例可以适用于feol处理和结构、beol处理和结构、或者feol和beol处理和结构两者。特别地，尽管可以使用feol处理场景来说明示例性处理方案，但是这样的方法也可以适用于beol处理。同样地，尽管可以使用beol处理场景来说明示例性处理方案，但是这样的方法也可以适用于feol处理。
[0029]
可以以对理解本公开最有帮助的方式来将各种操作依次描述为多个分立的操作，然而，描述的次序不应该被解释为暗示这些操作必须是依赖于次序的。特别地，不需要按呈现的次序来实行这些操作。
[0030]
本文中描述的一个或多个实施例涉及具有电介质脊的自对准纳米带结构，该结构可以被视为叉片式（或纳米梳）晶体管的版本。本文中描述的一个或多个实施例涉及具有可以包括导电脊的法拉第屏障（faraday shield）的叉片式（或纳米梳）晶体管。
[0031]
为了提供上下文，为了继续单元大小缩放，纳米线/纳米带、自对准电介质壁（或自对准栅极端sage）以及堆叠式晶体管是继续单元大小缩放的三个可行的助推器。与finfet不同，纳米线或纳米带结构由于其可堆叠性而允许每个覆盖区有更高的驱动电流。自对准栅极端（sage）使用电介质壁来分隔nmos和pmos，因此减少有源鳍部上方的栅极延伸和n-p边界的间距。纳米梳晶体管架构将纳米带沟道与自对准电介质壁进行组合，从而在2d cmos中大幅地缩放单元高度。
[0032]
为了提供进一步的上下文，为了解决特征之间的间距要求，已经提出了一种叉片式晶体管架构。在叉片式架构中，电介质骨架或脊被设置在第一晶体管与第二晶体管之间。第一晶体管和第二晶体管的半导体沟道（例如，带、线等）接触电介质脊的相对侧壁。照此，第一晶体管与第二晶体管之间的间距减小到电介质脊的宽度。由于半导体沟道的一个表面
接触电介质脊，因此这样的架构不允许对半导体沟道的全环绕栅极（gaa）控制。附加地，第一晶体管与第二晶体管之间的紧凑互连架构尚未被提出。
[0033]
如上面指出的，叉片式晶体管允许增加非平面晶体管器件的密度。图1a中示出了具有叉片式晶体管120a和120b的半导体器件100的示例。叉片式晶体管包括：从衬底101向上延伸的电介质脊110，其中晶体管120邻近电介质脊110的任一侧壁。照此，晶体管120a与120b之间的间距等于电介质脊110的宽度。因此，与其他非平面晶体管架构（例如，finfet、纳米线晶体管等）相比，这样的叉片式晶体管120的密度可以增加。
[0034]
半导体材料的薄片105远离电介质脊110（横向地）延伸。在图1a的图示中，薄片105a和105b被示出在电介质脊110的任一侧上。薄片105a针对第一晶体管120a，并且薄片105b针对第二晶体管120b。薄片105a和105b穿过栅极结构112。薄片105a和105b在栅极结构112内的部分被认为是沟道，并且薄片105a和105b在栅极结构112的相对侧上的部分被认为是源极/漏极区域。在一些实现方式中，源极/漏极区域包括外延生长的半导体本体，并且薄片105可以仅存在于栅极结构112内。也就是说，堆叠的薄片105a和105b被半导体材料块所代替。
[0035]
现在参考图1b，示出了半导体器件100的穿过栅极结构112的截面图示。如所示出，穿过栅极结构112提供了半导体沟道106a和106b的垂直堆叠。半导体沟道106a和106b在图1b的平面外连接到源极/漏极区域。半导体沟道106a和106b在三个侧上由栅极电介质108所围绕。半导体沟道106a和106b的表面107与电介质脊110直接接触。功函数金属109可以围绕栅极电介质108，并且栅极填充金属113a和113b可以围绕功函数金属109。在该图示中，半导体沟道106a和106b被示为具有不同的阴影。然而，在一些实现方式中，半导体沟道106a和106b可以是相同的材料。隔离层103可以被设置在栅极填充金属113a和113b上方。
[0036]
虽然这样的叉片式晶体管120a和120b提供了许多益处，但是为了提供更高的密度、改进的互连架构和改进的性能，仍然存在许多供改进的区。例如，本文中公开的实施例通过在彼此上方堆叠多个晶体管层来提供进一步的密度改进。尽管图1a和1b中的半导体器件100图示了单个层（即，一对邻近的叉片式晶体管120a和120b），但是本文中公开的实施例在图1a和1b中所图示的相同覆盖区内包括第一层和第二层（例如，以提供四个叉片式晶体管）。附加地，本文中公开的实施例提供了允许第一层与第二层之间的电耦合以有效地利用多个层的互连架构。附加地，本文中公开的实施例包括：允许至掩埋层的底侧连接的互连架构。
[0037]
在实施例中，电介质脊的材料可以由适合于最终电隔离或有助于隔离相邻晶体管器件的有源区域的材料所组成。例如，在一个实施例中，电介质脊由如下电介质材料组成：诸如但不限于二氧化硅、氮氧化硅、氮化硅、或碳掺杂氮化硅。在实施例中，电介质脊由如下电介质组成或包括如下电介质：诸如硅的氧化物（例如，二氧化硅（sio2））、硅的掺杂氧化物、硅的氟化氧化物、硅的碳掺杂氧化物、本领域已知的低k电介质材料，及它们的组合。电介质脊材料可以通过诸如例如化学气相沉积（cvd）、物理气相沉积（pvd）之类的技术，或者通过其他沉积方法来形成。在实施例中，电介质脊由高k层连同低k层组成，例如，其中为了硬度而包括高k部分。
[0038]
在第一方面，根据本公开的一个或多个实施例，描述了具有电介质脊的自对准纳米带结构。
[0039]
可以实现下面描述的纳米梳架构，以使得能够实现自对准栅极边缘和sram缩放。此外，这种架构减轻了堆叠的纳米线或纳米带架构中的金属栅极形成和缠绕式接触的挑战。作为示例，图2图示了根据本公开的实施例的包括具有电介质脊的叉片式或纳米梳晶体管的集成电路结构的截面图。
[0040]
参考图2，集成电路结构200包括衬底201（诸如硅衬底）上面的pmos区域202和nmos区域204。pmos区域202包括：纳米线或纳米带206的堆叠和p型金属栅极电极210。nmos区域204包括纳米线或纳米带208的堆叠和n型金属栅极电极212。电介质脊214处于pmos区域202与nmos区域204之间。在一个实施例中，电介质脊214与pmos区域202的纳米线或纳米带206接触，并且与nmos区域204的纳米线或纳米带208接触，如所描绘的那样。
[0041]
要领会的是，图2的架构可以与短沟道效应（sce）的损耗问题——该短沟道效应否则是全环绕栅极（gaa）架构的关键优势——以及nmos与pmos之间的电耦合相关联。针对诸如结合图2所描述的架构，改进sce的尝试已经包括：尝试通过诸如氮化等等的工程措施来改进接口品质，以补偿sce的损耗。而且，已经实现了凹陷式脊以改进sce。然而，仍然可以做出改进，尤其是因为它们并不提供阻挡或抑制电耦合问题的路径。相比之下，根据本公开的实施例，自对准空间用于在纳米带的一侧边缘与电介质脊之间容纳hik/金属栅极，以改进sce并且屏蔽nmos与pmos之间的电耦合。作为示例，图3图示了根据本公开的另一个实施例的包括具有电介质脊的叉片式晶体管或自对准纳米带晶体管的另一个集成电路结构的截面图。
[0042]
参考图3，集成电路结构300包括衬底301（诸如硅衬底）上方的pmos区域302和nmos区域304。pmos区域302包括纳米线或纳米带306的堆叠和p型金属栅极电极310。nmos区域304包括纳米线或纳米带308的堆叠和n型金属栅极电极312。电介质脊314处于pmos区域302与nmos区域304之间。在一个实施例中，电介质脊314与pmos区域302的纳米线或纳米带306间隔开，并且与nmos区域304的纳米线或纳米带308间隔开，如所描绘的那样。在一个这样的实施例中，p型金属栅极电极310横向地处于电介质脊314与pmos区域302的纳米线或纳米带306之间。n型金属栅极电极312横向地处于电介质脊314与nmos区域304的纳米线或纳米带308之间。
[0043]
再次参照图3，集成电路结构包括电介质脊314。第一晶体管器件包括与电介质脊314的第一边缘间隔开的半导体沟道306的第一垂直堆叠。第二晶体管器件包括与电介质脊314的第二边缘间隔开的半导体沟道308的第二垂直堆叠。n型栅极结构310处于半导体沟道306的第一垂直堆叠上，n型栅极结构310的部分316横向地处于电介质脊314的第一边缘与半导体沟道306的第一垂直堆叠的半导体沟道之间并且与它们接触。p型栅极结构312处于半导体沟道308的第二垂直堆叠上，p型栅极结构312的部分318横向地处于电介质脊314的第二边缘与半导体沟道308的第二垂直堆叠的半导体沟道之间并且与它们接触。
[0044]
在实施例中，n型栅极结构310包括第一栅极电极和第一栅极电介质。在一个这样的实施例中，横向地处于电介质脊314的第一边缘与半导体沟道306的第一垂直堆叠的半导体沟道之间并且与它们接触的n型栅极结构310的部分316包括：第一栅极电极的一部分和第一栅极电介质的一部分。在实施例中，p型栅极结构312包括：第二栅极电极和第二栅极电介质。在一个这样的实施例中，横向地处于电介质脊314的第二边缘与半导体沟道308的第二垂直堆叠的半导体沟道之间并且与它们接触的p型栅极结构312的部分318包括：第二栅
极电极的一部分和第二栅极电介质的一部分。
[0045]
根据本公开的一个或多个实施例，通过浅槽隔离（sti）凹槽来遵循全环绕栅极过程流程。可以使用仅生长si和sige表面的自对准sige外延帽（epi cap）。接下来是脊填充，并且各向同性凹槽蚀刻填充了nmos与pmos之间的空间。然后可以实现常规的过程操作来完成这些器件。要领会的是，可能存在没有外延过程的情况下实现牺牲帽的方式，但是sige过程本质上可以添加自对准的特征。而且，sige帽过程消除了制造内部间隔物的额外凹坑蚀刻（dimple etch）。否则，可能需要额外的凹坑蚀刻，以将低k间隔物并入牺牲帽。
[0046]
过程可以包括自对准帽形成和脊填充。作为示例，图4图示了根据本公开的实施例的表示用于制造包括具有电介质脊的叉片式晶体管的集成电路结构的方法中的各种操作的截面图。
[0047]
参考图4，起始结构400包括衬底401上面的隔离层404中的硅子鳍（subfin）402。鳍部堆叠406位于硅子鳍402上方。鳍部堆叠406均包括具有中间牺牲硅锗层410的硅纳米线408。在起始结构400上方形成了牺牲帽412，诸如硅锗帽。然后，形成电介质材料414。电介质材料414然后被图案化以形成包括电介质脊414a的堆叠450。然后可以实行随后处理，如下面所描述的那样。
[0048]
图5图示了根据本公开的实施例的表示用于制造包括具有电介质脊的叉片式晶体管的集成电路结构的方法中的各种操作的截面图。
[0049]
参考图5，起始结构500包括在伪栅极去除过程之后的电介质层522中的栅极沟槽504中的图4的堆叠450。然后，去除堆叠450的牺牲帽412和牺牲硅锗层410。所得结构在硅纳米线408与电介质脊414a之间留下间隙506。随后的栅极堆叠形成可以在硅纳米线408与电介质脊414a之间的间隙506中提供栅极材料，例如，以提供诸如关联于图3所描述的结构。
[0050]
在另一个方面，根据本公开的一个或多个实施例，描述了具有法拉第屏障的纳米梳晶体管。
[0051]
为了提供上下文，纳米梳晶体管（或叉片式晶体管）架构是用于单元高度缩放的可行选择。纳米梳架构可以结合自对准电介质壁与纳米带晶体管一起使用，以减小nmos和pmos边界的间距。然而，由于通过来自邻近栅极的薄电介质壁的电容耦合效应，薄电介质壁可能会引起动态阈值电压波动。如果晶体管阈值电压受其附近器件干扰，则这可能会引起cmos逻辑门上的故障。由于nmos和pmos非常接近，因此叉片式/纳米梳晶体管可能会具有显著的交叉干扰。当电介质壁变得更窄时，邻近栅极可以被视为背部栅极，该背部栅极通过电介质壁耦合到另一侧上的si沟道。这可能会引起动态vt波动，并且导致cmos电路上的故障。
[0052]
为了解决这样的问题，在实施例中，在电介质壁中制造法拉第屏障，其中该壁被填充有导电材料以提供导电脊。在一个实施例中，导电材料然后被接地，使得它可以屏蔽来自相邻器件的电场，从而防止邻近的nmos或pmos之间的交叉干扰。在实施例中，接地的壁能够防止来自相邻器件的交叉干扰。因此，可以实现实施例以解决纳米梳晶体管架构中的交叉干扰问题。
[0053]
图6图示了根据本公开的实施例的表示用于制造包括具有导电脊的叉片式晶体管的集成电路结构的方法中的各种操作的截面图。
[0054]
起始结构600包括：衬底602上面的具有纳米线或纳米带604和nmos栅极堆叠608的区域、以及衬底602上面的具有纳米线或纳米带606和pmos栅极堆叠610的区域。电介质结构
612处于这两个区域的任一侧上并且处于它们之间。每个电介质结构612包括电介质壁614上的电介质帽616，该电介质壁614具有邻近的电介质间隔物618。
[0055]
再次参考图6，第一选项结构620包括：导电脊622，其代替两个区域之间的电介质结构612的电介质帽616和电介质壁614。电介质层624中的导电接触部626被形成为与导电脊622电接触。第二选项结构630包括：导电脊632，其代替两个区域之间的电介质结构612的电介质壁614。衬底602中或电介质层中的导电接触部634被形成为与导电脊632电接触。
[0056]
再次参照图6，根据本公开的实施例，集成电路结构包括导电脊622或632。第一和第二电介质间隔物618分别沿着导电脊622或632的第一和第二边缘。第一晶体管器件包括：邻近于沿着导电脊622或632的第一边缘的第一电介质间隔物618的半导体沟道604的第一垂直堆叠。第二晶体管器件包括：邻近于沿着导电脊622或632的第二边缘的第二电介质间隔物618的半导体沟道604的第二垂直堆叠。
[0057]
图7图示了根据本公开的实施例的表示包括具有导电脊的叉片式晶体管的集成电路结构的各种架构的平面图。
[0058]
参考图7，集成电路结构700包括：nmos区域702和pmos区域704。nmos区域包括：nmos栅极电极706和中间接触部708。pmos区域包括：pmos栅极电极710和中间接触部712。导电脊采用内部导电插塞714a和外部导电插塞714b的形式。
[0059]
再次参考图7，集成电路结构750包括：nmos区域752和pmos区域754。nmos区域包括：nmos栅极电极756和中间接触部758。pmos区域包括：pmos栅极电极760和中间接触部762。导电脊采用外部导电平面764a和外部导电平面764b的形式。
[0060]
在实施例中，导电材料是金属、石墨烯或掺杂的半导体，诸如多晶硅或非晶硅。而且，取决于电路布局，导电材料可以被填充到插塞或平面中。在某些情况下，插塞可能是优选的，以避免壁与源极/漏极材料之间的寄生电容。然而，在其他情况下，平面可能是优选的，因为导电壁提供了从晶圆正侧到晶圆背侧的另一个布线路径。而且，在实施例中，法拉第平面平行于鳍部，但是法拉第插塞仅在多晶栅极（poly gate）的特定位置中制成。
[0061]
法拉第屏障插塞过程可以通过蚀刻多晶切口（poly cut）、去除电介质壁、并且将导电材料填充到壁中来实现。导电壁可以从互连的正侧或互连的背侧来接地。图8a图示了根据本公开的实施例的表示用于制造包括具有导电脊的叉片式晶体管的集成电路结构的方法中的各种操作的截面图。
[0062]
参考图8a的部分（i），起始结构800包括：在衬底801方面的氧化物层806上面的纳米线或纳米带802和中间牺牲层804的堆叠。电介质结构808在纳米线或纳米带802的堆叠之外和之间。诸如多晶硅材料之类的牺牲栅极材料810处于纳米线或纳米带802和中间牺牲层804的堆叠以及电介质结构808上方。参考图8a的部分（ii），在牺牲栅极材料810中形成了开口812。参考图8a的部分（iii），通过开口812从电介质结构808中去除了电介质壁。参考图8a的部分（iv），形成导电脊816来代替所去除的电介质壁。
[0063]
可以在鳍部图案化后制造法拉第屏障平面。在示例中，图8b图示了根据本公开的实施例的表示用于制造包括具有导电脊的叉片式晶体管的集成电路结构的方法中的各种操作的截面图。
[0064]
参考图8b的部分（i），起始结构包括衬底851上面的纳米线或纳米带852和中间牺牲层854的堆叠。鳍部硬掩模856处于纳米线或纳米带852和中间牺牲层854的堆叠上方。中
心鳍部部分在其上具有间隔物858。参考图8b的部分（ii），纳米线或纳米带852和中间牺牲层854的堆叠被蚀刻以形成开口，该开口最终被牺牲硬掩模860（诸如碳硬掩模）填充。参考图8b的部分（iii），对部分（ii）的结构进行壁蚀刻以形成外部开口862和内部开口864。参考图8b的部分（iv），内部电介质壁868被形成在内部开口864中。外部电介质壁866被形成在外部开口866中。然后，去除牺牲硬掩模860。参考图8b的部分（v），内部电介质壁868被导电脊870代替。
[0065]
在实施例中，如本文中所描述的底层半导体衬底表示用于制造集成电路的一般工件对象。半导体衬底往往包括硅或另一种半导体材料的晶圆或其他段。合适的半导体衬底包括但不限于单晶硅、多晶硅和绝缘体上硅（soi）、以及由其他半导体材料形成的类似衬底，诸如包括锗、碳或iii-v族材料的衬底。
[0066]
要领会的是，在特定实施例中，多个纳米线（或纳米带）的沟道层（或对应的释放层）可以由硅组成。如遍及本文所使用的，硅层可以用于描述由非常大量（即便不是全部）的硅组成的硅材料。然而，要领会的是，实际上，100%的纯硅可能难以形成，并且因此可能包括极小百分比的碳、锗或锡。在si的沉积期间，这样的杂质可以作为不可避免的杂质或组分而被包含在内，或者可能在后沉积处理期间的扩散时“污染”si。照此，本文中针对硅层所描述的实施例可以包括包含相对少量（例如，“杂质”级）非si原子或种类（诸如ge、c或sn）的硅层。要领会的是，本文中所描述的硅层可以是未掺杂的，或者可以被掺杂有掺杂剂原子，诸如硼、磷或砷。
[0067]
要领会的是，在特定实施例中，多个纳米线（或纳米带）的沟道层（或对应的释放层）可以由硅锗组成。如遍及本文所使用的，硅锗层可以用于描述由硅和锗两者的相当大部分（诸如，两者的至少5%）组成的硅锗材料。在一些实施例中，锗的（原子）量与硅的量相同或基本上相同（例如，si
50
ge
50
）。在一些实施例中，锗的量大于硅的量。在特定实施例中，硅锗层包含近似60%的锗和近似40%的硅（si
40
ge
60
）。在其他实施例中，硅的量大于锗的量。在特定实施例中，硅锗层包含近似30%的锗和近似70%的硅（si
70
ge
30
）。要领会的是，实际上，100%的纯硅锗（通常被称为sige）可能难以形成，并且因此可能包含极小百分比的碳或锡。在sige的沉积期间，这样的杂质可以作为不可避免的杂质或组分而被包括在内，或者可能在后沉积处理期间的扩散时“污染”sige。照此，本文中针对硅锗层所描述的实施例可以包括含有相对少量（例如，“杂质”级）非锗和非硅原子或种类（诸如碳或锡）的硅锗层。要领会的是，本文中所描述的硅锗层可以是未掺杂的，或者可以被掺杂有掺杂剂原子，诸如硼、磷或砷。
[0068]
要领会的是，在特定实施例中，多个纳米线（或纳米带）的沟道层（或对应的释放层）可以由锗组成。如遍及本文所使用的，锗层可以用于描述由非常大量（即便不是全部）的锗组成的锗材料。然而，要领会的是，实际上，100%的纯ge可能难以形成，并且因此可能包括极小百分比的碳、硅或锡。在ge的沉积期间，这样的杂质可以作为不可避免的杂质或组分而被包含在内，或者可能在后沉积处理期间的扩散时“污染”ge。照此，本文中针对锗层所描述的实施例可以包括含有相对少量（例如，“杂质”级）非锗原子或种类（诸如si、c或sn）的锗层。要领会的是，本文中所描述的锗层可以是未掺杂的，或者可以被掺杂有掺杂剂原子，诸如硼、磷或砷。
[0069]
要领会的是，尽管一些实施例描述了si或sige（线或带）和互补si或sige（牺牲）层
的使用，但是可以实现可以被合金化并且外延生长的其他半导体材料对（例如，inas和ingaas）以实现本文中的各种实施例。
[0070]
在实施例中，源极或漏极结构由使用选择性外延沉积过程所形成的硅合金来制造。在一些实现方式中，硅合金可以是原位掺杂的硅锗、原位掺杂的碳化硅、或原位掺杂的硅。在替代实现方式中，可以使用其他硅合金。例如，可以使用的替代硅合金材料包括但不限于硅化镍、硅化钛、硅化钴，并且有可能可以被掺杂有硼和/或铝中的一种或多种。
[0071]
在实施例中，电介质间隔物可以将栅极电极与源极或漏极结构分隔开。纳米线沟道可以穿过间隔物以连接到纳米线沟道的任一侧上的源极或漏极结构。在实施例中，栅极电介质围绕纳米线或纳米带沟道的暴露部分的外周。例如，栅极电介质可以是任何合适的氧化物，诸如二氧化硅或高k栅极电介质材料。高k栅极电介质材料的示例包括例如：氧化铪、氧化铪硅、氧化镧、氧化镧铝、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化铅钪钽和铌酸铅锌。在一些实施例中，当使用高k材料时，可以在栅极电介质层上执行退火过程以改进其品质。
‎
在实施例中，栅极电极围绕栅极电介质层。要领会的是，栅极电极可以包括栅极电介质层上方的功函数金属、以及栅极填充金属。当功函数金属将用作n型功函数金属时，栅极电极的功函数金属优选地具有在约3.9 ev与约4.2 ev之间的功函数。可以用于形成栅极电极的金属的n型材料包括但不限于：铪、锆、钛、钽、铝、以及包括这些元素的金属碳化物，即，碳化钛、碳化锆、碳化钽、碳化铪和碳化铝。当功函数金属将用作p型功函数金属时，栅极电极的功函数金属优选地具有在约4.9 ev与约5.2 ev之间的功函数。可以用于形成栅极电极的金属的p型材料包括但不限于：钌、钯、铂、钴、镍以及导电金属氧化物，例如，氧化钌。
‎
在所图示的实施例中，每个不同的晶体管被示为具有三个或四个纳米线或纳米带沟道。然而，将领会的是，根据各种实施例，每个晶体管可以包括任何数量的纳米线或纳米带沟道。
[0072]
在另一个方面，本文中描述的集成电路结构可以使用正侧结构制造方法的背侧显露（back-side reveal）来制造。在一些示例性实施例中，晶体管或其他器件结构的背侧的显露需要晶圆级背侧处理。与常规的穿硅通孔tsv型技术形成对照，如本文中所描述的晶体管背侧的显露可以以器件单元的密度来实行，并且甚至可以在器件的子区域内实行。另外，可以实行对晶体管背侧的这种显露以去除基本上所有的施主衬底，该施主衬底在前侧器件处理期间在其上设置有器件层。照此，在器件单元中的半导体的厚度在晶体管背侧的显露之后可能只有几十或几百纳米的情况下，微米深的tsv变得不必要。
[0073]
本文中描述的显露技术可以使得能够实现从“由底至上”的器件制造到“由中心向外”的制造的范式转变，其中“中心”是在正侧制造中采用的、从背侧显露的、以及再次在背侧制造中采用的任何层。当主要依赖于正侧处理时，对器件结构的正侧和显露的背侧两者的处理可以解决与制造3d ic相关联的许多挑战。
[0074]
可以采用晶体管方法的背侧显露，例如，以去除施主-宿主（host）衬底组装件的载体层和中间层的至少一部分。该过程流程从施主-宿主衬底组装件的输入开始。利用湿法或干法（例如，等离子体）蚀刻过程来对施主-宿主衬底中的载体层的厚度进行抛光（例如，cmp）和/或蚀刻。可以采用已知适合于载体层构成的任何研磨、抛光和/或湿法/干法蚀刻过程。例如，在载体层是iv族半导体（例如，硅）的情况下，可以采用已知适合于使半导体减薄
的cmp浆料。同样地，也可以采用已知适合于使iv族半导体减薄的任何湿法蚀刻剂或等离子体蚀刻过程。
[0075]
在一些实施例中，在上述内容之前，沿着基本上平行于中间层的断裂平面（fracture plane）来劈开（cleave）载体层。该劈开或断裂过程可以用于去除作为块状体（bulk mass）的载体层的很大部分，从而减少去除载体层所需的抛光或蚀刻时间。例如，在载体层厚度为400-900微米的情况下，可以通过实践已知促进晶圆级断裂的任何毯式植入物（blanket implant）来劈开100-700微米。在一些示例性实施例中，将轻元素（例如，h、he或li）植入到其中期望断裂平面的载体层内的均匀目标深度。在这样的劈开过程之后，然后可以对保留在施主-宿主衬底组装件中的载体层的厚度进行抛光或蚀刻以完成去除。替代地，在载体层未断裂的情况下，可以采用研磨、抛光和/或蚀刻操作来去除载体层的更大厚度。
[0076]
接下来，检测中间层的曝光。检测被用于标识施主衬底的背侧表面已经几乎前进到器件层的时间点。可以实践已知适合于检测针对载体层和中间层所采用的材料之间的转变的任何终点检测技术。在一些实施例中，一个或多个终点标准基于在所实行的抛光或蚀刻期间检测施主衬底的背侧表面的光学吸收或发射中的改变。在一些其他实施例中，终点标准与施主衬底背侧表面的抛光或蚀刻期间的副产物的光学吸收或发射中的改变相关联。例如，与载体层蚀刻副产物相关联的吸收或发射波长可以作为载体层和中间层的不同构成的函数而变化。在其他实施例中，终点标准与对施主衬底的背侧表面进行抛光或蚀刻的副产物中的种类质量的改变相关联。例如，处理的副产物可以通过四极质量分析器而被采样，并且种类质量的改变可以与载体层和中间层的不同构成相关。在另一个示例性实施例中，终点标准与施主衬底的背侧表面与跟施主衬底的背侧表面接触的抛光表面之间的摩擦力改变相关联。
[0077]
在去除过程相对于中间层对载体层是选择性的情况下，可以增强对中间层的检测，因为载体去除过程中的不均匀性可以通过载体层与中间层之间的蚀刻速率德尔塔（delta）来减轻。如果研磨、抛光和/或蚀刻操作以大幅度低于载体层被去除的速率来去除中间层，那么甚至可以跳过检测。如果不采用终点标准，则如果中间层的厚度对于蚀刻过程的选择性是足够的，那么具有预定固定持续时间的研磨、抛光和/或蚀刻操作可以在中间层材料上停止。在一些示例中，载体蚀刻速率：中间层蚀刻速率是3:1-10:1或更多。
[0078]
当暴露中间层时，可以去除中间层的至少一部分。例如，可以去除中间层的一个或多个组件层。例如，可以通过抛光来均匀地去除中间层的厚度。替代地，可以利用掩模化或毯式蚀刻过程来去除中间层的厚度。该过程可以采用与使载体减薄所采用的过程相同的抛光或蚀刻过程，或者可以是具有不同过程参数的不同过程。例如，在中间层针对载体去除过程提供了蚀刻停止的情况下，后一种操作可以采用不同的抛光或蚀刻过程，该不同的抛光或蚀刻过程相比于器件层的去除更偏好中间层的去除。在要去除小于几百纳米的中间层厚度的情况下，去除过程可能相对较慢，针对跨晶圆的均匀性而被优化，并且比针对载体层的去除所采用的过程被更精确地控制。所采用的cmp过程可以例如采用浆料，该浆料在半导体（例如，硅）与围绕器件层且嵌入在中间层内例如作为邻近器件区域之间的电隔离的电介质材料（例如，sio）之间提供了非常高的选择性（例如，100:1到300:1或更多）。
[0079]
对于其中通过完全去除中间层来显露器件层的实施例，背侧处理可以在器件层的
暴露背侧或其中的特定器件区域上开始。在一些实施例中，背侧器件层处理包括：进一步通过设置在中间层与先前在器件层中制造的器件区域（诸如源极或漏极区域）之间的器件层的厚度进行抛光或湿法/干法蚀刻。
[0080]
在其中载体层、中间层或器件层背侧通过湿法和/或等离子体蚀刻而凹陷的一些实施例中，这样的蚀刻过程可以是向器件层背侧表面赋予显著的非平面性或形貌的图案化蚀刻或材料选择性蚀刻。如下面进一步描述的，图案化可以在器件单元内（即，“单元内”图案化），或者可以是跨器件单元的（即，“单元间”图案化）。在一些图案化蚀刻实施例中，中间层的至少一部分厚度被采用作为用于背侧器件层图案化的硬掩模。因此，掩模化蚀刻过程可以先于对应掩膜化的器件层蚀刻。
[0081]
上面描述的处理方案可以产生包括ic器件的施主-宿主衬底组装件，该ic器件具有中间层的背侧、器件层的背侧、和/或器件层内的一个或多个半导体区域的背侧、和/或显露的正侧金属化。然后，可以在下游处理期间对这些显露的区域中的任一个进行附加的背侧处理。
[0082]
图9图示了根据本发明的实施例的一个实现方式的计算器件900。计算器件900容纳板902。板902可以包括多个组件，该多个组件包括但不限于处理器904和至少一个通信芯片906。处理器904物理地且电气地耦合到板902。在一些实现方式中，还将该至少一个通信芯片906物理地且电气地耦合到板902。在另外的实现方式中，通信芯片906是处理器904的一部分。
[0083]
取决于其应用，计算器件900可以包括：可能或者可能没有物理地且电气地耦合到板902的其他组件。这些其他组件包括但不限于：易失性存储器（例如，dram）、非易失性存储器（例如，rom）、闪速存储器、图形处理器、数字信号处理器、密码处理器、芯片集、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编解码器、视频编解码器、功率放大器、全球定位系统（gps）器件、罗盘、加速度计、陀螺仪、扬声器、相机和大容量存储器件（诸如硬盘驱动器、紧凑盘（cd）、数字多功能盘（dvd）等等）。
[0084]
通信芯片906使得能够实现用于数据去往和来自计算器件900的传递的无线通信。术语“无线”及其派生词可以用于描述电路、器件、系统、方法、技术、通信沟道等，其可以通过使用经调制的电磁辐射经由非固态介质来传送数据。该术语不暗示相关联的器件不包含任何线，尽管在一些实施例中它们可能不包含任何线。通信芯片906可以实现许多无线标准或协议中的任一个，该无线标准或协议包括但不限于wi-fi（ieee 802.11族）、wimax（ieee 802.16族）、ieee 802.20、长期演进（lte）、ev-do、hspa+、hsdpa+、hsupa+、edge、gsm、gprs、cdma、tdma、dect、蓝牙、其派生物，以及被标明为3g、4g、5g及以上的任何其他无线协议。计算器件900可以包括多个通信芯片906。例如，第一通信芯片906可以专用于诸如wi-fi和蓝牙之类的较短程无线通信，并且第二通信芯片906可以专用于诸如gps、edge、gprs、cdma、wimax、lte、ev-do以及其他的较长程无线通信。
[0085]
计算器件900的处理器904包括：封装在处理器904内的集成电路管芯。在一个实施例中，处理器904的集成电路管芯可以包括：具有电介质或导电脊的叉片式晶体管，诸如本文中描述的那些。术语“处理器”可以指代处理来自寄存器和/或存储器的电子数据以将该电子数据变换成可以存储在寄存器和/或存储器中的其他电子数据的任何器件或器件的部分。
[0086]
通信芯片906还包括：封装在通信芯片906内的集成电路管芯。在实施例中，通信芯片906的集成电路管芯可以包括具有电介质或导电脊的叉片式晶体管，诸如本文中描述的那些。
[0087]
在另外的实现方式中，容纳在计算器件900内的另一个组件可以包括具有电介质或导电脊的叉片式晶体管，诸如本文中描述的那些。
[0088]
在各种实现方式中，计算器件900可以是膝上型计算机、上网本、笔记本、超级本、智能电话、平板计算机、个人数字助理（pda）、超级移动pc、移动电话、台式计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数码相机、便携式音乐播放器或数字录像机。在另外的实现方式中，计算器件900可以是处理数据的任何其他电子器件。
[0089]
图10图示了包括本公开的一个或多个实施例的中介层1000。中介层1000是用于将第一衬底1002桥接至第二衬底1004的中间衬底。第一衬底1002可以是例如集成电路管芯。第二衬底1004可以是例如存储器模块、计算机母板或另一个集成电路管芯。根据本文中描述的实施例，在实施例中，第一衬底1002和第二衬底1004中的一个或两个可以包括具有电介质或导电脊的叉片式晶体管。通常，中介层1000的目的是将连接传播到更宽的间距或将连接重新路由至不同的连接。例如，中介层1000可以将集成电路管芯耦合到球栅阵列（bga）1006，该球栅阵列（bga）1006可以随后耦合到第二衬底1004。在一些实施例中，将第一和第二衬底1002/1004附接到中介层1000的相对侧。在其他实施例中，将第一和第二衬底1002/1004附接到中介层1000的相同侧。并且在另外的实施例中，凭借中介层1000来互连三个或更多个衬底。
[0090]
中介层1000可以由环氧树脂、玻璃纤维增强的环氧树脂、陶瓷材料或诸如聚酰亚胺之类的聚合物材料形成。在另外的实现方式中，中介层1000可以由替代的刚性或柔性材料形成，该材料可以包括以上所描述的供在半导体衬底中使用的相同材料，诸如硅、锗和其他iii-v族或iv族材料。
[0091]
中介层1000可以包括金属互连1008和通孔1010，包括但不限于穿硅通孔（tsv）1012。中介层1000可以进一步包括：嵌入式器件1014，其包括无源和有源器件两者。这样的器件包括但不限于电容器、去耦电容器、电阻器、电感器、熔丝、二极管、变换器、传感器和静电放电（esd）器件。还可以在中介层1000上形成更加复杂的器件，诸如射频（rf）器件、功率放大器、功率管理器件、天线、阵列、传感器和mems器件。根据本公开的实施例，可以在中介层1000的制造中使用本文中公开的装置或过程。
[0092]
因此，本公开的实施例可以包括具有电介质或导电脊的叉片式晶体管、以及用于制造具有电介质或导电脊的叉片式晶体管的方法。
[0093]
本公开的说明性实现方式的以上描述（包括在摘要中描述的内容）不意图穷尽本公开或将本公开限制成所公开的确切形式。尽管出于说明的目的，在本文中描述了本公开的具体实现方式和针对本公开的示例，但如相关领域中的那些技术人员将会意识到的，在本公开的范围内的各种等效修改是可能的。
[0094]
鉴于上面的详细描述，可以对本公开做出这些修改。所附权利要求中所使用的术语不应该被解释为将本公开限制成在说明书和权利要求中所公开的具体实现方式。而是，本公开的范围完全由要根据权利要求解释所建立的规则来理解的所附权利要求来确定。
[0095]
示例实施例1：一种集成电路结构包括电介质脊。第一晶体管器件包括与电介质脊
的第一边缘间隔开的半导体沟道的第一垂直堆叠。第二晶体管器件包括与电介质脊的第二边缘间隔开的半导体沟道的第二垂直堆叠。n型栅极结构处于半导体沟道的第一垂直堆叠上，n型栅极结构的一部分横向地处于电介质脊的第一边缘与半导体沟道的第一垂直堆叠的半导体沟道之间并且与它们接触。p型栅极结构处于半导体沟道的第二垂直堆叠上，p型栅极结构的一部分横向地处于电介质脊的第二边缘与半导体沟道的第二垂直堆叠的半导体沟道之间并且与它们接触。
[0096]
示例实施例2：示例实施例1的集成电路结构，其中，半导体沟道的第一和第二垂直堆叠是纳米带或纳米线的第一和第二堆叠。
[0097]
示例实施例3：示例实施例1或2的集成电路结构，其中，半导体沟道的第一垂直堆叠中的半导体沟道的总数与半导体沟道的第二垂直堆叠中的半导体沟道的总数相同。
[0098]
示例实施例4：示例实施例1或2的集成电路结构，其中，半导体沟道的第一垂直堆叠中的半导体沟道的总数不同于半导体沟道的第二垂直堆叠中的半导体沟道的总数。
[0099]
示例实施例5：一种集成电路结构包括导电脊。第一和第二电介质间隔物分别沿着导电脊的第一和第二边缘。第一晶体管器件包括邻近于沿着导电脊的第一边缘的第一电介质间隔物的半导体沟道的第一垂直堆叠。第二晶体管器件包括邻近于沿着导电脊的第二边缘的第二电介质间隔物的半导体沟道的第二垂直堆叠。
[0100]
示例实施例6：示例实施例5的集成电路结构，其中，第一晶体管器件是p型器件，并且第二晶体管器件是n型器件。
[0101]
示例实施例7：示例实施例5或6的集成电路结构，其中，半导体沟道的第一和第二垂直堆叠是纳米带或纳米线的第一和第二堆叠。
[0102]
示例实施例8：示例实施例5、6或7的集成电路结构，其中，半导体沟道的第一垂直堆叠中的半导体沟道的总数与半导体沟道的第二垂直堆叠中的半导体沟道的总数相同。
[0103]
示例实施例9：示例实施例5、6或7的集成电路结构，其中，半导体沟道的第一垂直堆叠中的半导体沟道的总数不同于半导体沟道的第二垂直堆叠中的半导体沟道的总数。
[0104]
示例实施例10：示例实施例5、6、7、8或9的集成电路结构，进一步包括：在半导体沟道的第一垂直堆叠上的第一栅极结构，该第一栅极结构包括第一栅极电极和第一栅极电介质；以及在半导体沟道的第二垂直堆叠上的第二栅极结构，该第二栅极结构包括第二栅极电极和第二栅极电介质。
[0105]
示例实施例11：一种计算器件包括板以及耦合到板的组件。该组件包括集成电路结构，该集成电路结构包括电介质脊。第一晶体管器件包括与电介质脊的第一边缘间隔开的半导体沟道的第一垂直堆叠。第二晶体管器件包括与电介质脊的第二边缘间隔开的半导体沟道的第二垂直堆叠。n型栅极结构处于半导体沟道的第一垂直堆叠上，n型栅极结构的一部分横向地处于电介质脊的第一边缘与半导体沟道的第一垂直堆叠的半导体沟道之间并且与它们接触。p型栅极结构处于半导体沟道的第二垂直堆叠上，p型栅极结构的一部分横向地处于电介质脊的第二边缘与半导体沟道的第二垂直堆叠的半导体沟道之间并且与它们接触。
[0106]
示例实施例12：示例实施例11的计算器件，进一步包括：耦合到板的存储器。
[0107]
示例实施例13：示例实施例11或12的计算器件，进一步包括：耦合到板的通信芯片。
[0108]
示例实施例14：示例实施例11、12或13的计算器件，进一步包括：耦合到板的相机。
[0109]
示例实施例15：示例实施例11、12、13或14的计算器件，其中，组件是封装的集成电路管芯。
[0110]
示例实施例16：一种计算器件包括板以及耦合到板的组件。组件包括具有导电脊的集成电路结构。第一和第二电介质间隔物分别沿着导电脊的第一和第二边缘。第一晶体管器件包括邻近于沿着导电脊的第一边缘的第一电介质间隔物的半导体沟道的第一垂直堆叠。第二晶体管器件包括邻近于沿着导电脊的第二边缘的第二电介质间隔物的半导体沟道的第二垂直堆叠。
[0111]
示例实施例17：示例实施例16的计算器件，进一步包括：耦合到板的存储器。
[0112]
示例实施例18：示例实施例16或17的计算器件，进一步包括：耦合到板的通信芯片。
[0113]
示例实施例19：示例实施例16、17或18的计算器件，进一步包括：耦合到板的相机。
[0114]
示例实施例20：示例实施例16、17、18或19的计算器件，其中，组件是封装的集成电路管芯。