1.本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术：2.随着半导体制造技术的飞速发展，半导体器件朝着更高的元件密度，以及更高集成度的方向发展，半导体工艺节点遵循摩尔定律的发展趋势不断减小。晶体管作为最基本的半导体器件目前正被广泛应用，因此随着半导体器件的元件密度和集成度的提高，为了适应工艺节点的减小，不得不断缩短晶体管的沟道长度。
3.为了更好的适应器件尺寸按比例缩小的要求，半导体工艺逐渐开始从平面晶体管向具有更高功效的三维立体式的晶体管过渡，如全包围栅极(gate-all-around，gaa)晶体管或纳米片场效晶体管(nanosheet field effect transistor，nsfet)、叉型栅极晶体管(forksheet)、互补型场效应晶体管(complementary fet，cfet)。其中，全包围栅极晶体管或纳米片场效晶体管中，栅极从四周包围沟道所在的区域，与平面晶体管相比，全包围栅极晶体管的栅极对沟道的控制能力更强，能够更好的抑制短沟道效应。
4.但是，器件的性能仍有待提高。
技术实现要素：5.本发明实施例解决的问题是提供一种半导体结构及其形成方法，提升半导体结构的性能。
6.为解决上述问题，本发明实施例提供一种半导体结构，包括：衬底，包括用于形成pmos器件的pmos区；多个第一凸起部，分立于所述pmos区的衬底上；隔离层，位于所述衬底上且围绕所述第一凸起部，所述隔离层露出所述第一凸起部的顶面；沟道结构，包括间隔悬空设置于所述第一凸起部的上方的第一沟道结构，所述第一沟道结构包括一个或多个依次间隔设置的第一沟道层，所述第一沟道层在沿垂直于衬底表面的方向堆叠；沿所述第一凸起部的排列方向，所述第一沟道层为具有《111》晶面的波浪形结构；栅极结构，包括位于pmos区的所述隔离层上且横跨所述第一沟道结构的第一栅极结构，所述第一栅极结构包围所述第一沟道层；源漏掺杂区，位于所述栅极结构两侧的沟道结构内；所述源漏掺杂区包括第一源漏掺杂区，位于所述第一栅极结构的两侧，且与所述第一沟道结构中的每个第一沟道层沿延伸方向的端部相接触。
7.相应的，本发明实施例还提供一种半导体结构的形成方法，包括：提供衬底，所述衬底包括用于形成pmos器件的pmos区，所述pmos区的衬底上形成有多个分立的第一凸起部；在所述衬底上形成围绕所述第一凸起部的隔离层，所述隔离层的顶面低于所述第一凸起部的顶面；去除部分厚度的所述第一凸起部，在所述第一凸起部内形成凹槽；在所述凹槽内形成第一叠层结构，所述第一叠层结构位于所述第一凸起部上，所述第一叠层结构包括一个或多个自下而上依次堆叠的第一沟道叠层，每个所述第一沟道叠层包括第一牺牲层和位于所述第一牺牲层上的第一沟道层；沿所述第一凸起部的排列方向，所述第一沟道层为
具有《111》晶面的波浪形结构；在所述隔离层上形成横跨所述第一叠层结构的伪栅结构，所述伪栅结构覆盖所述第一叠层结构的部分顶部和部分侧壁；在所述伪栅结构两侧的第一叠层结构中形成第一源漏掺杂区；在形成所述第一源漏掺杂区后，去除所述伪栅结构，形成栅极开口，所述栅极开口暴露出所述第一沟道叠层；通过所述栅极开口，去除所述第一沟道叠层中的第一牺牲层，形成第一通槽，所述第一通槽由所述第一凸起部和与所述第一凸起部相邻的第一沟道层围成，或者由相邻的第一沟道层围成；在所述第一通槽和所述pmos区的栅极开口内填充第一栅极结构，所述第一栅极结构包围所述第一沟道层。
8.与现有技术相比，本发明实施例的技术方案具有以下优点：
9.本发明实施例提供的半导体结构中，沿所述第一凸起部的排列方向，所述第一沟道层为具有《111》晶面的波浪形结构，在半导体领域中，pmos器件的沟道在《111》晶面的空穴迁移率，大于在《100》晶面的空穴迁移率，从而本发明实施例能够为pmos器件提供具有《111》晶面的沟道，有利于提高pmos器件的沟道迁移率，并且，所述第一沟道层为波浪形结构，还有利于增大pmos器件的有效沟道宽度；综上，本发明实施例有利于提升半导体结构的性能。
10.本发明实施例提供的半导体结构的形成方法中，在形成所述第一叠层结构的步骤中，沿所述第一凸起部的排列方向，所述第一沟道层为具有《111》晶面的波浪形结构，在半导体领域中，pmos器件的沟道在《111》晶面的空穴迁移率，大于在《100》晶面的空穴迁移率，从而本发明实施例能够为pmos器件提供具有《111》晶面的沟道，有利于提高pmos器件的沟道迁移率，并且，所述第一沟道层为波浪形结构，还有利于增大pmos器件的有效沟道宽度；综上，本发明实施例有利于提升半导体结构的性能。
附图说明
11.图1至图2是一种半导体结构的结构示意图；
12.图3至图5是本发明半导体结构一实施例的结构示意图；
13.图6至图26是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
具体实施方式
14.由背景技术可知，目前器件的性能有待提高。
15.现以全包围栅极晶体管为例，结合一种半导体结构分析器件的性能有待提高的原因。图1至图2是一种半导体结构的结构示意图。图1是沿垂直于导电沟道方向的剖面图，图2是图1沿1-1方向的剖视图。
16.如图1至图2所示，所述半导体结构包括：衬底1；多个凸起部2，分立于所述衬底1上；沟道结构4，包括一个或多个依次间隔设置的沟道层3，所述沟道层3在沿垂直于衬底1表面的方向堆叠；隔离层5，位于所述衬底1上且围绕所述凸起部2且暴露出所述沟道结构4；栅极结构6，位于所述隔离层5上且横跨所述沟道结构4且包围所述沟道层3；栅介质层7，位于所述栅极结构6与所述沟道层3之间；源漏掺杂区8，位于所述栅极结构6两侧的沟道结构4内，且与所述沟道结构4中的每个沟道层3沿延伸方向的端部相接触。
17.所述半导体结构为全包围栅极晶体管(或纳米片场效应晶体管)为例，栅极结构6
包围沟道层3，即栅极结构6从四周包围沟道所在的区域。
18.在半导体领域中，nmos器件的导电沟道在《100》晶面的电子迁移率较高，pmos器件的导电沟道在《110》晶面的空穴迁移率较高，而pmos器件的导电沟道在《100》晶面的空穴迁移率较低。所述半导体结构中，对于nmos器件和pmos器件，所述沟道层3均为长方体型结构，所述沟道层3的晶面包括《100》晶面(如图1所示)和《110》晶面(如图1所示)，并且，沟道层3在《110》晶面的面积小于在《110》晶面的面积，导致pmos器件的空穴迁移率较低，pmos器件的性能不佳。
19.为了解决所述技术问题，本发明实施例提供一种半导体结构，沿所述第一凸起部的排列方向，所述第一沟道层为具有《111》晶面的波浪形结构，在半导体领域中，pmos器件的沟道在《111》晶面的空穴迁移率，大于在《100》晶面的空穴迁移率，在半导体领域中，从而本发明实施例能够为pmos器件提供具有《111》晶面的沟道，有利于提高pmos器件的沟道迁移率，并且，所述第一沟道层为波浪形结构，还有利于增大pmos器件的有效沟道宽度；综上，本发明实施例有利于提升半导体结构的性能。
20.为了解决所述技术问题，本发明实施例还提供一种半导体结构的形成方法，在形成所述第一叠层结构的步骤中，沿所述第一凸起部的排列方向，所述第一沟道层为具有《111》晶面的波浪形结构，在半导体领域中，pmos器件的沟道在《111》晶面的空穴迁移率，大于在《100》晶面的空穴迁移率，在半导体领域中，从而本发明实施例能够为pmos器件提供具有《111》晶面的沟道，有利于提高pmos器件的沟道迁移率，并且，所述第一沟道层为波浪形结构，还有利于增大pmos器件的有效沟道宽度；综上，本发明实施例有利于提升半导体结构的性能。
21.为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。参考图3至图5，图3为俯视图，图4为图3沿x-x方向的剖面图，图5为图3沿y-y方向的剖面图，示出了本发明半导体结构一实施例的结构示意图。
22.如图3至图5所示，本实施例中，所述半导体结构包括：衬底100，包括用于形成pmos器件的pmos区100p；多个第一凸起部110，分立于所述pmos区100p的衬底100上；隔离层120，位于所述衬底100上且围绕所述第一凸起部110，所述隔离层120露出所述第一凸起部110的顶面；沟道结构，包括间隔悬空设置于所述pmos区的第一凸起部100的上方的第一沟道结构300，所述第一沟道结构300包括一个或多个依次间隔设置的第一沟道层20，所述第一沟道层20在沿垂直于衬底100表面的方向堆叠；沿所述第一凸起部110的排列方向，所述第一沟道层20为具有《111》晶面的波浪形结构；栅极结构，包括位于pmos区100p的所述隔离层120上且横跨所述第一沟道结构300的第一栅极结构240，所述第一栅极结构240包围所述第一沟道层20；源漏掺杂区，位于所述栅极结构两侧的沟道结构内；所述源漏掺杂区包括第一源漏掺杂区170，位于所述第一栅极结构240的两侧，且与所述第一沟道结构300中的每个第一沟道层20沿延伸方向的端部相接触。
23.所述衬底100用于为场效应晶体管的形成提供工艺平台。本实施例中，衬底100用于为形成全包围栅极(gaa)晶体管或纳米片场效晶体管(nanosheet field effect transistor，nsfet)提供工艺平台。在其他实施例中，所述衬底还可以用于为形成其他类型的晶体管提供工艺平台，例如：叉型栅极晶体管(forksheet)、互补型场效应晶体管(complementary fet，cfet)。
24.所述衬底100包括用于形成pmos器件的pmos区100p。
25.需要说明的是，本实施例中，所述衬底100还包括用于形成nmos器件的nmos区(图未示)。
26.本实施例中，衬底100为硅衬底，即衬底100的材料为单晶硅。在其他实施例中，衬底的材料还可以为锗、锗化硅、碳化硅、氮化镓和砷化镓中的一种或多种，衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。
27.所述第一凸起部110用于对位于第一凸起部110上方的栅极结构和沟道结构起到支撑的作用，所述第一凸起部110还用于为形成隔离层120提供空间，以便隔离层120能够围绕第一凸起部110且暴露出沟道结构，并且隔离层120能够隔离衬底100和栅极结构。
28.本实施例中，第一凸起部110与衬底100为一体型结构，所述第一凸起部110与衬底100的材料相同，均为硅。在其他实施例中，所述第一凸起部的材料可以与衬底的材料不同，所述第一凸起部的材料可以是其他适宜的材料，例如：锗、锗化硅、碳化硅、氮化镓和砷化镓中的一种或多种。
29.本实施例中，所述第一凸起部110沿x方向(如图3所示)延伸，所述第一凸起部110的排列方向为y方向(如图3所示)，所述x方向与y方向相垂直。
30.本实施例中，所述nmos区的衬底100上还形成有分立的第二凸起部(图未示)，所述第二凸起部用于对位于第二凸起部上方的栅极结构和沟道结构起到支撑的作用，所述第二凸起部还用于为形成隔离层120提供空间，以便隔离层120能够围绕第二凸起部且暴露出沟道结构，进而使隔离层120能够隔离衬底100和栅极结构。
31.本实施例中，第二凸起部与衬底100为一体型结构，所述第二凸起部与衬底100的材料相同，均为硅。在其他实施例中，所述第二凸起部的材料可以与衬底的材料不同，所述第二凸起部的材料可以是其他适宜的材料，例如：锗、锗化硅、碳化硅、氮化镓和砷化镓中的一种或多种。
32.本实施例中，所述第二凸起部沿x方向延伸，所述第二凸起部的排列方向为y方向，所述x方向与y方向相垂直。
33.所述隔离层120用于隔离相邻的第一凸起部110，还用于隔离衬底100与隔离衬底100与栅极结构。本实施例中，所述隔离层120还用于隔离相邻的第二凸起部以及隔离所述第一凸起部与第二凸起部。
34.本实施例中，隔离层120的材料为氧化硅。隔离层120的材料还可以是其他的绝缘材料，例如：氧化硅、氮氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氧化锗硅、氮化硼和碳氮化硼中的一种或多种。
35.沟道结构用于提供场效应晶体管的导电沟道。
36.具体地，第一沟道结构300用于提供pmos器件的导电沟道。一个或多个第一沟道层20在沿垂直于衬底100表面的方向堆叠。更具体地，所述第一沟道层20用于提供pmos器件的导电沟道。
37.沿所述第一凸起部110的排列方向，所述第一沟道层20为具有《111》晶面的波浪形结构，在半导体领域中，pmos器件的沟道在《111》晶面的空穴迁移率，大于在《100》晶面的空穴迁移率，从而本实施例能够为pmos器件提供具有《111》晶面的沟道，有利于提高pmos器件的沟道迁移率，并且，与所述第一沟道层20为直线型结构相比，所述第一沟道层20为波浪型
结构，还有利于增大pmos器件的有效沟道宽度；综上，本实施例有利于提升半导体结构的性能。
38.具体地，在半导体领域中，对于pmos器件，沟道在《111》晶面的空穴迁移率大于在《100》晶面的空穴迁移率，且和使第一沟道层20具有《110》晶面且《110》晶面的面积较大相比，通过使所述第一沟道层20为波浪形结构从而使第一沟道层20具有《111》晶面的难度更低，且波浪型结构中也易于获得较大的《111》晶面面积，有利于在提高pmos器件的载流子迁移率的同时，降低工艺难度、并易于实现批量化生产。
39.本实施例中，所述第一沟道层20的材料包括si；或者，所述第一沟道层20的材料包括sige，所述第一沟道层20中的ge浓度为0％至30％。作为一种示例，所述第一沟道层20的材料为sige。
40.在其他实施例中，所述第一沟道层的材料包括单晶硅、锗、锗化硅、碳化硅、氮化镓和砷化镓中的一种或多种。
41.作为一种实施例，沿所述第一凸起部110的排列方向(即y方向)，多个相邻的第一凸起部110构成凸起部组140，位于所述凸起部组140上的每层第一沟道层20之间对应相连，从而增大第一沟道层20沿所述第一凸起部110排列方向上的宽度，进而增大pmos器件的有效沟道宽度。
42.具体地，本实施例中，沿第一凸起部110的排列方向，每层第一沟道层20为一体型结构。
43.本实施例中，以四个相邻的第一凸起部110构成凸起部组140，位于凸起部组140上的第一沟道结构300之间相连为示例进行说明。在其他实施例中，还可以是其他数量的第一凸起部构成凸起部组，例如：两个、三个、五个等数量的第一凸起部构成凸起部组。
44.在另一些实施例中，沿第一凸起部的排列方向，位于单个所述第一凸起部上的第一沟道结构之间还可以是互相分立的。
45.本实施例中，以所述第一沟道结构300中，所述第一沟道层20的数量为多个为示例进行说明，多个第一沟道层20的堆叠方向垂直于衬底100表面。作为一种示例，所述第一沟道层20的数量为三个。在其他实施例中，第一沟道结构中的第一沟道层还可以为其他数量，例如：两个、四个、五个等。
46.本实施例中，所述沟道结构还包括：第二沟道结构(图未示)，间隔悬空设置于所述第二凸起部的上方，所述第二沟道结构包括一个或多个依次间隔设置的第二沟道层，所述第二沟道层在沿垂直于衬底100表面的方向堆叠。
47.具体地，所述第二沟道层用于提供nmos器件的导电沟道。
48.本实施例中，所述第二沟道层为长方体型结构，即所述第二沟道层为直线型结构，所述第二沟道层的表面具有《100》晶面，有利于使得nmos器件具有较高的电子迁移率，进而提升nmos器件的性能。
49.本实施例中，所述nmos区用于形成nmos晶体管，第二沟道层的材料为si，有利于改善nmos器件性能。
50.本实施例中，所述第二沟道层与所述第一凸起部110的材料相同。在其他实施例中，所述第二沟道层与第一凸起部的材料还可以不同。
51.在其他实施例中，所述第二沟道层的材料还可以为锗化硅、锗、碳化硅、氮化镓、和
砷化镓中的一种或多种。
52.在器件工作时，栅极结构用于控制器件的导电沟道的开启和关断。
53.具体地，在器件工作时，第一栅极结构240用于控制pmos器件的导电沟道的开启和关断。
54.本实施例中，填充于每个所述第一凸起部110和与所述第一凸起部110相邻的第一沟道层20之间的所述第一栅极结构240为第一部分240(1)，所述第一部分240(1)为sigma型结构，从而与所述第一凸起部110相邻的第一沟道层20表面相应具有《111》晶面。
55.当第一沟道结构300中的第一沟道层20的数量为多个时，填充于相邻的所述第一沟道层20之间的所述第一栅极结构240为第二部分240(2)；所述第一沟道层20和所述第二部分240(2)依次交替堆叠的共形覆盖于所述第一部分240(1)上，从而所述第一沟道结构300中的多个第一沟道层20表面均具有《111》晶面。
56.本实施例中，横跨所述第一沟道结构300的第一栅极结构240为第三部分240(3)，第三部分240(3)和第二部分以及第一部分构成第一栅极结构240。
57.本实施例中，所述第一栅极结构240为金属栅极结构。
58.本实施例中，所述第一栅极结构240包括第一栅介质层41和位于所述第一栅介质层41上的第一栅电极层42。
59.所述第一栅介质层41用于实现第一栅电极层41与导电沟道之间的电绝缘。
60.所述第一栅介质层41的材料包括氧化硅、掺氮氧化硅、hfo2、zro2、hfsio、hfsion、hftao、hftio、hfzro、la2o3和al2o3中的一种或多种。
61.本实施例中，所述第一栅介质层41包括高k栅介质层(图未示)，高k栅介质层的材料为高k介质材料。高k栅介质层的材料可以选自zro2、hfsio、hfsion、hftao、hftio、hfzro或al2o3。在其他实施例中，所述第一栅介质层还可以包括栅氧化层和位于所述栅氧化层上的高k栅介质层，或者，所述第一栅介质层可以仅包括栅氧化层。
62.所述第一栅电极层42用于作为第一栅极结构240与外部电路电连接的外界电极。所述第一栅电极层42的材料包括：tin、tan、ti、ta、tial、tialc、tisin、w、co、al、cu、ag、au、pt和ni中的一种或多种。
63.在具体实施例中，所述第一栅电极层42可以包括：依次堆叠于栅介质层41上的覆盖层(图未示)、功函数层(图未示)、阻挡层(图未示)以及金属电极层。
64.需要说明的是，本实施例中，所述栅极结构还包括：第二栅极结构(图未示)，所述第二栅极结构包围所述第二沟道层。
65.第二栅极结构用于实现nmos器件的导电沟道的开启和关断。本实施例中，第二栅极结构为金属栅极结构。
66.作为一种示例，第二栅极结构包括第二栅介质层和位于第二栅介质层上的第二栅电极层。
67.对第二栅极结构的详细描述，可参考前述对第一栅极结构240的相应描述，在此不再赘述。
68.本实施例中，沿垂直于栅极结构的延伸方向，栅极结构的端部相对于所述沟道结构同一侧的端部缩进；横跨所述沟道结构的栅极结构作为栅极横跨部(未标示)，位于所述第一凸起部110与所述第一沟道层20之间或者位于相邻的第一沟道层20之间的第一栅极结
构，以及位于所述第二凸起部与第二沟道层之间或者位于相邻的第二沟道层之间的第二栅极结构，作为栅极夹层部(未标示)。
69.本实施例中，所述半导体结构还包括：栅极侧墙160，位于所述栅极横跨部的侧壁上，且暴露出所述沟道结构沿延伸方向的端部；内侧墙180，位于所述栅极夹层部的侧壁上，且暴露出所述沟道结构沿延伸方向的端部。
70.所述栅极侧墙160用于定义源漏掺杂区的形成位置，栅极侧墙160还用于保护栅极结构的侧壁。
71.本实施例中，栅极侧墙160的材料包括氮化硅、氧化硅、氮氧化硅、低k介质材料或超低k介质材料，栅极侧墙160为单层或叠层结构。作为一种示例，栅极侧墙160为单层结构，栅极侧墙160的材料为氮化硅。
72.所述内侧墙180用于实现源漏掺杂区与栅极结构之间的隔离，而且还增大栅极结构与源漏掺杂区之间的距离，有利于减小栅极结构与源漏掺杂区之间的寄生电容。
73.本实施例中，所述内侧墙180的材料为绝缘材料，以实现栅极结构与源漏掺杂区之间的隔离。本实施例中，内侧墙180的材料包括氮化硅、氧化硅、氮氧化硅、低k介质材料或超低k介质材料。作为一种示例，内侧墙180的材料为氮化硅。
74.所述源漏掺杂区用于作为场效应晶体管的源极或漏极。
75.其中，所述第一源漏掺杂区170用于作为pmos场效应晶体管的源极或漏极，在场效应晶体管工作时，第一源漏掺杂区170用于为pmos器件提供载流子源。
76.本实施例中，第一源漏掺杂区170包括掺杂有离子的应力层，应力层用于为沟道区提供应力，从而提高载流子的迁移率。具体地，所述第一源漏掺杂区170用于作为pmos场效应晶体管的源极或漏极，第一源漏掺杂区170包括掺杂有p型离子的应力层，应力层的材料为si或sige。
77.本实施例中，所述源漏掺杂区还包括：第二源漏掺杂区(图未示)，位于所述第二栅极结构的两侧，且与所述第二沟道结构中每个所述第二沟道层沿延伸方向的端部相接触。
78.所述第二源漏掺杂区用于作为nmos场效应晶体管的源极或漏极，在场效应晶体管工作时，第二源漏掺杂用于nmos器件提供载流子源。
79.本实施例中，所述第二源漏掺杂区包括掺杂有离子的应力层，应力层用于为沟道区提供应力，从而提高载流子的迁移率。具体地，所述第二源漏掺杂区用于作为nmos场效应晶体管的源极或漏极，所述第二源漏掺杂区包括掺杂有p型离子的应力层，应力层的材料为si或sige。
80.本实施例中，所述半导体结构还包括：层间介质层190，位于所述栅极结构露出的隔离层120上且覆盖所述源漏掺杂区。
81.层间介质层190覆盖所述栅极侧墙160的侧壁以及所述第一源漏掺杂区170。本实施例中，所述层间介质层190还覆盖所述第二源漏掺杂区。
82.层间介质层190用于隔离相邻器件。本实施例中，层间介质层190的材料为氧化硅。层间介质层190的材料还可以是其他绝缘材料。
83.本实施例中，为方便示意和说明，仅在剖面图中示意出所述层间介质层190和隔离层120。
84.相应的，本发明还提供一种半导体结构的形成方法。图6至图26是本发明半导体结
构的形成方法一实施例中各步骤对应的结构示意图。
85.以下结合附图，对本实施例半导体结构的形成方法进行详细说明。
86.参考图6至图7，图6为俯视图，图7为图6沿y-y方向的剖面图，提供衬底100，所述衬底100包括用于形成pmos器件的pmos区100p，所述pmos区100p的衬底100上形成有多个分立的第一凸起部110。
87.所述衬底100用于为后续制程提供工艺平台。本实施例中，所述衬底100用于为形成全包围栅极(gaa)晶体管或纳米片场效晶体管(nanosheet field effect transistor，nsfet)提供工艺平台。在其他实施例中，所述衬底还可以用于为形成其他类型的晶体管提供工艺平台，例如：叉型栅极晶体管(forksheet)、互补型场效应晶体管(complementary fet，cfet)。
88.所述衬底100包括用于形成pmos器件的pmos区100p。
89.本实施例中，衬底100为硅衬底，即衬底100的材料为单晶硅。在其他实施例中，衬底的材料还可以为锗、锗化硅、碳化硅、氮化镓和砷化镓中的一种或多种，衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。
90.所述第一凸起部110用于支撑后续的叠层结构，所述第一凸起部110还用于为形成隔离层提供空间，以便后续的隔离层能够围绕第一凸起部110且暴露出叠层结构，并且隔离层能够隔离衬底100和栅极结构。
91.本实施例中，第一凸起部110与衬底100为一体型结构，所述第一凸起部110与衬底100的材料相同，均为硅。在其他实施例中，所述第一凸起部的材料可以与衬底的材料不同，所述第一凸起部的材料可以是其他适宜的材料，例如：锗、锗化硅、碳化硅、氮化镓和砷化镓中的一种或多种。
92.本实施例中，所述第一凸起部110沿x方向(如图6所示)延伸，所述第一凸起部110的排列方向为y方向(如图6所示)，所述x方向与y方向相垂直。
93.需要说明的是，本实施例中，所述衬底100还包括用于形成nmos器件的nmos区(图未示)。在提供衬底的步骤中，所述nmos区的衬底上还形成有分立的第二凸起部(图未示)，所述第二凸起部上还形成有第二叠层结构(图未示)，所述第二叠层结构包括一个或多个自下而上依次堆叠的第二沟道叠层(图未示)，每个所述第二沟道叠层包括第二牺牲层和位于所述第二牺牲层上的第二沟道层。
94.其中，所述第二凸起部用于对位于第二凸起部上方的栅极结构和沟道结构起到支撑的作用，所述第二凸起部还用于为形成隔离层120提供空间，以便隔离层120能够围绕所述第二凸起部且暴露出沟道结构，并且所述隔离层120能够隔离所述衬底100和栅极结构。
95.本实施例中，所述第二凸起部与衬底100为一体型结构，所述第二凸起部与衬底100的材料相同，均为硅。在其他实施例中，所述第二凸起部的材料可以与衬底的材料不同，所述第二凸起部的材料可以是其他适宜的材料，例如：锗、锗化硅、碳化硅、氮化镓和砷化镓中的一种或多种。
96.本实施例中，所述第二凸起部沿x方向延伸，所述第二凸起部的排列方向为y方向，所述x方向与y方向相垂直。
97.所述第二沟道叠层为后续形成悬空间隔设置的第二沟道层提供工艺基础。
98.具体地，所述第二沟道层用于提供nmos器件的导电沟道，所述第二牺牲层用于支
撑第二沟道层，从而为后续实现第二沟道层的间隔悬空设置提供工艺基础，所述第二牺牲层还用于为后续形成第二栅极结构占据空间位置。
99.本实施例中，所述第二沟道层为长方体型结构，即所述第二沟道层为直线型结构，所述第二沟道层的表面具有《100》晶面，有利于使得nmos器件具有较高的电子迁移率，进而提升nmos器件的性能。
100.本实施例中，所述nmos区用于形成nmos晶体管，第二沟道层的材料为si，第二牺牲层的材料为sige。在后续去除第二牺牲层的过程中，sige和si的刻蚀选择比较高，所以通过将第二牺牲层的材料设置为sige、将第二沟道层的材料设置为si的做法，能够有效降低第二牺牲层的去除工艺对第二沟道层的影响，从而提高第二沟道层的质量，进而有利于改善nmos器件性能。
101.本实施例中，所述第二沟道层与所述第一凸起部110的材料相同。在其他实施例中，所述第二沟道层与第一凸起部的材料还可以不同。
102.在其他实施例中，所述第二沟道层的材料还可以为锗化硅、锗、碳化硅、氮化镓和砷化镓中的一种或多种。
103.本实施例中，所述第二凸起部的顶面低于所述第一凸起部110的顶面，从而防止第二叠层结构的顶面过高，进而有利于使形成的nmos器件具有较小的厚度。
104.参考图8，在所述衬底100上形成围绕所述第一凸起部110的隔离层120，所述隔离层120的顶面低于所述第一凸起部110的顶面。
105.所述隔离层120用于隔离相邻的第一凸起部110，还用于隔离衬底100与后续的伪栅结构、以及隔离衬底100与栅极结构。本实施例中，所述隔离层120还围绕所述第二凸起部且暴露出所述第二叠层结构。
106.本实施例中，隔离层120的材料为氧化硅。隔离层120的材料还可以是其他的绝缘材料，例如：氧化硅、氮氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氧化锗硅、氮化硼、碳氮化硼和氧化锗硅中的一种或多种。
107.参考图9，示出了基于图8的剖面示意图，去除位于所述pmos区100p的部分厚度第一凸起部110，在所述pmos区100p的第一凸起部110内形成凹槽130。
108.所述凹槽130用于为形成第一叠层结构空间位置。
109.去除所述pmos区100p的部分厚度第一凸起部110，从而减小pmos区100p的第一凸起部110的顶面高度，在后续在凹槽130内形成位于所述第一凸起部110上的第一叠层结构的步骤中，相应降低第一叠层结构的顶面高度。
110.具体地，可以采用干法刻蚀工艺，去除位于所述pmos区100p的部分厚度第一凸起部110。干法刻蚀工艺具有较高的工艺可控性以及刻蚀精度，有利于对pmos区100p的第一凸起部110的去除厚度进行精确控制。
111.参考图10至图14，在所述凹槽130内形成第一叠层结构200，所述第一叠层结构200位于所述pmos区100p的第一凸起部110上，所述第一叠层结构200包括一个或多个自下而上依次堆叠的第一沟道叠层210，每个所述第一沟道叠层210包括第一牺牲层10和位于所述第一牺牲层10上的第一沟道层20；沿所述第一凸起部110的排列方向，所述第一沟道层20为具有《111》晶面的波浪形结构。
112.沿所述第一凸起部110的排列方向，所述第一沟道层20为具有《111》晶面的波浪形
结构，在半导体领域中，pmos器件的沟道在《111》晶面的空穴迁移率，大于在《100》晶面的空穴迁移率，从而本实施例能够为pmos器件提供具有《111》晶面的沟道，有利于提高pmos器件的沟道迁移率，并且，与第一沟道层为直线型结构相比，本实施例提供的所述第一沟道层20为波浪形结构，还有利于增大pmos器件的有效沟道宽度；综上，本实施例有利于提升半导体结构的性能。
113.具体地，在半导体领域中，对于pmos器件，沟道在《111》晶面的空穴迁移率大于在《100》晶面的空穴迁移率，且和使第一沟道层20具有《110》晶面且《110》晶面的面积较大相比，通过使所述第一沟道层20为波浪形结构从而使第一沟道层20具有《111》晶面的难度更低，且波浪型结构中也易于获得较大的《111》晶面面积，有利于在提高pmos器件的载流子迁移率的同时，降低工艺难度、并易于实现批量化生产。
114.所述第一沟道叠层210为后续形成悬空间隔设置的第一沟道层20提供工艺基础。
115.具体地，所述第一沟道层20用于提供pmos器件的导电沟道，所述第一牺牲层10用于支撑第一沟道层20，从而为后续实现第一沟道层20的间隔悬空设置提供工艺基础，所述第一牺牲层10还用于为后续形成栅极结构占据空间位置。
116.本实施例中，所述第一牺牲层10的材料包括sige；所述第一沟道层20的材料包括si；或者，所述第一沟道层20的材料包括sige，且所述第一沟道层20中的ge浓度与所述第一牺牲层10中的ge浓度不同。
117.其中，当所述第一沟道层20的材料为si时，si和sige之间具有较高的刻蚀选择性，相应地使得所述第一牺牲层10与所述第一沟道层20之间具有较高的刻蚀选择比，以免第一沟道层20在后续去除所述牺牲层10的过程中受损；当所述第一沟道层20的材料为sige，所述第一沟道层20中的ge浓度与所述第一牺牲层10中的ge浓度不同，ge浓度不同的sige材料之间具有刻蚀选择性，从而使得所述第一牺牲层10与所述第一沟道层20之间具有刻蚀选择比，降低后续去除第一牺牲层10的工艺对第一沟道层20造成损伤的几率。
118.其中，当所述第一沟道层20的材料包括sige时，所述第一沟道层20中的ge浓度低于所述第一牺牲层10中的ge浓度。也就是说，所述第一沟道层20中的ge浓度较低，有利于提升pmos的沟道的空穴迁移率；所述第一牺牲层10中的ge浓度较高，有利于进一步提升第一牺牲层10与第一沟道层20之间的刻蚀选择比，进一步降低第一沟道层20受损的几率。
119.作为一种示例，所述第一沟道层20的材料为sige。
120.所述第一沟道层20中的ge浓度不宜过大，否则所述第一沟道层20和第一牺牲层10中的ge浓度差异，难以满足第一牺牲层10与第一沟道层20之间具有较高刻蚀选择比的要求。为此，本实施例中，所述第一沟道层20中的ge浓度为0％至30％。
121.所述第一牺牲层10中的ge浓度不宜过小，否则第一牺牲层10和第一沟道层20中的ge浓度差异，不足以使第一牺牲层10与第一沟道层20具有较高的刻蚀选择比，相应容易增加后续去除第一牺牲层10的工艺对第一沟道层20造成损伤的几率。为此，本实施例中，所述第一牺牲层10中的ge浓度大于或等于50％。
122.本实施例中，在所述凹槽130内形成第一叠层结构200的步骤中，最靠近所述第一凸起部110的第一沟道叠层210为底部沟道叠层210(a)，所述底部沟道叠层210(a)中的第一牺牲层10为sigma型结构，所述底部沟道叠层210(a)中的第一沟道层20共形覆盖于所述第一牺牲层10上。
123.所述底部沟道叠层210(a)中的第一牺牲层10为sigma型结构，从而所述底部沟道叠层210(a)中的第一牺牲层10表面具有《111》晶面，共形覆盖于所述第一牺牲层10上的第一沟道层20表面相应也具有《111》晶面。
124.其中，当第一沟道叠层210的数量为多个时，位于所述底部沟道叠层210(a)上方的第一沟道叠层210为顶部沟道叠层210(b)，所述顶部沟道叠层210(b)共形覆盖于所述底部沟道叠层210(a)上。
125.所述底部沟道叠层210(a)的第一沟道层20表面具有《111》晶面，共形覆盖于所述底部沟道叠层210(a)上的顶部沟道叠层210(b)中的第一沟道层20表面相应也具有《111》晶面。
126.作为一种实施例，在形成所述第一叠层结构200的步骤中，沿所述第一凸起部110的排列方向(即y方向)，多个相邻的第一凸起部110构成凸起部组140，位于所述凸起部组140上的第一叠层结构200之间相连，从而增大第一叠层结构200沿第一凸起部110排列方向上的宽度，相应增大第一沟道层20沿第一凸起部110排列方向上的宽度，进而增大pmos器件的有效沟道宽度。
127.具体地，位于所述凸起部组140上的第一叠层结构200之间相连指的是，沿所述第一凸起部110的排列方向，位于所述凸起部组140上的每层第一沟道层20之间对应相连，位于凸起部组140上的每层第一牺牲层10之间对应相连。
128.本实施例中，以四个相邻的第一凸起部110构成凸起部组140，位于凸起部组140上的第一叠层结构200之间相连为示例进行说明。在其他实施例中，还可以是其他数量的第一凸起部构成所述凸起部组，例如：两个、三个、五个等数量的第一凸起部构成凸起部组。
129.在另一些实施例中，沿第一凸起部的排列方向，位于单个所述第一凸起部上的第一叠层结构之间还可以是互相分立的。
130.本实施例中，以所述第一叠层结构200中，所述第一沟道叠层10的数量为多个为示例进行说明，多个第一沟道叠层210的堆叠方向垂直于衬底100表面。作为一种示例，所述第一沟道叠层210的数量为三个。在其他实施例中，第一沟道叠层还可以为其他数量，例如：两个、四个、五个等。
131.本实施例中，形成所述第一叠层结构200的步骤包括：
132.如图10所示，示出了基于图9的剖面图，在所述凹槽130内形成底部牺牲层10(a)，所述底部牺牲层10(a)为sigma型结构；在所述底部牺牲层10(a)上形成共形覆盖于所述底部牺牲层10(a)上的底部沟道层20(a)，所述底部牺牲层10(a)和位于所述底部牺牲层10(a)上的底部沟道层20(a)构成底部沟道叠层210(a)。
133.本实施例中，形成所述底部牺牲层10(a)和底部沟道层20(a)的工艺包括外延工艺。
134.具体地，在形成所述底部牺牲层10(a)的步骤中，通过控制外延工艺的工艺参数，使所述底部牺牲层10(a)为sigma型结构，从而使所述底部牺牲层10(a)的表面具有《111》晶面。
135.在形成所述底部牺牲层10(a)之后，以所述底部牺牲层10(a)为生长基础，在所述底部牺牲层10(a)上外延生长所述底部沟道层20(a)。相应地所述底部沟道层20(a)能够共形覆盖于底部牺牲层10(a)上且具有《111》晶面。
136.当所述第一沟道叠层210的数量为多个时，如图11至图14所示，形成所述第一叠层结构200的步骤还包括：在所述底部沟道叠层210(a)上形成一个或多个共形覆盖的顶部沟道叠层210(b)。
137.顶部沟道叠层210(b)共形覆盖于所述底部沟道叠层210(a)上，从而使顶部沟道叠层210(b)中的沟道层20能够具有《111》晶面。
138.具体地，作为一种示例，形成所述顶部沟道叠层210(b)的步骤包括：如图11所示，形成顶部牺牲层10(b)；如图13所示，在所述顶部牺牲层10(b)上形成顶部沟道层20(b)。
139.本实施例中，采用外延工艺，形成顶部牺牲层10(b)；采用外延工艺，在顶部牺牲层10(b)上形成顶部沟道层20(b)。
140.需要说明的是，本实施例中，形成所述顶部沟道叠层210(b)的步骤还包括：在形成所述顶部牺牲层10(b)之后，在所述顶部牺牲层10(b)上形成顶部沟道层20(b)之前，如图12所示，对所述顶部牺牲层10(b)进行第一拐角圆滑处理，适于增大所述顶部牺牲层10(b)的表面拐角的圆滑度。
141.对所述顶部牺牲层10(b)进行第一拐角圆滑处理，适于增大所述顶部牺牲层10(b)的表面拐角的圆滑度，有利于为在顶部牺牲层10(b)上形成顶部沟道层20(b)拐角光滑的表面，减小顶部沟道层20(b)中形成尖角的几率，相应有利于提高顶部沟道层20(b)表面的拐角圆滑度，进而提升器件的可靠性。
142.作为一种实施例，采用各向同性的刻蚀工艺，对所述顶部牺牲层10(b)进行第一拐角圆滑处理。各向同性的刻蚀工艺具有各向同性刻蚀的特性，对拐角的刻蚀速率大于对平面表面的刻蚀速率，从而能够实现增大所述顶部牺牲层10(b)的表面拐角的圆滑度的效果。
143.本实施例中，所述各向同性的刻蚀工艺包括等离子体刻蚀工艺或湿法刻蚀工艺。其中，等离子体刻蚀工艺采用的等离子体可以是h基等离子体、cl基等离子体、f基、n基的等离子体；湿法刻蚀工艺可以采用hcl、hf、nh3对顶部牺牲层10(a)进行各向同性的刻蚀。
144.在另一些实施例中，基于实际的工艺需求，也可以不进行所述第一拐角圆滑处理。
145.参考图15和图16，图15为俯视图，图16为图15沿y-y方向的剖面图，在所述隔离层120上形成横跨所述第一叠层结构200的伪栅结构150，所述伪栅结构150覆盖所述第一叠层结构200的部分顶部和部分侧壁。伪栅结构150的延伸方向(即y方向)垂直于所述第一凸起部110的延伸方向(即x方向)。
146.所述伪栅结构150用于为后续形成栅极结构预先占据空间位置。
147.本实施例中，在形成所述伪栅结构150的步骤中，所述伪栅结构150还横跨所述第二叠层结构，且覆盖所述第二叠层结构的部分顶部和部分侧壁。
148.所述伪栅结构150可以为叠层或单层结构。本实施例中，所述伪栅结构150为叠层结构，包括伪栅氧化层(图未示)和位于所述伪栅氧化层上的伪栅层(图未示)。具体地，所述伪栅结构150为多晶硅栅极结构或非晶硅栅极结构，所述伪栅氧化层的材料可以为氧化硅或氮氧化硅，所述伪栅层的材料可以为多晶硅或非晶硅。
149.本实施例中，在形成所述伪栅结构150之后，所述半导体结构的形成方法还包括：在所述伪栅结构150的侧壁上形成栅极侧墙160。
150.所述栅极侧墙160用于与伪栅结构150共同作为后续形成凹槽的刻蚀工艺的刻蚀掩膜，以定义源漏掺杂区的形成位置，栅极侧墙160还用于保护伪栅结构150以及后续栅极
结构的侧壁。
151.本实施例中，栅极侧墙160的材料包括氮化硅、氧化硅、氮氧化硅、低k介质材料或超低k介质材料，栅极侧墙160为单层或叠层结构。作为一种示例，栅极侧墙160为单层结构，栅极侧墙160的材料为氮化硅。
152.参考图17至图18，图17为俯视图，图18为图17沿x-x方向的剖面图，在所述伪栅结构150两侧的第一叠层结构200中形成第一源漏掺杂区170。所述第一源漏掺杂区170与所述第一沟道叠层210中的每个第一沟道层20沿延伸方向的端部相接触。具体地，第一源漏掺杂区170位于所述伪栅结构150和栅极侧墙160两侧的第一叠层200内。
153.所述第一源漏掺杂区170用于作为pmos场效应晶体管的源极或漏极，在场效应晶体管工作时，第一源漏掺杂区170用于为pmos器件提供载流子源。
154.本实施例中，第一源漏掺杂区170包括掺杂有离子的应力层，应力层用于为沟道区提供应力，从而提高载流子的迁移率。具体地，所述第一源漏掺杂区170用于作为pmos场效应晶体管的源极或漏极，第一源漏掺杂区170包括掺杂有p型离子的应力层，应力层的材料为si或sige。
155.具体地，形成所述第一源漏掺杂区170的步骤包括：在所述伪栅结构150两侧的第一叠层结构200内形成源漏凹槽(图未示)；在所述源漏凹槽内形成所述第一源漏掺杂区170。
156.需要说明的是，本实施例中，在形成源漏凹槽之后，在所述源漏凹槽内形成所述第一源漏掺杂区170之前，所述半导体结构的形成方法还包括：沿沟道方向对所述源漏凹槽侧壁露出的第一牺牲层10进行刻蚀，使所述第一牺牲层10与相邻的第一沟道层20围成内凹槽(图未示)，或使第一牺牲层10和第一凸起部110以及与第一凸起部110相邻的第一沟道层20围成内凹槽；在所述内凹槽内形成内侧墙180。
157.所述内侧墙180用于实现第一源漏掺杂区170与栅极结构之间的隔离，而且还增大栅极结构与第一源漏掺杂区170之间的距离，有利于减小栅极结构与第一源漏掺杂区170之间的寄生电容。
158.本实施例中，所述内侧墙180的材料为绝缘材料，以实现栅极结构与第一源漏掺杂区170之间的隔离。本实施例中，内侧墙180的材料包括氮化硅、氧化硅、氮氧化硅、低k介质材料或超低k介质材料。作为一种示例，内侧墙180的材料为氮化硅。
159.需要说明的是，本实施例中，在形成所述伪栅结构150之后，所述半导体结构的形成方法还包括：在所述伪栅结构150两侧的第二叠层结构内形成第二源漏掺杂区(图未示)。
160.所述第二源漏掺杂区用于作为nmos场效应晶体管的源极或漏极，在场效应晶体管工作时，第二源漏掺杂用于nmos器件提供载流子源。本实施例中，所述第二源漏掺杂位于伪栅结构150和栅极侧墙160两侧的第二叠层结构中。
161.本实施例中，所述第二源漏掺杂区包括掺杂有离子的应力层，应力层用于为沟道区提供应力，从而提高载流子的迁移率。具体地，所述第二源漏掺杂区用于作为nmos场效应晶体管的源极或漏极，所述第二源漏掺杂区包括掺杂有p型离子的应力层，应力层的材料为si或sige。
162.需要说明的是，沿垂直于伪栅结构的延伸方向，第二源漏掺杂区与第二牺牲层之间也形成有所述内侧墙。对所述内侧墙的形成步骤以及材料的具体描述，在此不再赘述。
163.参考图19，示意出了基于图18的剖面图，本实施例中，半导体结构的形成方法还包括：在所述伪栅结构150露出的隔离层120上形成层间介质层190。
164.层间介质层190覆盖所述栅极侧墙160的侧壁以及所述第一源漏掺杂区170。本实施例中，所述层间介质层190还覆盖所述第二源漏掺杂区。
165.层间介质层190用于隔离相邻器件。本实施例中，层间介质层190的材料为氧化硅。层间介质层190的材料还可以是其他绝缘材料。本实施例中，为方便示意和说明，仅在剖面图中示意出所述层间介质层190和隔离层120。
166.参考图20至图22，图20为俯视图，图21为图20沿x-x方向的剖面图，图22为图20沿y-y方向的剖面图，在形成所述第一源漏掺杂区170后，去除所述伪栅结构150，形成栅极开口220，所述栅极开口220暴露出所述第一沟道叠层210。
167.所述栅极开口220用于为形成栅极结构提供空间位置。栅极开口220露出第一沟道叠层210，以便后续通过栅极开口220去除所述第一沟道叠层210中的第一牺牲层10。
168.本实施例中，所述栅极开口220的底部还暴露出所述隔离层10。
169.具体地，去除所述伪栅结构150的步骤中，在所述层间介质层190中形成所述栅极开口220，所述栅极开口220由所述栅极侧墙160围成。
170.继续参考图20至图22，图20为俯视图，图21为图20沿x-x方向的剖面图，图22为图20沿y-y方向的剖面图，通过所述栅极开口220，去除所述第一沟道叠层210中的第一牺牲层10，形成通槽230，所述通槽30由所述第一凸起部110和与所述第一凸起部110相邻的第一沟道层20围成，或者由相邻的第一沟道层20围成。
171.通槽230和栅极开口220共同为形成栅极结构提供空间位置。通槽230与所述栅极开口220相连通。
172.在去除所述第一牺牲层10形成所述第一通槽230的步骤中，沿所述第一凸起部110的排列方向(即y方向)，位于凸起部组140上的第一沟道层20为波浪型结构，使第一沟道层20具有沿《111》方向的晶面。
173.需要说明的是，本实施例中，由于沿第一凸起部110的排列方向，第一沟道层20为波浪型结构，第一牺牲层10在不规则的狭缝内被去除的工艺难度更大。本实施例中，为了保证第一牺牲层10能够被去除干净，以防止第一牺牲层10产生残留，在去除所述第一沟道叠层210中的第一牺牲层10的步骤中，所述第一牺牲层10和所述第一沟道层20的刻蚀选择比至少为20:1。
174.本实施例中，所述第一牺牲层10的材料包括sige，去除所述第一牺牲层10的工艺包括湿法刻蚀工艺。湿法刻蚀工艺具有各向同性刻蚀的特性，便于将位于不规则的狭缝内的各个第一牺牲层10去除干净。具体地，本实施例中，所述湿法刻蚀工艺的刻蚀溶液为apm刻蚀溶液(sc1，standard clean 1)，apm刻蚀溶液能够对sige和si实现高刻蚀选择比。其中，apm刻蚀溶液指的是氢氧化氨(nh4oh)、双氧水(h2o2)和水的混合溶液。
175.在其他实施例中，所述湿法刻蚀工艺的刻蚀溶液或刻蚀蒸汽为hcl，hcl也能够实现对sige和si的高刻蚀选择比。
176.本实施例中，去除第一牺牲层10后，第一沟道层20与所述第一凸起部110之间间隔设置，且相邻的第一沟道层20之间间隔悬空设置。所述一个或多个间隔悬空设置的第一沟道层20用于构成沟道结构300。
177.需要说明的是，在通过所述栅极开口220，去除第一沟道叠层210中的第一牺牲层10的步骤中，还去除所述第二沟道叠层中的第二牺牲层，形成第二通槽(图未示)，所述第二通槽由所述第二凸起部和与所述第二凸起部相邻的第二沟道层围成，或者由相邻的第二沟道层围成，所述第二通槽与所述nmos区的栅极开口相连通。
178.第二通槽和nmos区的栅极开口用于为形成第二栅极结构提供空间位置。
179.对去除第二牺牲层的具体描述，请参考前述对去除第一牺牲层的相关描述，在此不再赘述。
180.还需要说明的是，参考图23，示出了基于图22的剖面图，在形成所述第一通槽230后，本实施例中，所述半导体结构的形成方法还包括：对所述第一沟道层20进行第二拐角圆滑处理，适于增大所述第一沟道层20表面的拐角的圆滑度。
181.对所述第一沟道层20进行第二拐角圆滑处理，适于增大所述第一沟道层20表面的拐角的圆滑度，从而将第一沟道层20中的尖锐拐角转化为圆滑的拐角，减小pmos器件中形成尖角的几率，有利于提高pmos器件的可靠性。
182.具体地，本实施例中，对所述第一沟道层20进行第二拐角圆滑处理，适于增大所述第一沟道层20表面的拐角的圆滑度，还有利于为后续形成第一栅极结构提供光滑的表面，进而提高第一栅极结构的形成质量。
183.作为一实施例，采用各向同性的刻蚀工艺，对所述第一沟道层20进行第二拐角圆滑处理。各向同性的刻蚀工艺具有各向同性刻蚀的特性，对拐角的刻蚀速率大于对平面表面的刻蚀速率，从而能够实现增大所述第一沟道层20的表面拐角的圆滑度的效果。
184.本实施例中，所述各向同性的刻蚀工艺包括等离子体刻蚀工艺或湿法刻蚀工艺。其中，等离子体刻蚀工艺采用的等离子体可以是h基等离子体、cl基等离子体、f基、n基的等离子体；湿法刻蚀工艺可以采用hcl、hf、nh3对第一沟道层进行各向同性的刻蚀。
185.在其他实施例中，还可以采用其他的方式，对进行第二拐角圆滑处理。例如：对所述第一沟道层进行氧化处理，氧化处理对尖锐拐角处的氧化速率大于对平面表面的氧化速率，从而能够消耗更多的尖锐拐角处的第一沟道层材料，也能够实现增大第一沟道层表面的拐角的圆滑度的效果。
186.在另一些实施例中，基于实际工艺需求，也可以不进行第二拐角圆滑处理。
187.参考图24至图26，图24为俯视图，图25为图24沿x-x方向的剖面图，图26为图24沿y-y方向的剖面图，在所述第一通槽230和所述pmos区100p的栅极开口220内填充第一栅极结构240，所述第一栅极结构240包围第一沟道层20。
188.在器件工作时，所述第一栅极结构240用于控制pmos器件的导电沟道的开启和关断。本实施例中，所述第一栅极结构240为金属栅极结构。
189.本实施例中，所述第一栅极结构240包括第一栅介质层41和位于所述第一栅介质层41上的第一栅电极层42。
190.所述第一栅介质层41用于实现第一栅电极层41与导电沟道之间的电绝缘。
191.所述第一栅介质层41的材料包括氧化硅、掺氮氧化硅、hfo2、zro2、hfsio、hfsion、hftao、hftio、hfzro、la2o3和al2o3中的一种或多种。
192.本实施例中，所述第一栅介质层41包括高k栅介质层，高k栅介质层的材料为高k介质材料。高k栅介质层的材料可以选自zro2、hfsio、hfsion、hftao、hftio、hfzro或al2o3。在
其他实施例中，所述第一栅介质层还可以包括栅氧化层和位于所述栅氧化层上的高k栅介质层，或者，所述第一栅介质层层可以仅包括栅氧化层。
193.所述栅电极层42用于作为第一栅极结构240与外部电路电连接的外界电极。所述栅电极层42的材料包括：tin、tan、ti、ta、tial、tialc、tisin、w、co、al、cu、ag、au、pt和ni中的一种或多种。
194.在具体实施例中，所述栅电极层42可以包括：依次堆叠于栅介质层41上的覆盖层(图未示)、功函数层(图未示)、阻挡层(图未示)以及金属电极层。
195.需要说明的是，本实施例中，所述半导体结构的形成方法还包括：在所述第二通槽230和所述nmos区的栅极开口220内填充第二栅极结构(图未示)，所述第二栅极结构包围所述第二沟道层。
196.第二栅极结构用于实现nmos器件的导电沟道的开启和关断。本实施例中，第二栅极结构为金属栅极结构。
197.作为一种示例，所述第二栅极结构包括第二栅介质层和位于第二栅介质层上的第二栅电极层。对第二栅极结构的详细描述，可结合参考前述对第一栅极结构240的相应描述，在此不再赘述。
198.虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。