半导体装置和制造半导体装置的方法与流程

1.本公开大体上涉及电子装置，且更明确地说涉及半导体装置和制造半导体装置的方法。


背景技术：

2.先前的半导体封装和用于形成半导体封装的方法是不适当的，例如，导致成本过大、可靠性降低、性能相对低或封装大小过大。通过比较此类方法与本公开并参考图式，所属领域的技术人员将清楚常规和传统方法的其它限制和缺点。


技术实现要素：

3.除其它特征之外，本发明描述还包含电子装置和相关联方法，所述电子装置包含具有衬底向外端子的衬底，所述衬底向外端子被配置成减少与应力相关的问题，例如裂痕。在一些实例中，衬底向外端子包括多通孔端子，其具有由衬垫介电通孔分隔开的导电衬垫通孔。在一些实例中，衬底向外端子包括多级端子，所述多级端子包含衬垫底部和衬垫头部。两个衬底向外端子结构都减小了形成于衬底向外端子中的凹陷的大小，进而降低压力。
4.在本发明的态样中，一种半导体装置，其包括：衬底，其包括：第一侧；与所述第一侧相对的第二侧；导电结构，其包括所述第一侧处的衬底向内端子和所述第二侧处的衬底向外端子；及介电结构，其包括第一介电质，所述第一介电质在所述第二侧处具有第一开口；半导体组件，其在所述衬底的所述第一侧处且电耦合到所述衬底向内端子；及包封体，其包封所述半导体组件，其中：所述衬底向外端子包括以下各者中的一个：多通孔端子，其包括：衬垫导电通孔，其在所述第一开口中；衬垫介电通孔，其插入于所述第一开口中的所述衬垫导电通孔之间；及导体，其在所述衬垫导电通孔和所述衬垫介电通孔上方包括导体顶侧；或多级端子，其包括：所述第一开口内的衬垫底部，其具有凹入在所述第一介电质的上部表面下方的衬垫底部顶侧；及衬垫头部，其耦合到所述第一开口内的所述衬垫底部，所述衬垫头部具有衬垫头部顶侧。在半导体装置中，所述衬底向外端子包括所述多通孔端子；且所述导体顶侧在所述衬垫导电通孔上方包括多个微型凹陷。在半导体装置中，所述衬垫导电通孔包括所述导体的部分和在所述衬垫介电通孔与所述导体之间的种子；所述衬底进一步包括：迹线，其从所述导体延伸；及第二介电质，其覆盖所述多通孔端子；及所述半导体装置进一步包括：外部互连件，其在所述衬底的所述第二侧处耦合到所述衬垫导电通孔。半导体装置进一步包括：衬垫接点，其插入于所述衬垫导电通孔与所述外部互连件之间。在半导体装置中，所述衬垫导电通孔中的第一个具有在1μm到20μm的范围内的橫向宽度。在半导体装置中，所述衬底向外端子包括所述多级端子；且所述衬垫头部在所述第一介电质上方包括外围区。在半导体装置中，所述衬底进一步包括：迹线，其从所述衬垫头部延伸；及第二介电质，其覆盖所述多级端子；且所述半导体装置进一步包括在所述衬底的所述第二侧处耦合到所述衬垫底部的外部互连件。半导体装置进一步包括：衬垫接点，其插入于所述衬垫底部与所述外部互连件之间。在半导体装置中，所述多级端子进一步包括插入于所述衬垫
底部与所述衬垫头部之间的种子；且所述衬垫头部顶侧包含具有1μm或更小的最大深度的微型凹陷。在半导体装置中，所述衬底包括无芯衬底；所述衬底向内端子从衬底顶侧突出；所述介电结构包括多个介电层；所述半导体组件包括附接到所述衬底向内端子的组件端子；且所述半导体装置进一步包括插入于所述衬底顶侧与所述半导体组件之间的底部填充物。半导体装置进一步结合：外部衬底，其包括外部衬底顶侧和定位于所述外部衬底顶侧处的壁，所述壁限定周边，其中：所述壁包括加强件或电磁屏蔽件中的一个或多个；且所述半导体装置在所述周边内附接到所述外部衬底顶侧。
5.在本发明的另一态样中，一种半导体装置，其包括：衬底，其包括：第一侧；与所述第一侧相对的第二侧；导电结构，其包括所述第一侧处的衬底向内端子和所述第二侧处的衬底向外端子；及介电结构，其包括第一介电质，所述第一介电质在所述第二侧处具有第一开口；半导体组件，其在所述衬底的所述第一侧处且电耦合到所述衬底向内端子；及包封体，其包封所述半导体组件的至少一部分，其中：所述衬底向外端子包括以下各者中的一个：多通孔端子，其包括：衬垫导电通孔，其在所述第一开口内；衬垫介电通孔，其插入于所述第一开口中的所述衬垫导电通孔之间；及导体，其在所述衬垫导电通孔上方且具有导体顶侧，所述导体顶侧在所述衬垫导电通孔上方包括微型凹陷；或多级端子，其包括：所述第一开口内的衬垫底部，其具有凹入在所述第一介电质的上部表面下方的衬垫底部顶侧；及衬垫头部，其耦合到所述第一开口内的所述衬垫底部，所述衬垫头部具有衬垫头部顶侧，其中：衬垫顶侧在所述衬垫底部上方包括单个微型凹陷。在半导体装置中，所述衬底向外端子在所述第一介电质内具有端子宽度；且最大的微型凹陷深度小于所述端子宽度的百分之二十。在半导体装置中，所述衬底向外端子包括所述多通孔端子；所述衬垫导电通孔包括所述导体和插入在所述衬垫介电通孔与所述导体之间的种子；所述衬底进一步包括：迹线，其从所述导体延伸；及第二介电质，其覆盖所述多通孔端子；且所述半导体装置进一步包括：外部互连件，其在所述衬底的所述第二侧处耦合到所述衬垫导电通孔。在半导体装置中，所述衬底向外端子包括所述多通孔端子；且所述微型凹陷中的一个或多个具有0.5μm或更小的最大深度。在半导体装置中，所述衬底向外端子包括所述多级端子；所述衬垫头部在所述第一介电质上方包括外围区；所述衬底进一步包括：迹线，其从所述衬垫头部延伸；及第二介电质，其覆盖所述多级端子；且所述半导体装置进一步包括：外部互连件，其在所述衬底的所述第二侧处耦合到所述衬垫底部。
6.在本发明的又另一态样中，一种制造半导体装置的方法，其包括：提供衬底，所述衬底包括：第一侧；与所述第一侧相对的第二侧；导电结构，其包括所述第一侧处的衬底向内端子和所述第二侧处的衬底向外端子；及介电结构，其包括第一介电质，所述第一介电质在所述第二侧处具有第一开口；提供半导体组件，所述半导体组件在所述衬底的所述第一侧处且电耦合到所述衬底向内端子；及提供包封体，所述包封体包封所述半导体组件的至少一部分，其中：所述衬底向外端子在所述第一介电质内包括端子宽度；且所述衬底向外端子在所述第一开口上方包括导体，所述导体包括导体顶侧，所述导体顶侧具有至少一个微型凹陷，所述微型凹陷的最大深度小于所述端子宽度的百分之二十。在所述方法中，提供所述衬底包括提供所述衬底向外端子，所述衬底向外端子包括：所述第一开口中的衬垫导电通孔；及衬垫介电通孔，其插入于所述第一开口中的所述衬垫导电通孔之间；所述导体是在所述衬垫导电通孔和所述衬垫介电通孔上方；所述至少一个微型凹陷是多个微型凹陷中的
一个；且所述多个微型凹陷中的每一个与所述衬垫导电通孔中的对应一个对准。在所述方法中，提供所述衬底包括提供所述衬底向外端子，所述衬底向外端子包括：所述第一开口内的衬垫底部，其具有凹入在所述第一介电质的上部表面下方的衬垫底部顶侧；及衬垫头部，其耦合到所述第一开口内的所述衬垫底部；所述衬垫头部包括所述导体的至少一部分，所述导体包含导体顶部表面，所述导体顶部表面具有所述至少一个微型凹陷；且所述至少一个微型凹陷是在所述衬垫底部上方。在所述方法中，提供所述衬底包括：提供从衬底顶侧突出的所述衬底向内端子；及提供包括多个介电层的所述介电结构；提供所述半导体组件包括：提供具有组件端子的所述半导体组件；及将所述组件端子附接到所述衬底向内端子。
7.在本发明的又另一态样中，一种半导体装置，包括：衬底，其包括：第一侧；与所述第一侧相对的第二侧；导电结构，其包括所述第一侧处的衬底向内端子和所述第二侧处的衬底向外端子；及介电结构，其包括第一介电质，所述第一介电质在所述第二侧处具有第一开口；半导体组件，其在所述衬底的所述第一侧处且电耦合到所述衬底向内端子；及包封体，其包封所述半导体组件的至少一部分，其中：所述衬底向外端子包括以下各者中的一个：多通孔端子，其包括：衬垫导电通孔，其在所述第一开口内且包括导体的部分；衬垫介电通孔，其相邻所述第一开口中的所述衬垫导电通孔；及所述导体包括导体顶侧，所述导体顶侧在截面视图中在所述衬垫介电通孔的相对侧上在所述衬垫导电通孔上方包括一或多个微型凹陷；或多级端子，其包括：所述第一开口内的衬垫底部，其具有凹入在所述第一介电质的上部表面下方的衬垫底部顶侧；及衬垫头部，其耦合到所述第一开口内的所述衬垫底部，所述衬垫头部具有衬垫头部顶侧，其中：衬垫顶侧在所述衬垫底部上方包括单个微型凹陷。在半导体装置中，所述衬底向外端子在所述第一介电质内具有端子宽度；且最大的微型凹陷深度小于所述端子宽度的百分之二十。在半导体装置中，所述衬底向外端子包括所述多通孔端子；所述衬垫导电通孔是在所述第一开口内的多个衬垫导电通孔，所述多个衬垫导电通孔中的每一个包括所述导体的相应部分；所述一或多个微型凹陷包括在所述多个衬垫导电通孔中的每一个之上的微型凹陷；所述衬底进一步包括：迹线，其从所述多个衬垫导电通孔延伸；及第二介电质，其覆盖所述多通孔端子；且所述半导体装置进一步包括：外部互连件，其在所述衬底的所述第二侧处耦合到所述多个衬垫导电通孔。在半导体装置中，所述衬底向外端子包括所述多通孔端子；且所述一或多个微型凹陷具有0.5μm或更小的最大深度。在半导体装置中，所述衬底向外端子包括所述多级端子；所述衬垫头部在所述第一介电质上方包括外围区；所述衬底进一步包括：迹线，其从所述衬垫头部延伸；及第二介电质，其覆盖所述多级端子；且所述半导体装置进一步包括：外部互连件，其在所述衬底的所述第二侧处耦合到所述衬垫底部。
8.本公开还包含其它实例。在本公开的附图、权利要求书或说明书中可以找到此类实例。
附图说明
9.图1展示实例电子装置的横截面视图。
10.图2a和图2b展示实例电子装置的部分横截面视图。
11.图3a和图3b展示实例电子装置的平面视图。
12.图4a、图4b、图4c、图4d、图4e、图4f、图4g、图4h、图4i、图4j、图4k、图4l、图4m和图
4n展示用于制造实例电子装置的实例方法的横截面视图。
13.图5a、图5b、图5c、图5d、图5e、图5f、图5g和图5h展示用于制造实例电子装置的实例方法的横截面视图。
具体实施方式
14.以下论述提供电子装置和制造电子装置的方法的各种实例。此类实例是非限制性的，且所附权利要求书的范围不应限于公开的特定实例。在以下论述中，术语“实例”和“例如”是非限制性的。
15.各图说明一般构造方式，且可能省略熟知特征和技术的描述和细节以避免不必要地混淆本公开。另外，附图中的元件未必按比例绘制。举例来说，各图中的一些元件的尺寸可能相对于其它元件放大，以帮助改进对本公开中论述的实例的理解。不同图中的相同参考标号表示相同元件。
16.术语“或”表示由“或”连接的列表中的项目中的任何一个或多个项目。作为实例，“x或y”表示三元素集合{(x),(y),(x,y)}中的任一元素。作为另一实例，“x、y或z”表示七元素集合{(x),(y),(z),(x,y),(x,z),(y,z),(x,y,z)}中的任一元素。
17.术语“包括(comprises/comprising)”或“包含(includes/including)”为“开放”术语，并且指定所陈述特征的存在，但并不排除一个或多个其它特征的存在或添加。
18.术语“第一”、“第二”等可以在本文中用于描述各种元件，并且这些元件不应受这些术语限制。这些术语仅用以将一个元件与另一元件区分开来。因此，例如，在不脱离本公开的教示的情况下，可将本公开中论述的第一元件称为第二元件。
19.除非另外指定，否则术语“耦合”可以用于描述彼此直接接触的两个元件或描述通过一个或多个其它元件间接连接的两个元件。例如，如果元件a耦合到元件b，则元件a可以直接接触元件b或由介入元件c间接连接到元件b。类似地，术语“在
……
上方”或“在
……
上”可用于描述彼此直接接触的两个元件或描述由一个或多个其它元件间接连接的两个元件。
20.图1展示实例电子装置10的横截面视图。在图1中展示的实例中，电子装置10可包括衬底11、包封体13、电子组件15，和外部互连件17。电子装置10可进一步包括底部填充物131(任选的)。
21.衬底11可包括导电结构111、介电结构112、衬底向内端子113，和衬底向外端子115/215。电子组件15可进一步包括组件端子155。
22.衬底11、包封体13和外部互连件17可被称为半导体封装，且封装可为电子组件15提供保护以免于受外部元件或环境暴露影响。半导体封装可在外部电组件(图中未示)与外部互连件17之间提供电耦合。
23.图2a和图2b展示实例电子装置10的部分横截面视图。在图2a和图2b中展示的实例中，衬底11可包括：介电结构112，其可包括介电质1121和介电质1122；和导电结构111，其可包括导体1151。在一些实例中，介电质1121可被称为第一介电质，且介电质1122可被称为第二介电质。如图2a和图2b中所说明，介电质1121包含例如第一开口的开口，在所述开口中形成衬底向外端子215和115。
24.在图2a中展示的实例中，衬底11可包括一个或多个衬底向外端子215。在一些实例中，衬底向外端子215可被称为多通孔端子，例如多通孔衬垫或焊盘。在一些实例中，衬底向
外端子215可包括导体1151、种子1152、种子1154、衬垫接点1155(任选的)、迹线1158(任选的)、衬垫导电通孔2159，和衬垫介电通孔2156。衬底向外端子215在介电质1121内具有端子宽度1121w。
25.在一些实例中，导体1151可进一步包括多个微型凹陷11510。在一些实例中，微型凹陷11510可对应于衬垫导电通孔2159的位置。在一些实例中，衬垫导电通孔2159和衬垫介电通孔2156可被称为衬底向外端子或多通孔端子215。
26.衬底向外端子215的多通孔配置可用以防止在导体1151中横跨衬底向外端子215的顶部形成较大或较深的谷或凹陷。替代地，可形成若干较小、较浅的微型凹陷11510。因为微型凹陷11510的较浅的深度被最小化，所以包含导体1151和迹线1158的导电结构111可具有基本上较均匀的厚度，从而可防止导电结构111在衬底向外端子215的周边处或在迹线1158与衬垫导电通孔2159之间的过渡处破裂。
27.外部互连件17可耦合到衬底向外端子215。在一些实例中，外部互连件17可包括凸块171或焊料172(任选的)。在一些实例中，凸块171可包括焊料材料或铜材料。在一些实例中，外部互连件17可包括焊球。在一些实例中，外部互连件17可包括导电支柱或杆。
28.在图2b中展示的实例中，衬底11可包括衬底向外端子115。在一些实例中，衬底向外端子115可被称为两级端子。在一些实例中，衬底向外端子115可包括导体1151、种子1152、导体1153、种子1154、衬垫接点1155(任选的)、衬垫头部1157、迹线1158(任选的)，和衬垫底部1159。衬底向外端子115在介电质1121内具有端子宽度1121w。
29.在一些实例中，导体1151可进一步包括微型凹陷11510。在一些实例中，微型凹陷11510可对应于衬垫头部1157和衬垫底部1159的位置。在一些实例中，衬垫头部1157和衬垫底部1159可被称为衬底向外端子或两级端子115。在一些实例中，衬垫底部1159和衬垫头部1157可分别包括两级端子115的第一及第二级。
30.衬底向外端子215的两级配置可用以防止在导体1151中横跨衬底向外端子115的顶部形成较大或较深的谷或凹陷。替代地，可形成较浅的微型凹陷11510。因为微型凹陷11510的较浅的深度被最小化，所以包含导体1151和迹线1158的导电结构111可具有基本上较均匀的厚度，从而可防止导电结构111在衬底向外端子115的周边处或在迹线1158与衬垫头部1157之间的过渡处破裂。
31.图3a和图3b展示实例多通孔端子215的平面视图。在图3a中展示的实例中，衬底向外端子或多通孔端子215可包括衬垫导电通孔2159和衬垫介电通孔2156。在一些实例中，当在平面上检视时，衬垫导电通孔2159或衬垫介电通孔2156可具有圆形、三角形、四边形、五边形、六边形或多边形形状。在一些实例中，衬垫导电通孔2159或衬垫介电通孔2156的宽度可以在约1微米(μm)到约20μm的范围内。在一些实例中，衬垫导电通孔2159或衬垫介电通孔2156的间距可以在约1μm到约20μm的范围内。在一些实例中，多通孔端子215的端子宽度1121w可以在约10μm到约200μm的范围内。
32.图4a到图4n展示用于制造具有多通孔端子215的电子装置10的实例方法的横截面视图。图4a展示在制造早期阶段的电子装置10的横截面视图。
33.在图4a中展示的实例中，可提供载体18。在一些实例中，载体18可包括或被称作硅、玻璃晶片，或陶瓷晶片或面板。在一些实例中，载体18可为圆形板、四边形(例如，矩形或正方形)。载体18可在下文描述的阶段中支撑衬底11、电子组件15和包封体13。
34.图4b展示在稍后制造阶段的电子装置10的横截面视图。在图4b中展示的实例中，种子层181可形成于载体18的顶侧上。在一些实例中，种子层181可包括或被称作障壁。在一些实例中，可使用无电镀工艺、电镀工艺、喷涂工艺或溅镀工艺形成种子层181。在一些实例中，种子层181可包括钛(ti)、钛钨(tiw)、钛/铜(ti/cu)、钛钨/铜(tiw/cu)，或镍钒(niv)。在一些实例中，种子层181的厚度可以在约0.01μm到约5μm的范围内。在形成导电结构111的后续工艺中，可通过种子层181将直流电流供应到导电结构111。
35.在一些实例中，临时粘合剂膜182可位于载体18的顶侧上，且种子层181可形成于临时粘合剂膜182上。在一些实例中，临时粘合剂膜182可包括或被称作双侧粘合带。在后续工艺中，衬底11可因临时粘合剂膜182而与载体18容易地分离。
36.图4c展示在稍后制造阶段的电子装置10的横截面视图。在图4c中展示的实例中，介电质1121可形成于种子层181上，且多个图案1121a可形成于介电质1121上。在一些实例中，图案1121a可包括或被称作包含第一开口的开口。
37.在一些实例中，种子层181的区可通过介电质1121的开口1121a暴露。当在平面上检视时，开口1121a可具有圆形、三角形、四边形、五边形、六边形或多边形形状(参见例如图3a和图3b)。
38.在一些实例中，介电质1121可包括或被称作聚酰亚胺。在一些实例中，介电质1121可以干膜相直接附接到种子层181上以接着被图案化，或可以液相使用旋涂、喷涂、浸涂或棒涂而被涂布在种子层181上，以接着被固化且图案化。
39.在一些实例中，可在将光致抗蚀剂涂布在介电质1121上及固化之后执行图案化。在一些实例中，光致抗蚀剂可使用旋涂、喷涂、浸涂或棒涂而被涂布在介电质1121上，以接着被固化。
40.在一些实例中，具有图案的掩模可定位在光致抗蚀剂上，且紫外线(uv)射线可辐照到掩模中，进而将图案转印在光致抗蚀剂上。在一些实例中，光致抗蚀剂的经转印部分或未经转印部分可被显影，且因此图案(例如，开口)可形成于光致抗蚀剂中。具有图案的光致抗蚀剂可用作掩模。在一些实例中，可使用蚀刻溶液蚀刻通过光致抗蚀剂的开口暴露的介电质1121的一些区，进而图案化介电质1121。因此，多个开口1121a可形成于介电质1121中，进而通过开口1121a暴露种子层181的一些区。在一些实例中，在图案化介电质1121之后，可通过例如丙酮去除介电质1121上的光致抗蚀剂。
41.在一些实例中，当感光性聚酰亚胺(pspi)膜用作介电质1121时，可在无光致抗蚀剂的情况下对pspi膜直接执行光/蚀刻工艺，进而图案化介电质1121。
42.在一些实例中，介电质1121的厚度可以在约1μm到约20μm的范围内，形成于介电质1121上的开口1121a的宽度或间距可以在约1μm到约20μm的范围内，且多个开口1121a的群组1121b的总宽度可以在约20μm到约200μm的范围内。
43.在一些实例中，介电质1121可在后续工艺中提供用于形成种子层1152、导电结构111或介电结构112的基本结构。尽管图4c中展示各自包含四个开口1121a的两个群组1121b，但此类开口1121a或群组1121b可比图4c中展示的开口或群组多或少。在一些实例中，一个群组1121b中的开口1121a可构成一个衬底向外端子或一个多通孔端子215，且衬底11可包括多个衬底向外端子或多个多通孔端子215。
44.图4d展示在稍后制造阶段的电子装置10的横截面视图。在图4d中展示的实例中，
用于导电结构111的种子层1152可形成于介电质1121和种子层181上。由于群组1121b中的多个开口1121a形成于介电质1121中，因此种子层1152可沿着开口1121a和群组1121b的侧面或侧壁表面形成。通常，当在横截面上检视时，种子层1152可由于多个开口1121a形成于介电质1121中而以基本上不均匀的图案形成。种子层1152的形成工艺、材料和厚度可类似于种子层181的形成工艺、材料和厚度。在形成导电结构111的后续工艺中，可通过种子层1152将直流电流供应到导电结构111。
45.图4e展示在稍后制造阶段的电子装置10的横截面视图。在图4e中展示的实例中，光致抗蚀剂183可涂布在种子层1152上，且光致抗蚀剂183接着可被图案化。在一些实例中，光致抗蚀剂183可每一群组1121b包括一个开口183a。因此，多个不均匀的种子层1152可通过开口183a暴露。光致抗蚀剂183的涂布、固化和图案化方法可类似于先前描述的光致抗蚀剂的涂布、固化和图案化方法。
46.图4f展示在稍后制造阶段的电子装置10的横截面视图。在图4f中展示的实例中，导体1151可形成于种子层1152上。导体1151可包括或被称作导电层。在一些实例中，例如铜的金属可经电镀，且因此导体1151可横跨不均匀的种子层1152形成。在一些实例中，导体1151的线/空间/厚度可以在约0.5/0.5/0.5μm到约10/10/10μm的范围内。在一些实例中，介电质1121的开口1121a中的导体1151可被称为衬垫导电通孔2159，且存在于衬垫导电通孔2159之间的介电质1121可被称为衬垫介电通孔2156。类似地，如上文所描述，衬垫导电通孔2159或衬垫介电通孔2156的线/空间/厚度可以在约1μm到约20μm的范围内。如上文所描述，衬垫导电通孔2159和衬垫介电通孔2156可共同地被称作衬底向外端子或多通孔端子215。
47.在一些实例中，微型凹陷11510可对应于衬垫导电通孔2159的位置形成于导体1151的上侧上(参见图2a)。由于衬垫导电通孔2159具有相对较小宽度，因此微型凹陷11510可具有相对较小深度。
48.在一些实例中，多通孔端子215可准许微型凹陷11510的深度为原本形成于常规的衬垫或端子上方的常规的凹陷的深度的约1/100到约1/10。在一些实例中，微型凹陷11510的深度可以在约0.1μm到约2μm的范围内。在一些实例中，微型凹陷11510的深度可小于约1μm。在一些实例中，微型凹陷11510的深度可小于约0.5μm。在一些实例中，微型凹陷11510的深度可小于衬底向外端子115的端子宽度1121w的约百分之二十(20％)(参见图2b)。举例来说，如果端子宽度1121w是10μm，那么微型凹陷11510中的每一个的深度可小于约2μm。
49.在一些实例中，多通孔端子215可准许减小导体1151的厚度，其中微型凹陷11510的较浅的深度可降低对较厚导体1151的需求，以补偿原本形成于常规的衬垫中的凹陷的较深深度。因此，可遏制导电结构111围绕衬垫边缘破裂，或由于破裂可能性得以遏制，导电结构111的厚度可减小。
50.在图4f中展示的实例中，展示两个多通孔端子或两个衬底向外端子215，然而，为了更好地理解本公开，此得以简化。在实践中，可同时形成数十个到数千个多通孔端子或衬底向外端子215。
51.图4g展示在稍后制造阶段的电子装置10的横截面视图。在图4g中展示的实例中，可去除光致抗蚀剂183和种子层1152。在一些实例中，存在于衬底向外端子215的外侧处的光致抗蚀剂183可通过例如丙酮被剥离。在一些实例中，可蚀刻存在于衬底向外端子215的覆盖区外部的种子层1152。在去除光致抗蚀剂183和种子层1152之后，可暴露衬底向外端子
215的覆盖区外部的介电质1121。
52.图4h展示在稍后制造阶段的电子装置10的横截面视图。在图4h中展示的实例中，可重复执行上文所描述的工艺(形成介电质1121和1122的工艺及形成导体1151的工艺)，进而完成包含介电结构112和导电结构111的衬底11。
53.在一些实例中，介电结构112可以包括或被称作一个或多个介电层、阻焊层、芯层、预浸料层或聚酰亚胺层。在一些实例中，介电质1121和介电质1122中的每一个可包括或被称作介电层。在一些实例中，导电结构111可包括或被称作一个或多个导电层、迹线、通孔、衬垫，或凸块下金属化(ubm)通孔。在一些实例中，导体1151可包括或被称作导电层。
54.在一些实例中，最顶部导电结构111可从最顶部介电结构112的顶侧突出且可包括或被称作衬底向内端子113。在一些实例中，衬底向内端子113可包括或被称作衬垫、焊盘、凸块下金属化物(ubm)，或柱形凸块。衬底向内端子113的线/空间/厚度可以在约0.5/0.5/0.5μm到约10/10/10μm的范围内。在一些实例中，如上文所描述，衬底向外端子215可包括或被称作多通孔端子，或可包括或被称作衬垫或焊盘。
55.为了更好地理解本公开，图4h说明衬底11包含六个(6)衬底向内端子113和七个(7)衬底向外端子215，且衬底向外端子215中的每一个可包括衬垫导电通孔2159和衬垫介电通孔2156。
56.图4h说明一个衬底11，在一些实例中，多个衬底11可以矩阵或条带类型在载体18上排列。在一些实例中，多个衬底11可彼此分离或可彼此连接。
57.在一些实例中，衬垫导电通孔2159仍可通过种子层1152接触种子层181，且仍可通过种子层1152接触衬垫介电通孔2156。在一些实例中，导体1151可通过种子层1152接触介电质1121的顶侧。
58.在一些实例中，衬底11可被称作重布层(“rdl”)衬底。rdl衬底可包括可在载体上方逐层形成的一个或多个导电重布层和一个或多个介电层，在电子装置和rdl衬底耦合在一起后所述一个或多个导电重布层和一个或多个介电层可以被完全去除或至少部分去除。rdl衬底可以在圆形晶片上以晶片级工艺逐层制造为晶片级衬底，或在矩形或正方形面板载体上以面板级工艺逐层制造为面板级衬底。rdl衬底可以加成堆积工艺形成，所述加成堆积工艺可以包含一个或多个介电层与限定相应导电重布图案或迹线的一个或多个导电层交替堆叠，所述导电重布图案或迹线被配置成共同(a)将电迹线扇出电子装置的覆盖区外，或(b)将电迹线扇入电子装置的覆盖区内。可使用电镀工艺或无电镀工艺等镀覆工艺来形成导电图案。导电图案可包括导电材料，例如铜或其它可镀覆金属。可以使用光图案化工艺，例如光刻工艺和用于形成光刻掩模的光致抗蚀剂材料来制作导电图案的位置。rdl衬底的介电层可以利用可以包含光刻掩模的光图案化工艺来图案化，通过所述光刻掩模，光暴露于光图案期望的特征，例如介电层中的通孔。因此，介电层可以由例如聚酰亚胺(pi)、苯并环丁烯(bcb)或聚苯并恶唑(pbo)的光可限定的有机介电材料制成。此类介电材料可以液体形式旋涂或以其它方式涂布，而非以预成型膜的形式附接。为了准许适当地形成期望的光限定特征，此类光可限定的介电材料可以省略结构增强剂，或者可以是无填料的，并且没有可能会干扰来自光图案化工艺的光的股线、织造物或其它颗粒。在一些实例中，无填料介电材料的此类无填料特性可使得所得介电层的厚度减小。尽管上文描述的光可限定的介电材料可以是有机材料，但是在其它实例中，rdl衬底的介电材料可以包括一个或多个无机介
电层。无机介电层的一些实例可以包括氮化硅(si3n4)、氧化硅(sio2)或sion。一个或多个无机介电层可以不是通过使用光限定的有机介电材料而是通过使用氧化或氮化工艺生长无机介电层而形成。此类无机介电层可以是无填料的，而无股线、织造物或其它不同的无机颗粒。在一些实例中，rdl衬底可以省略永久性芯结构或载体，例如包括双马来酰亚胺三嗪(bt)或fr4的介电材料，并且这些类型的rdl衬底可以被称为无芯衬底。
59.图4i展示在稍后制造阶段的电子装置10的横截面视图。在图4i中展示的实例中，电子组件15可耦合到衬底11。在一些实例中，电子组件15可包括或被称作芯片、裸片或封装。在一些实例中，电子组件15可包括数字信号处理器(dsp)、网络处理器、功率管理处理器、音频处理器、射频或无线组件、天线、无线基带片上系统(soc)处理器、传感器，或专用集成电路。在一些实例中，电子组件15的厚度可以在约50μm到约900μm的范围内。
60.在一些实例中，电子组件15可包括或被称作组件端子155，且组件端子155可耦合到衬底向内端子113。组件端子155可包括或被称作衬垫、支柱或凸块。在一些实例中，组件端子155可使用例如焊料的接合材料连接到衬底向内端子113。在一些实例中，电子组件15可使用质量回焊工艺、热压工艺或激光辅助接合工艺耦合到衬底向内端子113。另外，组件端子155的大小可以在约5μm到约50μm的范围内。
61.在一些实例中，底部填充物131可填充衬底11与电子组件15之间的间隙。底部填充物131可包括或被称作毛细管底部填充物、也被称为非导电膏体(ncp)的不流动底部填充物、经模制底部填充物(muf)或非导电膜(ncf)。在一些实例中，在电子组件15耦合到衬底11之后，底部填充物131(例如，毛细管底部填充物)可注入到电子组件15与衬底11之间的间隙中。在一些实例中，在涂布于衬底11上之后，电子组件15可按压底部填充物131(例如，不流动底部填充物)。在一些实例中，在涂布于电子组件15的组件端子155上之后，底部填充物131可附接到衬底11上，同时由电子组件15按压。在一些实例中，底部填充物131(例如，经模制底部填充物)可填充电子组件15与衬底11之间的间隙，且可覆盖电子组件15。在一些实例中，在底部填充物131(例如，非导电膜(ncf))以膜类型定位于衬底向内端子113上且接着由电子组件15按压之后，可同时执行焊料回焊工艺和底部填充物固化工艺。如上文所描述，定位于电子组件15与衬底11之间的底部填充物131可覆盖组件端子155，且电子组件15和衬底11可彼此机械地耦合。底部填充物131可由于电子组件15(例如，2-4ppm/℃)与衬底11(例如，20-30ppm/℃)之间的热膨胀系数(cte)的差而重布压力和变形，可防止湿度渗入，可防止物理或化学冲击被传送到电子组件15，且可快速将从电子组件15产生的热传送到外部。在一些实例中，底部填充物131可为任选的。
62.图4j展示在稍后制造阶段的电子装置10的横截面视图。在图4j中展示的实例中，衬底11上的电子组件15和底部填充物131可由包封体13包封。在一些实例中，包封体13可包括环氧树脂、酚醛树脂、碳黑，或硅石填料。在一些实例中，包封体13可包括或被称作模制化合物、树脂、密封剂、填料增强聚合物，或有机主体。在一些实例中，包封体13可存在于电子组件15的侧面和顶侧上。在一些实例中，电子组件15的顶侧可与包封体13的顶侧共面。在一些实例中，电子组件15的顶侧可通过包封体13的顶侧暴露。在一些实例中，包封体13可通过压缩模制、转移模制、液相包封体模制、真空层压、膏体印刷或膜辅助模制而形成。压缩模制可以是提前将可流动树脂供应到模具且接着将相关电子组件插入到所述模具中以接着固化树脂的工艺，且转移模制可以是将可流动树脂供应到范围是从模具门(供应孔口)到相关
电子组件附近的区且接着固化所述树脂的工艺。包封体13的厚度可以在约100μm到约1000μm的范围内。包封体13可为电子组件15提供保护以免于受外部元件或环境暴露影响。在一些实例中，底部填充物131可被省去，且包封体13可填充电子组件15与衬底11之间的间隙。在一些实例中，当硅石填料的大小小于电子组件15与衬底11之间的间隙时，包封体13可充当衬底11的底部填充物131。
63.图4k展示在稍后制造阶段的电子装置10的横截面视图。在图4k中展示的实例中，可从衬底11去除载体18。在一些实例中，晶片支撑系统184可首先附接到包封体13或电子组件15上。在一些实例中，当临时粘合剂膜182插入于衬底11与载体18之间时，热或光(例如，激光束)被供应到临时粘合剂膜182，且因此可去除临时粘合剂膜182的粘合性，进而从衬底11去除载体18。在一些实例中，还可使用机械力从衬底11强制性地剥离或扭转载体18。在一些实例中，可通过机械地研磨和以化学方式蚀刻来去除载体18。
64.在一些实例中，可从设置于衬底11上的衬底向外端子215和介电质1121蚀刻或去除种子层181。在一些实例中，还可蚀刻且去除定位于衬垫导电通孔2159的底侧上的种子层1152。因此，可暴露定位于衬垫介电通孔2156之间的衬垫导电通孔2159。在一些实例中，还可暴露插入于衬垫介电通孔2156与衬垫导电通孔2159之间的种子层1152的一些区。在一些实例中，衬垫导电通孔215和种子层1152的一些区可通过衬垫介电通孔2156暴露。在一些实例中，衬垫导电通孔2159和衬垫介电通孔2156的底侧可与围绕衬垫导电通孔2159和衬垫介电通孔2156定位的介电质1121的底侧共面。
65.图4l展示在稍后制造阶段的电子装置10的横截面视图。在图4l中展示的实例中，可提供外部互连件17。在一些实例中，种子层1154可首先形成于衬底11的底侧上。种子层1154可耦合到衬垫导电通孔2159或种子层1152，且可接触衬垫介电通孔2156。种子层1154的形成工艺或材料可类似于种子层181或1152的形成工艺或材料。
66.光致抗蚀剂可涂布在种子层1154上且接着被图案化。通过图案化光致抗蚀剂，开口可形成于对应于衬底向外端子(即，多通孔端子215)的区处，且种子层1154的一些区(对应于衬底向外端子(即，多通孔端子215)的区)可通过开口暴露。
67.外部互连件17可设置于暴露的种子层1154上。外部互连件17可包括或被称作支柱、杆、衬垫、焊盘、凸块或焊球。外部互连件17可使用镀覆工艺形成于衬底向外端子215上的种子层1154上，或可在外部互连件17定位于衬底向外端子215上之后使用质量回焊工艺或激光辅助接合工艺耦合到衬底向外端子215。在一些实例中，外部互连件17可包括凸块171和焊料尖端172(任选的)。外部互连件17的大小可以在约20μm到约400μm的范围内。外部互连件17可将电子装置耦合到外部装置。在一些实例中，凸块171可通过焊料尖端172较佳地连接到外部装置。
68.在一些实例中，衬垫接点1155可形成于种子层1154上，且外部互连件17可附接到衬垫接点1155上。在一些实例中，衬垫接点1155可包括或被称作凸块下金属化物(ubm)。在一些实例中，衬垫接点1155可使用电镀工艺形成于种子层1154上。衬垫接点1155的厚度可以在约0.01μm到约5μm的范围内。衬垫接点1155可包括铜、金、银、镍、钯或焊料。衬垫接点1155促进形成或附接凸块171。
69.在一些实例中，可去除存在于外部互连件17的覆盖区外部的光致抗蚀剂和种子层1154。在一些实例中，可通过丙酮去除光致抗蚀剂，且可通过蚀刻溶液蚀刻种子层1154。
70.图4m展示在稍后制造阶段的电子装置10的横截面视图。在图4m中展示的实例中，可从晶片支撑系统184去除包封体13或电子组件15。以此方式，可完成离散电子装置10。在一些实例中，当多个电子装置10以行或列的阵列形成时，个别电子装置10可使用锯切或切单工艺彼此分离。在一些实例中，可使用切割砂轮锯切包封体13和衬底11，进而提供个别电子装置10。因此，包封体13和衬底11的侧面可为共面的。
71.图4n展示在稍后制造阶段的电子装置10的横截面视图。在图4n中展示的实例中，个别电子装置10可耦合到外部衬底185。在一些实例中，每一电子装置10的外部互连件17可耦合到外部衬底185。耦合过程可类似于在电子组件15与衬底11之间执行的耦合过程。在一些实例中，底部填充物186(任选的)填充衬底11与外部衬底185之间的空间，且因此外部互连件17可被底部填充物186覆盖。底部填充物186的填充过程可类似于在电子组件15与衬底11之间执行的填充过程。在一些实例中，保护壁187可定位在外部衬底185的顶侧上，且外部端子188可定位于外部衬底185的底侧上。在一些实例中，壁187可包括或被称作加强件或电磁屏蔽件。壁187可限定周边，其中一个或多个电子装置10在周边内的顶侧处附接到外部衬底185，如在图4n中大体说明。
72.在一些实例中，外部衬底185可以是预成型衬底。预成型衬底可以在附接到电子装置之前制造并且可以包括在相应导电层之间的介电层。导电层可以包括铜，并且可以使用电镀工艺形成。介电层可以是可以预成型膜形式而不是以液体形式附接的相对较厚的非光可限定层，并且可以包含具有用于刚性或结构性支撑的股线、织造物或其它无机颗粒等填料的树脂。由于介电层是非光可限定的，因此可通过使用钻孔或激光来形成通孔或开口等特征。在一些实例中，介电层可包括预浸材料或味之素堆积膜(abf)。预成型衬底可包含永久性芯结构或载体，例如包括双马来酰亚胺三嗪(bt)或fr4的介电材料，且介电层和导电层可形成于永久性芯结构上。在其它实例中，预成型衬底可以是省略永久性芯结构的无芯衬底，并且介电层和导电层可以形成于牺牲载体上，此牺牲载体在形成介电层和导电层之后并且在附接到电子装置之前被去除。预成型衬底可又被称为印刷电路板(pcb)或层压衬底。此类预成型衬底可通过半加成工艺或修改后的半加成工艺来形成。
73.图5a到图5h展示用于制造具有两级端子115的实例电子装置10的实例方法的横截面视图。图5a到图5h中展示的用于制造实例电子装置10的实例方法类似于图4a到图4n中展示的用于制造实例电子装置10的实例方法，且因此以下描述将集中于差异。
74.图5a展示在制造早期阶段的电子装置10的横截面视图。在图5a中展示的实例中，在介电质1121形成于种子层181上之后，图案(开口1121a)可形成于介电质1121中。在一些实例中，种子层181的一些区可通过介电质1121的开口1121a暴露。在一些实例中，当在平面上检视时，开口1121a可具有圆形、三角形、四边形、五边形、六边形或多边形形状。在一些实例中，开口1121a的宽度可以在约20μm到约200μm的范围内。在一些实例中，开口1121a中的一个可对应于待在后续工艺中形成的衬底向外端子或两级端子115中的一个。尽管图5a中展示三个开口1121a，但此类开口1121a可比本文中所公开的开口多或少。
75.图5b展示在稍后制造阶段的电子装置10的横截面视图。在图5b中展示的实例中，用于导电结构111的导体1153可形成于通过介电质1121的开口1121a暴露的种子层181的区上。在一些实例中，可通过对铜进行电镀而使导体1153形成于种子层181的区上。在一些实例中，当在平面上检视时，导体1153可具有圆形、三角形、四边形、五边形、六边形或多边形
形状。在一些实例中，导体1153的部分可被限定为或可被称为衬垫底部1159。在一些实例中，仅衬垫底部1159的底侧接触种子层181，而其侧面可接触介电质1121。在一些实例中，衬垫底部1159的线/空间/厚度可以在约0.5/0.5/0.5μm到约10/10/10μm的范围内。在一些实例中，衬垫底部1159的厚度可比介电质1121的厚度薄。在一些实例中，衬垫底部1159的顶侧可低于介电质1121的顶侧。
76.图5c展示在稍后制造阶段的电子装置10的横截面视图。在图5c中展示的实例中，用于导电结构111的种子层1152可形成于介电质1121和衬垫底部1159上。由于暴露衬垫底部1159的多个开口1121a形成于介电质1121中，因此种子层1152也可形成于开口1121a中。通常，当在平面上检视时，种子层1152可由于多个开口1121a形成于介电质1121中而以基本上不均匀的图案形成。种子层1152的形成工艺、材料或厚度可类似于种子层181的形成工艺、材料或厚度。
77.图5d展示在稍后制造阶段的电子装置10的横截面视图。在图5d中展示的实例中，光致抗蚀剂183可设置于种子层1152上，可被固化，且可被图案化，进而形成多个光致抗蚀剂开口183a。在图5d中展示的实例中，可形成多个光致抗蚀剂开口183a。因此，具有多个不均匀的图案的种子层1152可通过多个光致抗蚀剂开口183a暴露。光致抗蚀剂183的涂布、固化和图案化工艺可类似于上文所描述的涂布、固化和图案化工艺。
78.图5e展示在稍后制造阶段的电子装置10的横截面视图。在图5e中展示的实例中，用于导电结构111的导体1151可形成于种子层1152上。在一些实例中，可通过对铜进行电镀而使导体1151形成于具有不均匀的图案的种子层1152上。在一些实例中，开口183a中或介电质1121的开口1121a上方的导体1151的区可被称为衬垫头部1157。在一些实例中，包含衬垫头部1157的导体1151的线/空间/厚度可以在约0.5/0.5/0.5μm到约10/10/10μm的范围内。在一些实例中，导体1151的衬垫头部1157可通过种子1151或通过介电质1121的开口1121a耦合到先前形成的衬垫底部1159，且衬垫头部1157的外围区可形成于介电质1121上方。
79.在一些实例中，先前形成于介电质1121的开口1121a中的衬垫底部1159和稍后形成于介电质1121的开口1121a中的衬垫头部1157可被称为两级端子115。在一些实例中，两级端子115也可被称作衬底向外端子115。在一些实例中，微型凹陷11510可形成于导体1151或衬垫头部1157的顶侧上(参见图2b和图5f)。
80.在一些实例中，两级端子115可准许微型凹陷11510的深度可为原本形成于常规的衬垫或端子上方的常规的凹陷的深度的约1/100到约1/10。在一些实例中，微型凹陷11510的深度可以在约0.1μm到约2μm的范围内。在一些实例中，微型凹陷11510的深度可小于约1μm。在一些实例中，微型凹陷11510的深度可小于约0.5μm。在一些实例中，微型凹陷11510的深度可小于衬底向外端子115的端子宽度1121w的约百分之二十(20％)(参见图2b)。举例来说，如果端子宽度1121w是10μm，那么微型凹陷11510中的每一个的深度可小于约2μm。
81.在一些实例中，两级端子115可准许减小导体1151的厚度，其中微型凹陷11510的较浅的深度可降低对较厚导体1151的需求，以补偿原本形成于常规的衬垫中的凹陷的较深深度。因此，可遏制导电结构111围绕衬垫边缘破裂，或由于破裂可能性得以遏制，导电结构111的厚度可减小。
82.外部互连件17随后可连接到两级端子或衬底向外端子115。在图5e中展示的实例
中，展示三个两级端子或三个衬底向外端子115，然而，为了更好地理解本公开，此得以简化。在实践中，可形成数十个到数千个两级端子或衬底向外端子215。
83.图5f展示在稍后制造阶段的电子装置10的横截面视图。在图5f中展示的实例中，可执行类似于针对图4h到图4j描述的工艺的工艺。在一些实例中，种子层181仍可存在于衬垫底部1159的底侧和介电质1121的底侧上。
84.图5g展示在稍后制造阶段的电子装置10的横截面视图。在图5g中展示的实例中，可从衬底11去除载体18。在一些实例中，可从设置于衬底11上的衬底向外端子215或介电质1121蚀刻且去除种子层181。在一些实例中，衬垫底部1159的底侧可通过介电质1121暴露，或衬垫底部1159的底侧与介电质1121的底侧可基本上共面。
85.图5h展示在稍后制造阶段的电子装置10的横截面视图。在图5h中展示的实例中，可提供外部互连件17。在一些实例中，种子层1154可形成于衬底11的底侧上。种子层1154可耦合到衬垫底部1159。种子层1154的形成工艺和材料可类似于种子层181或1152的形成工艺和材料。光致抗蚀剂可被涂布在种子层1154上且接着可被图案化。通过图案化光致抗蚀剂，可形成开口，且种子层1154的一些区(对应于衬底向外端子115的区)可通过开口暴露。外部互连件17可设置于暴露的种子层1154上。在一些实例中，衬垫接点1155可形成于种子层1154上，且外部互连件17可设置于衬垫接点1155上。
86.如上文所描述，根据本公开的电子装置10包含衬底向外端子215/115，例如多通孔端子或两级端子，进而相较于现有技术，显著地减小例如重布层的导电结构中的凹陷的深度。另外，当凹陷的深度减小时，导电结构由于热或机械应力而破裂的可能性相较于现有技术可显著地降低。
87.本公开包含对某些实例的引用，然而，所属领域的技术人员应理解，在不脱离本公开的范围的情况下，可做出各种改变且可取代等效物。另外，在不脱离本公开的范围的情况下可对公开的实例作出修改。因此，希望本公开不限于公开的实例，但本公开将包含属于所附权利要求书的范围内的所有实例。