氮化镓外延层的制作方法

1.本发明涉及半导体器件的制造方法和所得结构。更具体地，本公开涉及用于在硅衬底上生长的gan外延层的制造方法和所得结构。


背景技术：

2.某些gan外延层生长在例如具有《111》晶面的硅衬底上。为了实现功率和射频(rf)器件的高性能，通常优选具有低位错密度的gan材料层，并且gan外延层有时倾向于具有高位错密度。在大晶片上生长的块体膜也易于弯曲、破裂和其它缺陷，这是由于例如不同层的不同材料之间的热膨胀系数的差异。


技术实现要素：

3.本公开的实施例涉及一种制造电子器件的方法。提供了一种制造电子器件的方法。该方法包括在硅基衬底上形成介电层，蚀刻掉部分介电层，以形成介电层的剩余部分的交叉网格图案，并暴露介电层被去除的区域中的衬底，在衬底上在介电层的剩余部分的侧壁之间的生长区域中形成gan基层，以及在gan基层上形成半导体器件。
4.其它实施例涉及一种电子设备。该电子器件包括：设置在硅基衬底上的介电层，该介电层具有交叉网格图案；设置在衬底上和介电层的侧壁之间的生长区域中的gan基层；以及设置在gan基层上的半导体器件。
5.上述发明内容并非旨在描述本公开的每个所示实施例或每种实施方式。
附图说明
6.本技术中包括的附图并入说明书中并形成说明书的一部分。它们示出了本公开的实施例，并且与说明书一起解释了本公开的原理。附图仅说明某些实施例，而不限制本公开。
7.图1示出了根据实施例的在半导体制造工艺流程的中间阶段形成在衬底上的电介质生长限制图案的透视图。
8.图2示出了根据实施例的图1的半导体装置在半导体制造工艺流程的较早阶段的横截面图。
9.图3示出了根据实施例的在附加制造操作之后的图2的半导体器件的截面图。
10.图4示出了根据实施例的在附加制造操作之后的图3的半导体器件的截面图。
11.图5示出了根据实施例的在附加制造操作之后的图4的半导体器件的截面图。
12.图6示出了根据实施例的在附加制造操作之后的图5的半导体器件的截面图。
13.图7示出了根据实施例的在附加制造操作之后的图6的半导体器件的截面图。
14.图8示出了根据实施例的在附加制造操作之后的图7的半导体器件的截面图。
15.图9示出了根据实施例的在附加制造操作之后的图8的半导体器件的截面图。
16.图10示出了根据实施例的用于受限gan外延层的表面粗糙度轮廓的放大视图。
17.图11示出了根据实施例的包括受限gan外延层的示例半导体器件的性能曲线图，用于改变受限gan外延层窗口的尺寸。
18.图12示出了根据实施例的用于受限gan外延层的位错密度分布的放大图。
具体实施方式
19.本公开描述了一种电子器件和制造电子器件的方法。具体地，某些实施例包括形成在硅基衬底上的介电层。蚀刻掉部分介电层，以形成介电层的剩余部分的交叉网格图案，并暴露介电层被去除的区域中的衬底。在这些已经去除了介电层的开放窗口中，gan层形成在衬底上和介电层的剩余部分的侧壁之间的生长区域中。然后在gan层上形成半导体器件。该交叉的网格状介电层具有侧壁，该侧壁阻止gan层中的位错缺陷的传播。此外，通过将gan层的生长分成更小的单独区域(即，由介电层阻挡隔开的区域)，可减少与si衬底和gan层之间的热和晶格失配相关的负面影响。
20.本文参照相关附图描述本公开的各种实施例。在不脱离本公开的范围的情况下，可以设计出替代实施例。注意，在以下描述和附图中的元件之间阐述了各种连接和位置关系(例如，上方、下方、相邻等)。除非另外指明，这些连接和/或位置关系可以是直接的或间接的，并且本公开不旨在在这方面进行限制。因此，实体的偶联可以指直接或间接偶联，并且实体之间的位置关系可以是直接或间接位置关系。作为间接位置关系的一个例子，本说明书中提到在层“b”上形成层“a”包括这样的情况，其中一个或多个中间层(例如层“c”)在层“a”和层“b”之间，只要层“a”和层“b”的相关特性和功能基本上不被中间层改变。
21.以下定义和缩写用于解释权利要求和说明书。如本文所用，术语“包含”、“包括”、“具有”、“含有”或其任何其它变型旨在涵盖非排他性的包括。例如，包括一系列要素的组合物、混合物、工艺、方法、制品或装置不一定仅限于那些要素，而是可以包括未明确列出的或此类组合物、混合物、工艺、方法、制品或装置固有的其他要素。
22.为了下文描述的目的，术语“上”、“下”、“右”、“左”、“垂直”、“水平”、“顶部”、“底部”及其派生词应涉及所描述的结构和方法，如附图中所定向的。术语“覆盖”、“在顶部上”、“定位在”或“定位在顶部”表示第一元件例如第一结构存在于第二元件例如第二结构上，其中中间元件例如界面结构可存在于第一元件和第二元件之间。术语“直接接触”是指第一元件(例如第一结构)和第二元件(例如第二结构)在两个元件的界面处没有任何中间导电、绝缘或半导体层的情况下连接。应注意，术语“对”具有选择性“例如”第一元件对第二元件具有选择性“意指第一元件可被蚀刻，且第二元件可充当蚀刻停止层。
23.为了简洁起见，在此可能详细描述或可能不详细描述与半导体器件和集成电路(ic)制造有关的常规技术。此外，本文所述的各种任务和过程步骤可并入具有本文未详细描述的额外步骤或功能性的更综合程序或过程中。特别是，半导体装置和基于半导体的ic的制造中的各种步骤是公知的，因此为了简洁起见，许多传统步骤将在此仅简要提及或将被完全省略而不提供公知的工艺细节。
24.通常，用于形成将被封装到ic中的微芯片的各种工艺分为四个一般类别，即，膜沉积、去除/蚀刻、半导体掺杂和图案化/光刻。沉积是将材料生长、涂覆或以其它方式转移到晶片上的任何工艺。可用的技术包括物理气相沉积(pvd)、化学气相沉积(cvd)、电化学沉积(ecd)、分子束外延(mbe)以及最近的原子层沉积(ald)等。去除/蚀刻是从晶片去除材料的
任何工艺。示例包括蚀刻工艺(湿法或干法)和化学机械平坦化(cmp)等。半导体掺杂是通过掺杂例如晶体管源极和漏极，通常通过扩散和/或通过离子注入来改变电特性。这些掺杂工艺之后是炉退火或快速热退火(rta)。退火用于激活注入的掺杂剂。导体(例如，多晶硅、铝、铜等)和绝缘体(例如，各种形式的二氧化硅、氮化硅等)的膜用于连接和隔离晶体管及其部件。半导体衬底的各个区域的选择性掺杂允许衬底的导电性随着电压的施加而改变。通过创建这些各种组件的结构，可构建数百万个晶体管并将其布线在一起以形成现代微电子装置的复杂电路。半导体光刻是在半导体衬底上形成三维浮雕图像或图案，以便随后将图案转移到衬底上。在半导体光刻中，图案由称为光致抗蚀剂的光敏聚合物形成。为了构建构成晶体管的复杂结构和连接电路的数百万个晶体管的许多布线，重复多次光刻和蚀刻图案转移步骤。印刷在晶片上的每个图案与先前形成的图案对准，并且缓慢地建立导体、绝缘体和选择性掺杂区域，以形成最终器件。
25.图中的流程图和截面图图示了根据各种实施例的制造纳米片场效应晶体管(fet)器件的方法。在一些备选实施方案中，制造步骤可以不同于图中所注明的次序发生，且某些额外制造步骤可在图中所注明的步骤之间实施。此外，图中所示的任何分层结构可以包含多个子层。
26.现在参考附图，其中相同的数字表示相同或相似的元件，首先参考图1，以透视图示出了半导体器件100的一部分，其包括基底衬底102和生长在衬底102上的棋盘形(或十字形)的介电层104。在某些实施例中，衬底102是具有《111》晶体结构的硅衬底，并且形成为平坦的圆形晶片。晶片的直径可以是例如200mm或300mm，或者任何其它合适的尺寸或形状。如图1所示，介电层104形成为栅格状图案，并包括侧壁，该侧壁基本上将下面的衬底102细分为多个更小的正方形生长区域，在该生长区域上随后可形成gan层或任何其它合适的层。
27.现在参考图2，示出了包括衬底102的半导体器件的侧视图。如上所述，在某些实例中，衬底102是具有《111》晶体结构的硅衬底。然而，应当理解，衬底可以包括本领域已知的其它材料或由其构成。
28.现在参考图3，在衬底102上沉积介电层104。例如，介电层104可包括pvd、ald、pecvd、alox、tiox、bn、sin、sio2和sibcn中的至少一种，或本领域已知的其它合适的介电材料。在其他示例中，介电层可以是陶瓷材料或若干不同材料的复合物。最初，介电层104被沉积在衬底102的整个表面上。应了解，虽然介电层104可由多种不同材料组成，但可能需要所述材料能够防止或最小化扩散及污染、允许终止位错缺陷且容许高温生长工艺。
29.现在参考图4，在介电层104上执行蚀刻，向下到达衬底102的水平面，且此蚀刻工艺暴露衬底的某些区域。介电层104的其余部分形成如图1所示的网格状或棋盘状结构。因此，介电层的侧壁具有一图案，其以90度交错以形成栅极结构。一般而言，介电层104的图案可为任何适当的形状，且在其交叉部分的相邻侧壁之间具有不同的间距。衬底102的暴露区域是随后可形成gan的区域。通常，当生长gan层时，例如，gan可能易于形成位错缺陷。介电层104的侧壁能够终止这些位错缺陷的传播，这可提高gan层的质量和最终电子器件的性能。介电层104的侧壁基本上将下面的衬底102的整个表面细分为多个较小尺寸的生长区，并且在每个较小尺寸的生长区中，介电层104的侧壁允许终止随后形成的层的某些类型的生长缺陷。介电层104的棋盘状结构的尺寸可以变化。例如，衬底的暴露区域可以是正方形或矩形，介电层104的相邻侧壁之间的间隔可以变化，并且介电层104的侧壁的高度和宽度
可以变化。在某些实施例中，介电层104的网格结构对应于最终半导体器件的尺寸，并且由介电层104覆盖的衬底102的区域对应于相邻半导体器件之间的区域(即，其中电子器件最终通过锯切或划线和断裂工艺划分的区域)。
30.下面的si衬底和随后生长的gan层之间的热和晶格失配可能是器件性能的主要贡献者。例如，硅衬底的材料可以具有与gan层不同的热膨胀系数。因此，在高温下形成gan层之后，随后冷却该器件。由于这些热膨胀系数的差异，在冷却过程中，其中一层比另一层收缩得更多，这会在晶片上产生应力。对于较大的晶片，这种热应力也可能导致晶片弯曲或成杯形，这也会影响器件性能。然而，因为介电层104的栅格状图案已经将晶片细分成这些许多更小的gan生长区域，所以每个gan生长区域的表面积远小于原始晶片尺寸，这减小了与晶片的加热和冷却相关的热应力的量。因此，除了降低gan层的位错密度之外，介电层104的侧壁结构还可减少与热失配和晶格失配相关的问题，从而提高器件性能。
31.现在参考图5，在形成介电层104的网格状结构之后，gan层106外延生长在晶片的整个表面上方以填充介电层104的侧壁之间的开放空间。如图5所示，gan材料中的一些也可形成在介电层104的上表面上。在某些实施例中，形成于介电层104上的gan层106的这些附加部分可用cmp工艺移除。
32.现在参考图6，示出了示例性半导体器件100，其中gan层包括若干子层。在此示例中，所述层包括形成于衬底102上的aln成核层602、形成于成核层602上的c掺杂algan缓冲层604、形成于缓冲层604上的本征gan沟道层606、形成于沟道层606上的本征algan覆盖层608以及形成于覆盖层608上的p-gan层610。应当理解，gan层106(见图5)可包括或省略任何数量的子层，并且这些层可以与图6所示的示例不同的顺序形成。
33.现在参考图7，如上文关于图5所述，执行cmp工艺以去除形成在介电层104上的gan层106的任何附加部分(即，在图5中描绘为小三角形)。可选地，在cmp工艺中也可以去除一定厚度的介电层104和gan层106。在制造过程的这个阶段，gan层106的表面已经被平坦化，并准备用于进一步的处理。
34.现在参考图8，在gan层106平坦化之后，在其上形成电子器件108。在某些示例中，电子设备是用于48v dc-dc转换器应用的200v级功率设备。在其它实施例中，所述装置是功率装置或射频装置。在某些实施例中，半导体器件包括源电极、栅电极和漏电极。然而，应当理解，可以形成任何合适类型的器件。
35.现在参考图9，在已经形成电子器件108之后，通过划线和断裂工艺110将它们彼此物理分离。在某些实施例中，通过锯开介电层104和硅衬底102的整个厚度来分离电子器件108。在其它实施例中，在对应于介电层104的区域中划割晶片，且接着沿划割线物理断开。因为锯切(或划线)发生在对应于介电层的栅格状图案的晶片的区域中，所以不存在晶片的浪费的表面区域(或减少量的浪费的表面区域)。换句话说，即使介电层104减少了其上可形成gan层106(以及随后的电子器件108)的晶片的表面区域的总量，这也不影响可在晶片上形成的器件的总数，因为介电层104形成在器件之间的浪费的空间(例如，锯切切口的切口)中。在某些实施例中，划线可具有范围从约25μm至约100μm的宽度。在某些实施例中，gan层106的离散区域(即，介电层104的网格状图案中的窗口)具有范围从约10μm到约1mm的宽度，并且具有范围从约10μm到约1mm的长度。然而，应当理解，这些区域的宽度和长度可以是任何合适的尺寸。因此，在介电层104的侧壁之间的这些较小离散区域中形成的gan层106可生
长，减少位错缺陷，并减少与si衬底102和gan层106的晶格/热失配相关的上述问题。
36.现在参考图10，左边的图像是通过gan层106的覆盖生长(即，没有介电层104)形成的gan层106的表面形态的5μm区域的放大图，右边的图像是根据本实施例的通过gan层106的受限生长(即，具有介电层104)形成的gan层106的表面形态的5μm区域的放大图。该实施例示出了本实施例的限制生长方法的不同表面形态，其中gan层106的均方根(rms)表面粗糙度从0.246nm降低到0.17nm。应了解，图10仅为一个示例，且其用于比较目的以说明当使用受限生长与毯覆式生长时gan层的表面形态的差异。
37.现在参考图11，示出了gan层106的示例的最大电流和击穿电压的性能图，其中分立的gan生长区域(即gan窗口，或介电层104的相邻侧壁之间的间隔)的尺寸从＞0μm变化到约200μm。在该示例中，半导体器件100是高电子迁移率晶体管(hemt)，也称为异质结构fet(hfet)或调制掺杂fet(modfet)。然而，如上所述，半导体器件的类型可以是需要在gan基层上生长的任何合适的器件。
38.现在参考图12，左边的图像是通过gan层106的覆盖生长(即，没有介电层104)形成的gan层106的区域的放大视图，右边的图像是根据本实施例的通过gan层106(即，具有介电层104)的限制生长形成的gan层106的放大视图。本实施例显示本实施例的限制生长方法的降低的位错缺陷密度，其中gan层106的位错密度从2.0
×
109cm-2
降低到1.6
×
109cm-2
。应理解，图12仅是一个实施例，其用于比较目的以说明当使用限制生长与面层生长时gan层的位错密度的差异。
39.已经出于说明的目的呈现了对各种实施例的描述，并且不旨在是穷举的或限于所公开的实施例。在不背离所描述的实施例的范围和精神的情况下，许多修改和变化对于本领域的普通技术人员将是显而易见的。选择本文所使用的术语以最好地解释实施例的原理、实际应用或对市场上存在的技术改进，或使本领域的其他普通技术人员能够理解本文所公开的实施例。