一种铁电存储器及其制备方法

一种铁电存储器及其制备方法
1.本技术是名为《一种三维nand铁电存储器及其制备方法》的专利申请的分案申请，原申请的申请日为2018年03月05日，申请号为201810181017.x。
技术领域
2.本发明涉及半导体技术领域，具体涉及一种铁电存储器及其制备方法。


背景技术：

3.随着半导体制造工艺技术的更新迭代，半导体存储单元的尺寸不断缩小，集成度不断提高。而随着存储器单元尺寸的不断缩小，工艺的要求也相应提高，同时也使得成本不断提高。为解决平面闪存遇到的困难和追求更低的单位存储单元的生产成本提出了三维闪存存储器，比如：三维nand型铁电储存器；
4.三维nand型铁电储存器的存储单元是铁电场效电晶体(英文为：ferroelectric field-effect transistor，中文为：fefet)，其工作原理是基于铁电薄膜的极化。以n型fefet为例，当在fefet的栅上施加一个正的写入电压时，铁电薄膜发生极化，沟道表面形成反型层，这样在源、漏极之间形成了电流的通道，此时在漏极就能读到一个较大的电流，对应着存储逻辑值“1”；当在栅极上施加一个负的电压时，沟道表面则形成积累层，源、漏极之间的电流通道被截断，此时在漏极读到的电流就很小，对应着存储逻辑值“0”。
5.fefet被认为是下一代重点研发的新型存储器，因为它具有存储结构简单、存储密度高、低功耗、高存取速度、抗辐射和非破坏性读出等优点，相比于传统浮栅型和电荷俘获型结构的存储器更有优势。对于现有的浮栅型和电荷俘获型nand闪存，为了进一步降低存储器的工作电压，提高器件的运行速度、稳定性和可靠性，基于新材料和新工作原理的新型非易失性存储器件受到了广泛的关注。
6.综上所述，现有的三维闪存存储器存在工作电压较高，且反复擦写能力较低的问题。


技术实现要素：

7.本发明实施例提供一种铁电存储器及其制备方法，用以解决现有的三维闪存存储器存在工作电压较高，且反复擦写能力较低的问题。
8.本发明实施例提供一种铁电存储器的制备方法，包括：
9.在水平衬底层上通过刻蚀和离子注入形成公共源极；所述公共源极位于所述水平衬底内，且所述第一通孔的两侧壁分别与所述公共源极的上表面不接触；
10.在水平衬底的上表面形成沟槽，在沟槽内形成多晶硅；
11.采用离子注入法对多晶硅进行n
+
掺杂，形成pn结；
12.采用快速热退火法对掺杂的多晶硅进行外延结晶；
13.通过化学气相沉淀方法在所述水平衬底层上依此堆叠第二介质层和牺牲层，形成原始阵列串；
14.通过刻蚀工艺，在所述原始阵列串形成至少两个第一通孔，且两个所述第一通孔的下表面与所述水平衬底层相接触；
15.采用原子层沉积工艺，在两个所述第一通孔内依次沉积铁电薄膜层和高介电常数缓冲层，刻蚀两个所述第一通孔底面上的所述铁电薄膜层和所述缓冲层；
16.利用化学气相沉积工艺，在两个所述第一通孔内和所述原始阵列串表面沉积多晶硅，刻蚀所述原始阵列串表面沉积的多晶硅，所述第一通孔内和所述第一通孔表面沉积的多晶硅形成两个柱型半导体区域；
17.利用化学气相沉积工艺，在两个柱型半导体区域相邻的表面沉积氧保护层；
18.刻蚀与两个所述柱型半导体区域相邻的区域形成第二通孔，且所述第二通孔的下表面与所述公共源极相接触；
19.刻蚀所述牺牲层，并在所述牺牲层的位置沉积控制栅极，刻蚀位于所述第二通孔侧壁上的所述控制栅极，在所述第二通孔内沉积第一介质层；
20.利用光刻在所述第一介质层上刻蚀出两个引线通孔，且两个引线通孔的底部与所述柱型半导体区域的上表面接触；
21.在两个引线通孔以及与两个引线通孔相邻的第一介质层上形成引线层；
22.利用光刻工艺，将第一介质上表面的部分引线层刻蚀掉，保留同时位于两个引线通孔和第一介质上的引线层，通过刻蚀形成引线块。
23.优选地，所述柱型半导体区域的材料为多晶硅材料，所述柱型半导体区域的圆柱直径为60nm～200nm。
24.优选地，所述铁电薄膜的材料为zr掺杂hfo2，si掺杂hfo2，al掺杂hfo2，y掺杂hfo2以及氧化铪基铁电材料中的至少一种或srbi2ta2o9，pbtio3，batio3，pb(zr，ti)o3，(bi，nd)4ti3o
12
，bifeo3，ymno3中的至少一种；
25.所述铁电薄膜的厚度介于2nm～100nm之间；
26.所述缓冲层的材料为y2o3，ceo2，al2o3，hfo2，srtio3，(hfo2)
0.75
(al2o3)
0.25
中的一种或组合；所述缓冲层的厚度介于3～25nm之间。
27.优选地，所述铁电薄膜的材料为铪锆氧hzo。
28.优选地，所述第一介质层和所述第二介质层均为氧化硅，所述牺牲介质层的材料为氮化硅；
29.所述第一介质层的厚度介于50～200nm之间，所述第二介质层的厚度介于为50～150nm之间。
30.优选地，所述控制栅电极的材料为氮化钛、钨、铝、多晶硅中的一种或者多种组合；所述控制栅极的厚度介于30～100nm之间。
31.优选地，所述柱型半导体区域的材料为多晶硅。
32.本发明实施例还提供了一种铁电存储器，所述铁电存储器包括：
33.水平衬底；
34.公共源极，设置在所述水平衬底内部；
35.多个阵列串，设置在所述水平衬底的上表面至少，且各所述阵列串之间通过第一介质层隔开；
36.所述阵列串包括：
37.柱型半导体区域，垂直于所述水平衬底；
38.氧保护层，位于所述柱型半导体区域；
39.引线层，位于所述柱型半导体区域；
40.依此包裹所述柱型半导体区域的铁电薄膜层和缓冲层；
41.与第二介质层相堆叠的控制栅电极；
42.其中，所述引线层穿透所述氧保护层与所述柱型半导体区域的上表面接触。
43.优选地，所述阵列串的数量为两个。
44.优选地，所述公共源极层的上表面与所述水平衬底的上表面的水平高度相同。
45.本发明实施例提供了一种三维nand铁电存储器及其制备方法，该制备方法主要包括：在水平衬底层上通过刻蚀和离子注入形成公共源极；通过化学气相沉淀方法在所述水平衬底层上依此堆叠第二介质层和牺牲层，形成原始阵列串；通过刻蚀在所述原始阵列串形成至少两个第一通孔，且两个所述第一通孔的下表面与所述水平衬底层相接触；在两个所述第一通孔内依此沉积铁电薄膜层和缓冲层，刻蚀两个所述第一通孔底面上的所述铁电薄膜层和所述缓冲层；在两个所述第一通孔内和所述原始阵列串表面沉积多晶硅形成两个柱型半导体区域，刻蚀与两个所述柱型半导体区域相邻的区域形成第二通孔，且所述第二通孔的下表面与所述公共源极相接触；刻蚀所述牺牲层，并在所述牺牲层的位置沉积控制栅极，刻蚀位于所述第二通孔侧壁上的所述控制栅极，向所述第二通孔和与所述第二通过相邻的表面沉积第一介质层；刻蚀所述第一介质层在两个所述柱型半导体区域上形成引线通孔，并通过沉积和刻蚀在两个所述引线通孔上形成引线块。通过该方法制备的铁电存储器，采用了铁电薄膜存储介质替代浮栅电荷存储介质形成金属-铁电-绝缘-半导体(mfis)结构，可以获得更低的工作电压，得到更高的反复擦写能力和良好的抗辐射能力。
附图说明
46.为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
47.图1为本发明实施例提供的铁电储存器的剖面结构图；
48.图2a～图2p为本发明实施例提供的铁电存储器的制作示意图。
49.符号说明：
50.1-水平衬底；2-第二介质层；3-控制栅电极；4-铁电薄膜；5-缓冲层；6-柱型半导体区域；7-氧化保护层；8-公共源级层；9-第一介质层；10-引线层；11-牺牲介质层。
具体实施方式
51.下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
52.本发明的目的是提供一种铁电存储器及其制备方法，通过铁电薄膜存储介质替代
浮栅电荷存储介质形成金属-铁电-绝缘-半导体(mfis)结构，可以获得更低的工作电压，得到更高的反复擦写能力和良好的抗辐射能力。
53.本发明实施例提供一种铁电存储器，如图1所示，该铁电存储器主要包括：水平衬底1，公共源极层8和阵列串。
54.具体地，公共源极层8设置在水平衬底1内，阵列串设置在水平衬底1上表面，每个阵列串的两边缘均与公共源极层8的两边有交集，且两个阵列串之间通过第一介质层9隔开。
55.需要说明的是，在实际应用中，公共源极层8虽然设置在水平衬底1内，但是公共源极层8的上表面与水平衬底1的上表面具有相同的水平高度。
56.如图1所示，阵列串包括柱型半导体区域6、氧保护层7、引线层10、铁电薄膜4层、缓冲层5、第二介质层2和控制栅电极3。
57.具体地，柱型半导体区域6垂直设置在水平衬底1上表面，柱型半导体区域6上表面设置有氧保护层7和引线层10，且该引线层10穿透氧保护层7与柱型半导体区域6的上表面接触。
58.再者，柱型半导体区域6的外侧依此包裹有铁电薄膜4层，缓冲层5和与第二介质层2相堆叠的控制栅电极3。
59.以下分别结合图1、图2a至图2p，通过实施例1至实施例4来介绍本发明实施例提供的一种阵列串为金属-铁电-绝缘-半导体(mfis)结构的铁电存储器制备方法。
60.实施例1
61.本发明实施例提供的一种铁电存储器的制备方法，主要包括以下步骤：
62.步骤一：清洗提供水平衬底1，利用光刻工艺，形成公共源极层8。需要说明的是，光刻工艺采用的是365nm i线工艺。进一步地，需要说明的是，水平衬底1由高度掺杂的p型硅(si)材料组成。
63.步骤二：刻蚀水平衬底1，在水平衬底1上表面形成沟槽；在沟槽内形成多晶硅，该多晶硅的厚度值等于沟槽的深度值；进一步地，采用离子注入法对多晶硅进行n
+
掺杂，从而形成pn结。需要说明的是，形成n
+
型源极区需注入能量为30kev、剂量为1
×
10
16
cm-2
的p(31)
+
离子。采用快速热退火法对掺杂的多晶硅进行外延结晶，基于pn结引出所述csl，如图2a所示。
64.步骤三：利用化学气相沉积法，在经步骤二处理的水平衬底1上依次形成多个堆叠的第二介质层2和牺牲介质层11，形成原始的阵列串，图2b为沉积堆叠结构后的结果示意图。
65.需要说的是，第二介质层2由氧化硅(sio2)材料组成，第二介质层2的厚度为100nm；而牺牲介质层11由氮化硅材料组成，牺牲介质层11的厚度为50nm。
66.步骤四：利用光刻工艺形成窗口，再通过干法刻蚀工艺，在原始阵列串上刻蚀出至少两个第一通孔，且两个第一通孔的下表面与水平衬底1相接触，即通过刻蚀形成的两个第一通孔暴露出水平衬底1的上表面。图2c为刻蚀出两个第一通孔后的结果示意图。
67.需要说明的是，如图2c所示，虽然公共源极层8位于水平衬底1内，但由于公共源极层8和水平衬底1具有相同的上表面，而第一通孔的两侧壁分别与公共源极层8的上表面不接触，即第一通孔未暴露出公共源极层8的上表面。
68.步骤五：利用原子层沉积工艺，在温度为280℃，压强为15hpa的环境下，在经过步骤四刻蚀处理得到的两个第一通孔内沉积铪锆氧(hzo)铁电薄膜4，图2d为沉积铪锆氧(hzo)铁电薄膜后的结果示意图。
69.步骤六：利用化学气相沉积工艺，设置温度为280℃，在经过步骤五处理得到的沟槽内沉积氧化铪(hfo2)高介电常数缓冲层5，图2e为沉积氧化铪(hfo2)高介电常数缓冲层5后的结果示意图。
70.需要说明的是，铁电薄膜4由铪锆氧(hzo)材料组成，该铁电薄膜4的厚度为18nm；高介电常数缓冲层5由氧化铪(hfo2)材料组成，高介电常数缓冲层5的厚度为7nm。
71.步骤七：利用干法刻蚀工艺，刻蚀掉第一通孔底部的铪锆氧(hzo)铁电薄膜4、氧化铪(hfo2)高介电常数缓冲层5，图2f为刻蚀后的结果示意图。
72.步骤八：利用化学气相沉积工艺，在两个第一通孔内以及与两个第一通孔相邻的原始阵列串表面沉积多晶硅，图2g为沉积多晶硅的结果示意图。
73.步骤九：利用光刻形成窗口，再采用干法刻蚀工艺刻蚀沉积在原始阵列串表面沉积的多晶硅，而第一通孔内和第一通孔表面沉积的多晶硅形成了柱型半导体区域6，即在水平衬底1上表面形成了两个柱型半导体区域6，图2h为刻蚀多晶硅后的结果示意图。
74.需要说明的是，柱型半导体区域6由多晶硅材料组成，柱型半导体区域6的厚度为60nm。
75.步骤十：在将沉积在原始阵列串表面上的多晶硅刻蚀掉后，利用化学气相沉积工艺，在两个柱型半导体区域6相邻的表面沉积氧保护层7。图2i为沉积氧保护层的结果示意图。
76.需要说明的是，氧保护层7由氧化硅(sio2)材料组成，氧保护层7的厚度为100nm。
77.步骤十一：利用光刻形成窗口，再利用干法刻蚀工艺，刻蚀与两个柱型半导体区域6相邻的区域形成第二通孔，且第二通孔的下表面与公共源极层8的上表面相接触，即通过第二通孔，可以暴露公共源极层8的上表面。图2j为刻蚀水平沟槽后的结果示意图。
78.步骤十二：采用湿法刻蚀将多层牺牲介质层11去掉，图2k为刻蚀多层牺牲介质层11后的结果示意图；在刻蚀牺牲介质层11之后暴露的位置采用原子层沉积工艺，低压化学气相沉积(lpcvd)沉积tin，其中，磁控溅射是设置温度为300℃，图2l为沉积tin后的结果示意图。
79.步骤十三：采用干法刻蚀去除掉第二通孔侧壁上的tin，图2m为刻蚀第二通孔侧壁后的结果示意图；再利用化学气相沉积工艺，在处理过的第二通孔内沉积第一介质层9以隔离两个阵列串，图2n为沉积第一介质层后的结果示意图。
80.需要说明的是，第一介质层9由氧化硅(sio2)材料组成。
81.步骤十四：利用光刻在第一介质层9刻蚀出两个引线通孔，且两个引线通孔的底部与柱型半导体区域6的上表面接触，图2o为光刻引线通孔后的结果示意图。
82.步骤十五：通过磁控溅射或化学气相沉积工艺，在两个引线通孔以及与两个引线通孔相邻的第一介质层9上形成引线层10，图2p为引线层形成后的结果示意图。
83.需要说明的是，引线层10由铝(al)材料组成，引线层10的厚度为300nm。
84.步骤十六：利用光刻工艺，将第一介质上表面的部分引线层10刻蚀掉，保留同时位于两个引线通孔和第一介质上的引线层10，将保留的引线图形部分用光刻胶保护起来，再
通过刻蚀刻出引线块，从而完成三维nand型铁电储存器的制备，图1为铁电储存器制备完毕的结果示意图。
85.需要说明的是，铁电薄膜4、高介电常数缓冲层5、多晶硅可采用原子层沉积、化学气相沉积的等工艺沉积。本发明实施例中，对铁电薄膜4，介电常数缓冲层5和多晶硅沉积的具体工艺不做具体的限定。
86.实施例2
87.本发明实施例提供的一种铁电存储器的制备方法，主要包括以下步骤：
88.步骤一：清洗提供水平衬底1，利用光刻工艺，形成公共源极层8，需要说明的是，光刻工艺采用的是365nmi线工艺。进一步地，需要说明的是，水平衬底1由高度掺杂的p型硅(si)材料组成。
89.步骤二：刻蚀水平衬底1，在水平衬底1上表面形成沟槽；在沟槽内形成多晶硅，该多晶硅的厚度值等于沟槽的深度值；进一步地，采用离子注入法对多晶硅进行n
+
掺杂，从而形成pn结。需要说明的是，形成n+型源极区需注入能量为30kev、剂量为1
×
10
16
cm-2
的p(31)
+
离子。采用快速热退火法对掺杂的多晶硅进行外延结晶，基于pn结引出所述csl，如图2a所示。
90.步骤三：利用物理气相沉积法，在经步骤二处理的水平衬底1上依次形成多个堆叠的第二介质层2和牺牲介质层11，形成原始的阵列串，图2b为沉积堆叠结构后的结果示意图。
91.需要说的是，第二介质层2由氧化硅(sio2)材料组成，第二介质层2的厚度为100nm；而牺牲介质层11由氮化硅材料组成，牺牲介质层11的厚度为100nm。
92.步骤四：利用光刻工艺形成窗口，再通过干法刻蚀工艺，在原始阵列串上刻蚀出至少两个第一通孔，且两个第一通孔的下表面与水平衬底1相接触，即通过刻蚀形成的两个第一通孔暴露出水平衬底1的上表面。图2c为刻蚀出两个第一通孔后的结果示意图。
93.需要说明的是，如图2c所示，虽然公共源极层8位于水平衬底1内，但由于公共源极层8和水平衬底1具有相同的上表面，而第一通孔的两侧壁分别与公共源极层8的上表面不接触，即第一通孔未暴露出公共源极层8的上表面。
94.步骤五：利用原子层沉积工艺，在温度为280℃，压强为15hpa的环境下，在经过步骤四刻蚀处理得到的两个第一通孔内沉积si:hfo2铁电薄膜4，图2d为沉积si:hfo2铁电薄膜后的结果示意图。
95.步骤六：利用原子层沉积工艺，设置温度为280℃，在经过步骤五处理得到的沟槽内沉积(hfo2)
0.75
(al2o3)
0.25
高介电常数缓冲层5，图2e为沉积(hfo2)
0.75
(al2o3)
0.25
高介电常数缓冲层5后的结果示意图。
96.需要说明的是，铁电薄膜4由si:hfo2材料组成，铁电薄膜4的厚度为14nm；高介电常数缓冲层5由(hfo2)
0.75
(al2o3)
0.25
材料组成，高介电常数缓冲层5的厚度为10nm。
97.步骤七：利用干法刻蚀工艺，刻蚀掉第一通孔底部的si:hfo2铁电薄膜4、(hfo2)
0.75
(al2o3)
0.25
高介电常数缓冲层5，图2f为刻蚀后的结果示意图。
98.步骤八：利用化学气相沉积工艺，在两个第一通孔内以及与两个第一通孔相邻的原始阵列串表面沉积多晶硅，图2g为沉积多晶硅的结果示意图。
99.步骤九：利用光刻形成窗口，再采用干法刻蚀工艺刻蚀沉积在原始阵列串表面沉
积的多晶硅，而第一通孔内和第一通孔表面沉积的多晶硅形成了柱型半导体区域6，即在水平衬底1上表面形成了两个柱型半导体区域6，图2h为刻蚀多晶硅后的结果示意图。
100.需要说明的是，柱型半导体区域6由多晶硅材料组成，柱型半导体区域6的厚度为100nm。
101.步骤十：在将沉积在原始阵列串表面上的多晶硅刻蚀掉后，利用化学气相沉积工艺，在两个柱型半导体区域6和与两个柱型半导体区域6相邻的表面沉积氧保护层7。图2i为沉积氧保护层的结果示意图。
102.需要说明的是，氧保护层7由氧化硅(sio2)材料组成，氧保护层7的厚度为100nm。
103.步骤十一：利用光刻形成窗口，再利用干法刻蚀工艺，刻蚀与两个柱型半导体区域6相邻的区域形成第二通孔，且第二通孔的下表面与公共源极层8的上表面相接触，即通过第二通孔，可以暴露公共源极层8的上表面。图2j为刻蚀水平沟槽后的结果示意图。
104.步骤十二：采用湿法刻蚀将多层牺牲介质层11去掉，图2k为刻蚀多层牺牲介质层11后的结果示意图；在刻蚀牺牲介质层11之后暴露的位置采用原子层沉积工艺，低压化学气相沉积(lpcvd)沉积tin，其中，磁控溅射是设置溅射温度为300℃，图2l为沉积tin后的结果示意图。
105.步骤十三：采用干法刻蚀去除掉第二通孔侧壁上的tin，图2m为刻蚀第二通孔侧壁后的结果示意图；再利用化学气相沉积工艺，在处理过的第二通孔内沉积第一介质层9以隔离两个阵列串，图2n为沉积第一介质层后的结果示意图。
106.需要说明的是，第一介质层9由氧化硅(sio2)材料组成。
107.步骤十四：利用光刻在第一介质层9刻蚀出两个引线通孔，且两个引线通孔的底部与柱型半导体区域6的上表面接触，图2o为光刻引线通孔后的结果示意图。
108.步骤十五：通过磁控溅射或化学气相沉积工艺，在两个引线通孔以及与两个引线通孔相邻的第一介质层9上形成引线层10，图2p为引线层形成后的结果示意图。
109.需要说明的是，引线层10由钨(w)材料组成，引线层10的厚度为200nm。
110.步骤十六：利用光刻工艺，将第一介质上表面的部分引线层10刻蚀掉，保留同时位于两个引线通孔和第一介质上的引线层10，将保留的引线图形部分用光刻胶保护起来，再通过刻蚀刻出引线块，从而完成三维nand型铁电储存器的制备，图1为铁电储存器制备完毕的结果示意图。
111.需要说明的是，铁电薄膜4、高介电常数缓冲层5、多晶硅可采用原子层沉积、化学气相沉积的等工艺沉积。本发明实施例中，对铁电薄膜4，介电常数缓冲层5和多晶硅沉积的具体工艺不做具体的限定。
112.实施例3
113.本发明实施例提供的一种铁电存储器的制备方法，主要包括以下步骤：
114.步骤一：清洗提供水平衬底1，利用光刻工艺，形成公共源极层8，需要说明的是，光刻工艺采用的是365nmi线工艺。进一步地，需要说明的是，水平衬底1由高度掺杂的p型硅(si)材料组成。
115.步骤二：刻蚀水平衬底1，在水平衬底1上表面形成沟槽；在沟槽内形成多晶硅，该多晶硅的厚度值等于沟槽的深度值；进一步地，采用离子注入法对多晶硅进行n
+
掺杂，从而形成pn结。需要说明的是，形成n
+
型源极区需注入能量为30kev、剂量为1
×
10
16
cm-2
的p(31)
+
离子。采用快速热退火法对掺杂的多晶硅进行外延结晶，基于pn结引出所述csl，如图2a所示。
116.步骤三：利用物理气相沉积法，在经步骤二处理的水平衬底1上依次形成多个堆叠的第二介质层2和牺牲介质层11，形成原始的阵列串，图2b为沉积堆叠结构后的结果示意图。
117.需要说的是，第二介质层2由氧化硅(sio2)材料组成，第二介质层2的厚度为100nm；而牺牲介质层11由氮化硅材料组成，牺牲介质层11的厚度为100nm。
118.步骤四：利用光刻工艺形成窗口，再通过干法刻蚀工艺，在原始阵列串上刻蚀出至少两个第一通孔，且两个第一通孔的下表面与水平衬底1相接触，即通过刻蚀形成的两个第一通孔暴露出水平衬底1的上表面。图2c为刻蚀出两个第一通孔后的结果示意图。
119.需要说明的是，如图2c所示，虽然公共源极层8位于水平衬底1内，但由于公共源极层8和水平衬底1具有相同的上表面，而第一通孔的两侧壁分别与公共源极层8的上表面不接触，即第一通孔未暴露出公共源极层8的上表面。
120.步骤五：利用原子层沉积工艺，在温度为280℃，压强为15hpa的环境下，在经过步骤四刻蚀处理得到的两个第一通孔内沉积y:hfo2铁电薄膜4，图2d为沉积y:hfo2铁电薄膜后的结果示意图。
121.步骤六：利用原子层沉积工艺，设置温度为280℃，在经过步骤五处理得到的沟槽内沉积氧化铪(hfo2)高介电常数缓冲层5，图2e为沉积氧化铪(hfo2)高介电常数缓冲层5后的结果示意图。
122.需要说明的是，铁电薄膜4由y:hfo2材料组成，该铁电薄膜4的厚度为10nm；高介电常数缓冲层5由氧化铪(hfo2)材料组成，高介电常数缓冲层5的厚度为7nm。
123.步骤七：利用干法刻蚀工艺，刻蚀掉第一通孔底部的y:hfo2铁电薄膜4、氧化铪(hfo2)高介电常数缓冲层5，图2f为刻蚀后的结果示意图。
124.步骤八：利用化学气相沉积工艺，在两个第一通孔内以及与两个第一通孔相邻的原始阵列串表面沉积多晶硅，图2g为沉积多晶硅的结果示意图。
125.步骤九：利用光刻形成窗口，再采用干法刻蚀工艺刻蚀沉积在原始阵列串表面沉积的多晶硅，而第一通孔内和第一通孔表面沉积的多晶硅形成了柱型半导体区域6，即在水平衬底1上表面形成了两个柱型半导体区域6，图2h为刻蚀多晶硅后的结果示意图。
126.需要说明的是，柱型半导体区域6由多晶硅材料组成，柱型半导体区域6的厚度为100nm。
127.步骤十：在将沉积在原始阵列串表面上的多晶硅刻蚀掉后，利用化学气相沉积工艺，在两个柱型半导体区域6和与两个柱型半导体区域6相邻的表面沉积氧保护层7。图2i为沉积氧保护层的结果示意图。
128.需要说明的是，氧保护层7由氧化硅(sio2)材料组成，氧保护层7的厚度为150nm。
129.步骤十一：利用光刻形成窗口，再利用干法刻蚀工艺，刻蚀与两个柱型半导体区域6相邻的区域形成第二通孔，且第二通孔的下表面与公共源极层8的上表面相接触，即通过第二通孔，可以暴露公共源极层8的上表面。图2j为刻蚀水平沟槽后的结果示意图。
130.步骤十二：采用湿法刻蚀将多层牺牲介质层11去掉，图2k为刻蚀多层牺牲介质层11后的结果示意图；在刻蚀牺牲介质层11之后暴露的位置采用原子层沉积工艺，低压化学
气相沉积法(lpcvd)沉积tin，其中，磁控溅射是设置溅射温度为300℃，图2l为沉积tin后的结果示意图。
131.步骤十三：采用干法刻蚀去除掉第二通孔侧壁上的tin，图2m为刻蚀第二通孔侧壁后的结果示意图；再利用化学气相沉积工艺，在处理过的第二通孔内沉积第一介质层9以隔离两个阵列串，图2n为沉积第一介质层后的结果示意图。
132.需要说明的是，第一介质层9由氧化硅(sio2)材料组成。
133.步骤十四：利用光刻在第一介质层9刻蚀出两个引线通孔，且两个引线通孔的底部与柱型半导体区域6的上表面接触，图2o为光刻引线通孔后的结果示意图。
134.步骤十五：通过磁控溅射或化学气相沉积工艺，在两个引线通孔以及与两个引线通孔相邻的第一介质层9上形成引线层10，图2p为引线层形成后的结果示意图。
135.需要说明的是，引线层10由铝(al)材料组成，引线层10的厚度为500nm。
136.步骤十六：利用光刻工艺，将第一介质上表面的部分引线层10刻蚀掉，保留同时位于两个引线通孔和第一介质上的引线层10，将保留的引线图形部分用光刻胶保护起来，再通过刻蚀刻出引线块，从而完成三维nand型铁电储存器的制备，图1为铁电储存器制备完毕的结果示意图。
137.需要说明的是，铁电薄膜4、高介电常数缓冲层5、多晶硅可采用原子层沉积、化学气相沉积的等工艺沉积。本发明实施例中，对铁电薄膜4，介电常数缓冲层5和多晶硅沉积的具体工艺不做具体的限定。
138.实施例4
139.本发明实施例提供的一种铁电存储器的制备方法，主要包括以下步骤：
140.步骤一：清洗提供水平衬底1，利用光刻工艺，形成公共源极层8，需要说明的是，光刻工艺采用的是365nmi线工艺。进一步地，需要说明的是，水平衬底1由高度掺杂的p型硅(si)材料组成。
141.步骤二：刻蚀水平衬底1，在水平衬底1上表面形成沟槽；在沟槽内形成多晶硅，该多晶硅的厚度值等于沟槽的深度值；进一步地，采用离子注入法对多晶硅进行n
+
掺杂，从而形成pn结。需要说明的是，形成n
+
型源极区需注入能量为30kev、剂量为1
×
10
16
cm-2
的p(31)
+
离子。采用快速热退火法对掺杂的多晶硅进行外延结晶，基于pn结引出所述csl，如图2a所示。
142.步骤三：利用物理气相沉积法，在经步骤二处理的水平衬底1上依次形成多个堆叠的第二介质层2和牺牲介质层11，形成原始的阵列串，图2b为沉积堆叠结构后的结果示意图。
143.需要说的是，第二介质层2由氧化硅(sio2)材料组成，第二介质层2的厚度为200nm；而牺牲介质层11由氮化硅材料组成，牺牲介质层11的厚度为100nm。
144.步骤四：利用光刻工艺形成窗口，再通过干法刻蚀工艺，在原始阵列串上刻蚀出至少两个第一通孔，且两个第一通孔的下表面与水平衬底1相接触，即通过刻蚀形成的两个第一通孔暴露出水平衬底1的上表面。图2c为刻蚀出两个第一通孔后的结果示意图。
145.需要说明的是，如图2c所示，虽然公共源极层8位于水平衬底1内，但由于公共源极层8和水平衬底1具有相同的上表面，而第一通孔的两侧壁分别与公共源极层8的上表面不接触，即第一通孔未暴露出公共源极层8的上表面。
146.步骤五：利用原子层沉积工艺，在温度为280℃，压强为15hpa的环境下，在经过步骤四刻蚀处理得到的两个第一通孔内沉积y:hfo2铁电薄膜4，图2d为沉积y:hfo2铁电薄膜后的结果示意图。
147.步骤六：利用原子层沉积工艺，设置温度为280℃，在经过步骤五处理得到的沟槽内沉积氧化铪(hfo2)高介电常数缓冲层5，图2e为沉积氧化铪(hfo2)高介电常数缓冲层5后的结果示意图。
148.需要说明的是，铁电薄膜4由y:hfo2材料组成，该铁电薄膜4的厚度为14nm；高介电常数缓冲层5由氧化铪(hfo2)材料组成，高介电常数缓冲层5的厚度为7nm。
149.步骤七：利用干法刻蚀工艺，刻蚀掉第一通孔底部的y:hfo2铁电薄膜4、氧化铪(hfo2)高介电常数缓冲层5，图2f为刻蚀后的结果示意图。
150.步骤八：利用化学气相沉积工艺，在两个第一通孔内以及与两个第一通孔相邻的原始阵列串表面沉积多晶硅，图2g为沉积多晶硅的结果示意图。
151.步骤九：利用光刻形成窗口，再采用干法刻蚀工艺刻蚀沉积在原始阵列串表面沉积的多晶硅，而第一通孔内和第一通孔表面沉积的多晶硅形成了柱型半导体区域6，即在水平衬底1上表面形成了两个柱型半导体区域6，图2h为刻蚀多晶硅后的结果示意图。
152.需要说明的是，柱型半导体区域6由多晶硅材料组成，柱型半导体区域6的厚度为100nm。
153.步骤十：在将沉积在原始阵列串表面上的多晶硅刻蚀掉后，利用化学气相沉积工艺，在两个柱型半导体区域6和与两个柱型半导体区域6相邻的表面沉积氧保护层7。图2i为沉积氧保护层的结果示意图。
154.需要说明的是，氧保护层7由氧化硅(sio2)材料组成，氧保护层7的厚度为150nm。
155.步骤十一：利用光刻形成窗口，再利用干法刻蚀工艺，刻蚀与两个柱型半导体区域6相邻的区域形成第二通孔，且第二通孔的下表面与公共源极层8的上表面相接触，即通过第二通孔，可以暴露公共源极层8的上表面。图2j为刻蚀水平沟槽后的结果示意图。
156.步骤十二：采用湿法刻蚀将多层牺牲介质层11去掉，图2k为刻蚀多层牺牲介质层11后的结果示意图；在刻蚀牺牲介质层11之后暴露的位置采用原子层沉积工艺，低压化学气相沉积(lpcvd)沉积tin，其中，磁控溅射是设置溅射温度为300℃，图2l为沉积tin后的结果示意图。
157.步骤十三：采用干法刻蚀去除掉第二通孔侧壁上的tin，图2m为刻蚀第二通孔侧壁后的结果示意图；再利用化学气相沉积工艺，在处理过的第二通孔内沉积第一介质层9以隔离两个阵列串，图2n为沉积第一介质层后的结果示意图。
158.需要说明的是，第一介质层9由氧化硅(sio2)材料组成。
159.步骤十四：利用光刻在第一介质层9刻蚀出两个引线通孔，且两个引线通孔的底部与柱型半导体区域6的上表面接触，图2o为光刻引线通孔后的结果示意图。
160.步骤十五：通过原子层沉积或磁控溅射工艺，在两个引线通孔以及与两个引线通孔相邻的第一介质层9上形成引线层10，图2p为引线层形成后的结果示意图。
161.需要说明的是，引线层10由铝(al)材料组成，引线层10的厚度为500nm。
162.步骤十六：利用光刻工艺，将第一介质上表面的部分引线层10刻蚀掉，保留同时位于两个引线通孔和第一介质上的引线层10，将保留的引线图形部分用光刻胶保护起来，再
通过刻蚀刻出引线块，从而完成三维nand型铁电储存器的制备，图1为铁电储存器制备完毕的结果示意图。
163.需要说明的是，铁电薄膜4、高介电常数缓冲层5、多晶硅可采用原子层沉积、化学气相沉积的等工艺沉积。本发明实施例中，对铁电薄膜4，介电常数缓冲层5和多晶硅沉积的具体工艺不做具体的限定。
164.综上所述，本发明实施例提供了一种铁电存储器及其制备方法，该制备方法主要包括：在水平衬底层上通过刻蚀和离子注入形成公共源极；通过化学气相沉淀方法在所述水平衬底层上依此堆叠第二介质层和牺牲层，形成原始阵列串；通过刻蚀在所述原始阵列串形成至少两个第一通孔，且两个所述第一通孔的下表面与所述水平衬底层相接触；在两个所述第一通孔内依此沉积铁电薄膜层和缓冲层，刻蚀两个所述第一通孔底面上的所述铁电薄膜层和所述缓冲层；在两个所述第一通孔内和所述原始阵列串表面沉积多晶硅形成两个柱型半导体区域，刻蚀与两个所述柱型半导体区域相邻的区域形成第二通孔，且所述第二通孔的下表面与所述公共源极相接触；刻蚀所述牺牲层，并在所述牺牲层的位置沉积控制栅极，刻蚀位于所述第二通孔侧壁上的所述控制栅极，向所述第二通孔和与所述第二通过相邻的表面沉积第一介质层；刻蚀所述第一介质层在两个所述柱型半导体区域上形成引线通孔，并通过沉积和刻蚀在两个所述引线通孔上形成引线块。通过该方法制备的铁电存储器，采用了铁电薄膜存储介质替代浮栅电荷存储介质形成金属-铁电-绝缘-半导体(mfis)结构预计可以获得更低的操作电压，得到更高的反复擦写能力和良好的抗辐射能力。
165.本领域内的技术人员应明白，本发明的实施例可提供为方法、系统、或计算机程序产品。因此，本发明可采用完全硬件实施例、完全软件实施例、或结合软件和硬件方面的实施例的形式。而且，本发明可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质(包括但不限于磁盘存储器、cd-rom、光学存储器等)上实施的计算机程序产品的形式。
166.本发明是参照根据本发明实施例的方法、设备(系统)、和计算机程序产品的流程图和/或方框图来描述的。应理解可由计算机程序指令实现流程图和/或方框图中的每一流程和/或方框、以及流程图和/或方框图中的流程和/或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程数据处理设备的处理器以产生一个机器，使得通过计算机或其他可编程数据处理设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的装置。
167.这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能。
168.这些计算机程序指令也可装载到计算机或其他可编程数据处理设备上，使得在计算机或其他可编程设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程设备上执行的指令提供用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的步骤。
169.本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说
明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处。综上所述，本说明书内容不应理解为对本发明的限制。