屏蔽栅极沟槽半导体结构与屏蔽栅极沟槽半导体器件的制作方法

1.本发明涉及半导体器件，特别是涉及可以提高漏
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源击穿电压的屏蔽栅极沟槽半导体结构与屏蔽栅极沟槽半导体器件。


背景技术：

2.sgt(屏蔽栅极沟槽)mosfet具有高功率密度、低开关耗损等优势，广泛地应用于功率器件中。现有的屏蔽栅极沟槽半导体器件相较于传统沟槽mosfet虽然有良好的击防止穿漏
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源击穿现象的特性。但是当需要更高的操作范围时，必须通过加大沟槽深度，利用更多的硅体积来吸收能量。因此，如果基于现有设计要提升漏
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源击穿电压(drain
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to
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sourcebreakdown voltage)，必须改变整体的制作程序以及设计，无法尽速满足新的操作范围需求。


技术实现要素：

3.针对现有技术的不足，本发明要解决的技术问题是现有中低压sgt沟槽功率器件容易发生漏
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源击穿现象，导致功率器件运作不稳定并且是用的操作范围小的问题。为了提高漏
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源击穿电压，本发明提出一种屏蔽栅极沟槽半导体结构，包括半导体层、层间绝缘层、正面金属层与至少二个接触终端。半导体层的上表面还形成多个并列的深沟槽；每一深沟槽的内表面形成有氧化层，并且每一深沟槽填充沿著深度方向延伸的源多晶硅层与位于源多晶硅层两侧的栅多晶硅层。层间绝缘层形成于半导体层，并且覆盖于多个深沟槽。正面金属层形成于层间绝缘层之上。至少二个接触终端设置在层间绝缘层中，每一接触终端的一端连接于正面金属层，另一段插入一个深沟槽中以连接于相应的源多晶硅层；其中，二个接触终端中间间隔至少一个没有配置接触终端的深沟槽。
4.优选地，半导体层包含：第一导电类型的半导体基材层；第一导电类型的第一半导体层之上，形成于半导体基材层；及第二导电类型的第二半导体层，形成于第一半导体层之上。
5.优选地，第一半导体层的掺杂浓度小于半导体基材层的掺杂浓度
6.优选地，多个深沟槽形成于半导体基材层上，并且多个深沟槽的开口穿透第一半导体层与第二半导体层。
7.优选地，层间绝缘层形成于第二半导体层之上。
8.进一步地，屏蔽栅极沟槽半导体结构还包括有背面金属层，半导体层形成在背面金属层上。
9.本发明还提出一种屏蔽栅极沟槽半导体器件，包括有如前的屏蔽栅极沟槽半导体结构，其中：背面金属层上区分为源极区与栅极区，部分的多个深沟槽位于源极区，并且其他的深沟槽位于栅极区；正面金属层包含源极金属层与栅极金属层，源极金属层位于源极区，并且栅极金属层位于栅极区，并且源极金属层与栅极金属层在层间绝缘层之上是互相分离；多个接触终端包含二个源极接触终端与栅极接触终端，二个源极接触终端位于源极
区，并且栅极接触终端位于栅极区；其中，二个源极接触终端的一端连接于源极金属层，另一端穿插入位于源极区的相应深沟槽中以连接于相应的源多晶硅层，并且二个源极接触终端中间间隔没有配置接触终端的深沟槽；及二个栅极接触终端分别插入位于栅极区的深沟槽，并且分别连接相应的二个栅多晶硅层。
10.进一步地，屏蔽栅极沟槽半导体器件还包括有另外一个源极接触终端，插入相邻的两个深沟槽之间的所示第一半导体层与第二半导体层，而连接源极金属层、第一半导体层与第二半导体层。
11.本发明的有益效果在于：通过在源极区中配置多个接触终端连接源多晶硅层，改变了多晶硅的电势，使得漏
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源击穿电压可以提升，降低半导体器件发生漏
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源击穿现象发生的机率，从而提高器件的稳定性，以及半导体的操作范围。
12.上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，并可依照说明书的内容予以实施，以下以本发明较佳的实施例并配合附图对本发明进行详细说明。
附图说明
13.图1是本发明第一实施例中，半导体器件俯视图；
14.图2是本发明第一实施例中，半导体器件aa’截面图；
15.图3是本发明第二实施例中，半导体器件aa’截面图；
16.其中，附图标记：
17.100 屏蔽栅极沟槽半导体结构
18.110 背面金属层
19.120 半导体基材层
20.130 第一半导体层
21.140 第二半导体层
22.150 层间绝缘层
23.160 正面金属层
24.161 源极金属层
25.162 栅极金属层
26.171 深沟槽
27.171 氧化层
28.173 源多晶硅层
29.174 栅多晶硅层
30.181、182 源极接触终端
31.183 栅极接触终端
32.200 屏蔽栅极沟槽半导体器件
具体实施方式
33.以下由特定的具体实施例说明本发明的实施方式，熟悉此技术的人士可由本说明书所公开的内容轻易地了解本发明的其他优点及功效。
34.需要说明的是，在不冲突的情况下，本技术中的实施例及实施例中的特征可以互相组合。下面将参考附图并结合实施例来详细说明本发明。为了使本技术领域的人员更好地理解本发明方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分的实施例，而不是全部的实施例。基于本发明的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范围。
35.需要说明的是，本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。此外，术语“包括”和“具有”以及他们的任何变形，意图在于包覆不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其他步骤或单元。
36.需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电性连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义。
37.参阅图1与图2所示，是本发明第一实施例提供的一种屏蔽栅极沟槽半导体结构100。沟槽半导体结构可以是可以作为功率器件的一部份，具有高漏
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源击穿电压的特性。
38.如图1与图2所示，屏蔽栅极沟槽半导体结构100由下至上包括有背面金属层110、半导体基材层120、第一半导体层130、第二半导体层140、层间绝缘层150、正面金属层160与至少二个接触终端180。
39.如图2所示，半导体基材层120外沿形成于背面金属层110上，并且半导体基材层120 的掺杂是第一导电类型，例如n+重掺杂。第一半导体层130与第二半导体层140由下而上形成于半导体基材层120上，而使得半导体基材层120、第一半导体层130与第二半导体层140 构成形成在背面金属层110上的半导体层。其中，第一半导体层130也是第一导电类型，并且掺杂浓度小于半导体基材层120的掺杂浓度；例如第一半导体层130可以外沿形成于半导体基材层120上，使其掺杂浓度小于半导体基材层120的掺杂浓度；或是第一半导体层130 可以通过轻度的第一类型离子注入，使其掺杂浓度小于半导体基材层120。相反地，第二半导体层140的掺杂是第二导电类型，例如p掺杂。具体而言，通过上述的掺杂配置，第一半导体层130与第二半导体层140可以分别作为阱区与源区。前述的n
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p掺杂只是示例，可以改变为不同的掺杂/离子注入方式，只要达成阱区与源区的作用即可。
40.如图1所示，半导体层的上表面还形成多个并列的深沟槽171。具体而言，深沟槽171的数量至少为三个，并且深沟槽171形成于半导体基材层110上，并且深沟槽171的开口穿透第一半导体层130与第二半导体层140，使得深沟槽171不会被第一半导体层130与第二半导体层140覆盖。或是换句话说，如图1所示，深沟槽171可以在俯视方向上将半导体基材层、第一半导体层130与第二半导体层140切割成多个区块。此外，深沟槽171在深度方向上是朝向背面金属层110延伸。具体而言，背面金属层110适用于作为半导体器件的漏极，而正面金属层160可以是相应的源极。
41.如图1所示，深沟槽171的内表面形成有氧化层172，并且深沟槽171填充沿著深度
方向延伸的源多晶硅层173与位于源多晶硅层173两侧的栅多晶硅层174。大致上，源多晶硅层 173与栅多晶硅层174是被氧化层172包覆，并且源多晶硅层173形成屏蔽栅。
42.如图2所示，层间绝缘层150形成于半导体层的第二半导体层140之上，并且覆盖于深沟槽171，正面金属层160形成于层间绝缘层150之上。至少二个接触终端180设置在层间绝缘层150中，接触终端180的一端连接于正面金属层160，另一端穿透层间绝缘层150，并且插入深沟槽171中以连接于源多晶硅层173。具体而言，此二个接触终端180所插入深沟槽171并不直接相邻，而是二个接触终端180中间间隔一个没有配置接触终端180的深沟槽 171。
43.通过新增的接触终端180，改变了多晶硅的电势，使得屏蔽栅极沟槽半导体结构100的漏
ꢀ‑
源击穿电压可以提升，降低半导体器件发生漏
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源击穿现象发生的机率。
44.如图3所示，是本发明第二实施例所提出的一种屏蔽栅极沟槽半导体器件200，运用了前述的屏蔽栅极沟槽半导体结构100，具体说明如下。
45.如图3所示，屏蔽栅极沟槽半导体器件200由下至上包括有背面金属层110、半导体基材层120、第一半导体层130、第二半导体层140、层间绝缘层150、源极金属层161、栅极金属层162、源极接触终端181、182与栅极接触终端183。
46.如图3所示，背面金属层110上可以区分为源极区与栅极区；半导体基材层120外沿形成在背面金属层110上，第一半导体层130与第二半导体层140由下而上形成于半导体基材层120之上以构成半导体层。半导体基材层120、第一半导体层130与第二半导体层140掺杂的导电类型大致上与第一实施例相同，以下不再重复描述。
47.如图3所示，半导体基材层120的上表面形成多个并列的深沟槽171，部分的深沟槽171 位于源极区，其他的深沟槽171位于栅极区。具体而言，本实施例的源极区配置有三个深沟槽171，而栅极区配置一个深沟槽171，但数量的配置并不以此为限。同样地，深沟槽171是穿透第一半导体层130与第二半导体层140，使得深沟槽171不会被第一半导体层130与第二半导体层140覆盖。具体而言，背面金属层110适用于作为半导体器件的漏极。
48.如图3所示，深沟槽171的内表面形成有氧化层172，并且深沟槽171填充沿著深度方向延伸的源多晶硅层173与位于源多晶硅层173两侧的栅多晶硅层174。层间绝缘层150形成于半导体层的第二半导体层140之上，并且覆盖于深沟槽171。源极金属层161与栅极金属层162形成于层间绝缘层150之上，而共同组成如第一实施例的正面金属层160。源极金属层161位于源极区，栅极金属层162位于栅极区，并且源极金属层161与栅极金属层162在层间绝缘层150之上是互相分离而不构成直接的电气连结。
49.如图3所示，源极接触终端181、182与栅极接触终端183设置在层间绝缘层150中，其中，源极接触终端181、182是位于源极区，而栅极接触终端183位于栅极区。源极接触终端 181至少有二个，此二个源极接触终端181的一端连接于源极金属层161，另一端穿透层间绝缘层150，并且插入位于源极区的深沟槽171中以连接于相应的源多晶硅层173。以接近源极区的深沟槽171为第一个深沟槽171为示例说明，二个源极接触终端181分别插入第一个与第三个深沟槽171中，因而二个源极接触终端181所连接的源多晶硅层173并不直接相邻，而是二个源极接触终端181中间间隔没有配置接触终端180的第二个深沟槽171。另外一个源极接触终端182插入相邻的两个深沟槽171之间的第一半导体层130与第二半导体层140，而连接源极金属层161、第一半导体层130与第二半导体层140。栅极接触终端183至少为二个，
二个栅极接触终端183分别插入位于栅极区的深沟槽171，并且分别连接相应的二个栅多晶硅层174。
50.通过在源极区中配置多个接触终端180、181连接源多晶硅层173，改变了多晶硅的电势，使得漏
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源击穿电压可以提升，降低半导体器件发生漏
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源击穿现象发生的机率，从而提高器件的稳定性，以及半导体器件的操作范围。此外，制作新增的接触终端180、181，并不需要增加光掩模数量，只需针对有关于制作接触终端180、181的光掩模进行调整修改，因而，本发明不会改变器件制作过程的复杂程度。
51.上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。