集成电路器件的制作方法

集成电路器件
1.相关申请的交叉引用
2.本技术基于并要求于2020年12月11日在韩国知识产权局提交的韩国专利申请no.10-2020-0173677的优先权，通过引用将其公开内容全部并入本文。
技术领域
3.本发明构思涉及集成电路器件，并且更具体地，涉及包括场效应晶体管的集成电路器件。


背景技术：

4.随着集成电路器件的小型化的快速发展，有必要确保集成电路器件操作的准确性及其快速操作速度。随着集成电路器件的集成密度的增加及其尺寸的减小，需要开发一种新的结构来提高纳米片场效应晶体管的性能和可靠性。


技术实现要素：

5.本发明构思提供了一种用于减小纳米片场效应晶体管的源极/漏极区的接触电阻并改善其电特性的分布的集成电路器件。
6.根据本发明构思的一方面，提供了一种集成电路器件，其包括：鳍型有源区，位于衬底上，并且在第一水平方向上延伸；至少一个纳米片，在垂直方向上与所述鳍型有源区的鳍顶分开，并且具有面对所述鳍型有源区的所述鳍顶的底表面；栅极线，位于所述鳍型有源区上，围绕所述至少一个纳米片，并且在不同于所述第一水平方向的第二水平方向上延伸；以及源极/漏极区，位于所述鳍型有源区上，与所述栅极线相邻，并且与所述至少一个纳米片接触，其中，所述源极/漏极区包括下主体层和上主体层，所述下主体层和所述上主体层在所述垂直方向上顺序地堆叠在所述鳍型有源区上，其中，所述下主体层的顶表面包括下刻面，所述下刻面在其从所述至少一个纳米片到所述源极/漏极区的中心的方向上延伸时朝向所述衬底下降，其中，所述上主体层包括与所述下主体层的所述顶表面的所述下刻面接触的底表面和具有上刻面的顶表面，其中，对于垂直截面，所述下刻面沿着第一线延伸，所述上刻面沿着第二线延伸，并且其中，所述第一线和所述第二线彼此相交。
7.根据本发明构思的另一方面，提供了一种集成电路器件，其包括：鳍型有源区，位于衬底上并且在第一水平方向上伸长；凹陷，形成在所述鳍型有源区中；成对的纳米片堆叠件，位于所述鳍型有源区的鳍顶上，并且在所述第一水平方向上彼此分开，所述凹陷位于所述成对的纳米片堆叠件之间；以及成对的栅极线，位于所述鳍型有源区上，每一条所述栅极线围绕所述成对的纳米片堆叠件中的相应的一个纳米片堆叠件，并且在不同于所述第一水平方向的第二水平方向上延伸；以及源极/漏极区，位于所述凹陷中，并且与所述成对的纳米片堆叠件中的每一个纳米片堆叠件接触，其中，所述源极/漏极区包括下主体层和上主体层，所述下主体层和所述上主体层在垂直方向上顺序地堆叠在所述凹陷中，其中，所述下主体层的顶表面包括成对的下刻面，每个所述下刻面在其从所述成对的纳米片堆叠件中的一
个纳米片堆叠件到所述源极/漏极区的中心的方向上延伸时朝向所述衬底下降，其中，所述上主体层包括与所述成对的下刻面接触的底表面和具有上刻面的顶表面，其中，对于垂直截面，每个所述下刻面沿着相应的第一线延伸，所述上刻面沿着第二线延伸，并且其中，每一条所述第一线和所述第二线彼此相交。
8.根据本发明构思的另一方面，提供了一种集成电路器件，其包括：鳍型有源区，位于衬底上并且在第一水平方向上伸长；凹陷，形成在所述鳍型有源区中；成对的纳米片堆叠件，位于所述鳍型有源区的鳍顶上，并且在所述第一水平方向上彼此分开，所述凹陷位于所述成对的纳米片堆叠件之间；以及源极/漏极区，位于所述凹陷中并且与所述成对的纳米片堆叠件中的每一个纳米片堆叠件接触，其中，所述源极/漏极区包括下主体层和上主体层，所述下主体层和所述上主体层在垂直方向上顺序地堆叠在所述凹陷中，并且均包括si
1-x
ge
x
层，其中0.15≤x《0.7，其中，所述下主体层具有第一ge浓度，并且所述下主体层的顶表面包括成对的下刻面，每个所述下刻面其在从所述成对的纳米片堆叠件中的一个纳米片堆叠件到所述源极/漏极区的中心的方向上延伸时朝向所述衬底下降，其中，所述上主体层具有高于所述第一ge浓度的ge浓度，并且包括与所述成对的下刻面接触的底表面和具有上刻面的顶表面，其中，对于垂直截面，每个所述下刻面沿着相应的第一线延伸，所述上刻面沿着第二线延伸，并且其中，每一条所述第一线和所述第二线彼此相交。
附图说明
9.根据以下结合附图的详细描述，将更清楚地理解本发明构思的实施例，其中：
10.图1是根据实施例的集成电路器件的部分构造的布局的俯视图；
11.图2a是沿着图1中的线x-x'截取的截面图；图2b是图2a中的部分区域的放大截面图；
12.图3a和图3b是根据一些实施例的集成电路器件的截面图；
13.图4是根据一些实施例的集成电路器件的截面图；
14.图5是根据一些实施例的集成电路器件的截面图；
15.图6是根据一些实施例的集成电路器件的截面图；
16.图7是根据一些实施例的集成电路器件的截面图；
17.图8是根据一些实施例的集成电路器件的截面图；
18.图9是根据一些实施例的集成电路器件的截面图；
19.图10a和图10b是根据一些实施例的集成电路器件的截面图；
20.图11a和图11b是根据一些实施例的集成电路器件的截面图；
21.图12是根据一些实施例的集成电路器件的截面图；
22.图13是根据一些实施例的集成电路器件的截面图；
23.图14是根据一些实施例的集成电路器件的截面图；
24.图15是根据一些实施例的集成电路器件的截面图；
25.图16是根据一些实施例的集成电路器件的截面图；
26.图17是根据一些实施例的集成电路器件的截面图；
27.图18是根据一些实施例的集成电路器件的布局的俯视图；
28.图19a至图19j是根据实施例的制造集成电路器件的方法中的顺序阶段的截面图；
29.图20a和图20b是图19d的阶段中的详细阶段的截面图；以及
30.图21是根据一些实施例的制造集成电路器件的方法中的阶段的截面图。
具体实施方式
31.在下文中，将参考附图详细描述实施例。在附图中，相同的附图标记表示相同的元件，并且可以省略其冗余描述。
32.图1是根据实施例的集成电路器件100的部分构造的布局的俯视图。图2a是沿着图1中的线x-x'截取的截面图，图2b是图2a中的部分区域ex1的放大截面图。
33.参考图1、图2a和图2b，集成电路器件100可以包括多个鳍型有源区fa和位于鳍型有源区fa上的多个纳米片堆叠件nss。鳍型有源区fa在垂直方向(z方向)上从衬底102突出，并且在第一水平方向(x方向)上伸长。这里使用的术语“纳米片”是指具有与电流流动的方向基本垂直的截面的导电结构。应当理解，纳米片包括纳米线。
34.衬底102可以包括诸如si或ge的半导体，或诸如sige、sic、gaas、inas、ingaas或inp的化合物半导体。这里使用的术语“sige”、“sic”、“gaas”、“inas”、“ingaas”和“inp”均表示由包含在每个术语中的元素组成的材料，并且不是表示化学计量关系的化学式。在示例实施例中，衬底102的主表面可以具有{100}表面取向。
35.覆盖每个鳍型有源区fa的两个侧壁的隔离膜114(见图1)可以设置在衬底102上。隔离膜114可以是氧化物膜、氮化物膜或它们的组合。
36.多条栅极线160可以在与第一水平方向(x方向)交叉的第二水平方向(y方向)上在鳍型有源区fa上方伸长。多个纳米片堆叠件nss中的每一者可以在相应的一个鳍型有源区fa与一条栅极线160之间的交叉点处位于每个鳍型有源区fa的鳍顶ft上方。每个纳米片堆叠件nss可以与相应的一个鳍型有源区fa的鳍顶ft分开并且与之面对。每个纳米片堆叠件nss可以包括多个纳米片，这些纳米片在相应的一个鳍型有源区fa的鳍顶ft上方在垂直方向(z方向)上彼此交叠。纳米片可以分别与鳍顶ft具有不同的垂直距离(z方向距离)。纳米片可以包括顺序地堆叠在每个鳍型有源区fa的鳍顶ft上方的第一纳米片n1、第二纳米片n2和第三纳米片n3。
37.尽管纳米片堆叠件nss在图1的俯视图中基本上具有矩形形状，但是实施例不限于此。根据鳍型有源区fa和栅极线160的俯视图形状，纳米片堆叠件nss可以具有各种俯视图形状。本实施例示出了这样的构造，即，在一个鳍型有源区fa上形成多个纳米片堆叠件nss和多条栅极线160，并且纳米片堆叠件nss在第一水平方向(x方向)上以一条线布置在鳍型有源区fa上。然而，位于一个鳍型有源区fa上的纳米片堆叠件nss的数目和栅极线160的数目没有特别限制。
38.第一纳米片n1、第二纳米片n2和第三纳米片n3均可以具有沟道区。例如，第一纳米片n1、第二纳米片n2和第三纳米片n3均可以具有从大约4nm至大约6nm范围内选择的厚度。第一纳米片n1、第二纳米片n2和第三纳米片n3各自的厚度是指在垂直方向(z方向)上的尺寸。在示例实施例中，第一纳米片n1、第二纳米片n2和第三纳米片n3在垂直方向(z方向)上可以具有彼此基本相同的厚度。在示例实施例中，第一纳米片n1、第二纳米片n2和第三纳米片n3中的至少一些可以在垂直方向(z方向)上具有彼此不同的厚度。
39.在示例实施例中，如图2a所示，一个纳米片堆叠件nss的第一纳米片n1、第二纳米
片n2和第三纳米片n3中的至少一些可以在第一水平方向(x方向)上具有彼此不同的尺寸。例如，在第一水平方向(x方向)上，相对靠近鳍顶ft的第一纳米片n1和第二纳米片n2中的每一者的长度可以小于距离鳍顶ft最远的第三纳米片n3的长度。在此情况下，在相对靠近鳍顶ft的第一纳米片n1和第二纳米片n2中的每一者中形成的沟道的有效沟道长度可以小于在第三纳米片n3中形成的沟道的有效沟道长度，因此，在相同的工作电压下，在第一纳米片n1和第二纳米片n2中流动的电流的量会增加。在一些实施例中，与图2a的图示不同，第一纳米片n1、第二纳米片n2和第三纳米片n3中的至少一些可以在第一水平方向(x方向)上具有彼此相同的尺寸。
40.多个凹陷r1可以形成在鳍型有源区fa中。尽管图2a和图2b示出了每个凹陷r1的最底表面的水平高度低于鳍型有源区fa的鳍顶ft的水平高度的情况，但是实施例不限于此。每个凹陷r1的最底部表面的水平高度可以与鳍型有源区fa的鳍顶ft的水平高度相同或相近。在示例实施例中，每个凹陷r1的最底表面的高度与鳍型有源区fa的鳍顶ft的高度之间的垂直距离可以是大约0nm至大约20nm，但是实施例不限于此。在本说明书中，术语“水平高度”指在垂直方向(z方向或-z方向)上距衬底102的顶表面的高度。
41.多个源极/漏极区130可以形成在凹陷r1上。每个源极/漏极区130可以与相邻于其的纳米片堆叠件nss的第一纳米片n1、第二纳米片n2和第三纳米片n3接触。源极/漏极区130可以包括外延生长的半导体层(可以由若干同质外延生长的半导体子层形成的晶体半导体层，每个半导体子层由相同的半导体材料组成形成)。在示例实施例中，源极/漏极区130可以包括iv族半导体和iv族化合物半导体的组合(即，至少一部分仅由与本征半导体材料(例如，si)相同的iv族半导体材料形成，而另一部分由与本征半导体材料(例如，sige)相同的iv族化合物半导体材料形成)。每个源极/漏极区130可以至少部分地掺杂有电荷载流子掺杂剂，例如掺杂有p型掺杂剂。在示例实施例中，p型掺杂剂可以选自硼(b)和镓(ga)。
42.每个源极/漏极区130可以包括在沿垂直方向(z方向)远离鳍型有源区fa的方向上顺序地堆叠的下主体层132和上主体层136。下主体层132和上主体层136均可以包括掺杂有p型掺杂剂的si
1-x
ge
x
层(其中，0.15≤x《0.7)。上主体层136可以比下主体层132具有更高的ge浓度。在示例实施例中，下主体层132中的ge浓度可以大于或等于大约0.15at％并且小于大约0.40at％，并且上主体层136中的ge浓度可以大于或等于大约0.40at％并且小于或等于大约0.70at％，但是实施例不限于此。在示例实施例中，p型掺杂剂可以包括选自b和ga中的至少一种。
43.下主体层132的顶表面可以包括与上主体层136的底表面接触的成对的下刻面(facet)132t以及非线性顶表面nl。非线性顶表面nl可以在下刻面132t之间。下主体层132的每个下刻面132t可以包括在从纳米片堆叠件nss到源极/漏极区130的中心的方向上朝向衬底102下降的表面。下主体层132的非线性顶表面nl可以包括具有面向上主体层136的凹入形状的表面。如在本上下文中使用的非线性(以及本文中类似的用法)指的是相对于在相关附图(此处为图2a和图2b)中所示的器件的垂直截面的非线性；因此，该非线性表面和其他非线性表面是非平面表面(例如，凹面或凸面三维表面)。
44.上主体层136可以包括与下主体层132的下刻面132t和非线性顶表面nl接触的底表面以及在垂直方向(z方向)上与下主体层132分开的顶表面。上主体层136的顶表面可以包括在第一水平方向(x方向)上延伸的平坦表面。上主体层136的顶表面可以包括上刻面
136t。关于图2a和图2b的垂直截面，每个下刻面132t沿着相应的第一线(即，几何直线)延伸，上刻面136t沿着第二线延伸，并且每个相应的第一线与第二线相交。
45.每个源极/漏极区130的上主体层136可以包括在垂直方向(z方向)上处于比鳍顶ft高的水平高度处的垂直过生长部分。上主体层136的上刻面136t可以形成垂直过生长部分的顶表面，并且可以形成源极/漏极区130的顶表面。上主体层136的上刻面136t可以处于比纳米片堆叠件nss的最上表面高的水平高度处。在示例实施例中，上主体层136的上刻面136t和鳍顶ft在垂直方向(z方向)上的高度差可以为至少2nm。
46.在示例实施例中，下刻面132t可以具有{111}表面取向(即，具有(111)表面)，并且上刻面136t可以具有{100}表面取向(即，具有(100)表面)。
47.栅极线160可以在第二水平方向(y方向)上在鳍型有源区fa和隔离膜114(见图1)上方伸长。栅极线160可以位于鳍型有源区fa上，以覆盖纳米片堆叠件nss，并且对于在y-z平面(垂直于x方向)截取的截面，围绕第一纳米片n1、第二纳米片n2和第三纳米片n3中的每一者。
48.每个栅极线160可以包括主栅极部分160m和多个子栅极部分160s。主栅极部分160m可以在第二水平方向(y方向)上延伸，以覆盖纳米片堆叠件nss的顶表面。子栅极部分160s可以一体地连接至主栅极部分160m，并且分别连接在第三纳米片n3与第二纳米片n2之间、第二纳米片n2与第一纳米片n1之间以及第一纳米片n1与鳍型有源区fa之间。
49.在垂直方向(z方向)上，每个子栅极部分160s的厚度可以小于主栅极部分160m的厚度。对于在y-z平面(垂直于x方向)上截取的截面，第一纳米片n1、第二纳米片n2和第三纳米片n3可以被栅极线160围绕。
50.栅极线160可以包括金属、金属氮化物、金属碳化物或它们的组合。金属可以选自于ti、w、ru、nb、mo、hf、ni、co、pt、yb、tb、dy、er和pd。金属氮化物可以选自于tin和tan。金属碳化物可以包括tialc。
51.栅极介电膜152可以位于纳米片堆叠件nss与栅极线160之间。在示例实施例中，栅极介电膜152可以包括界面膜和高k介电膜的堆叠结构。界面膜可以包括介电常数为大约9或更小的低k介电膜，例如氧化硅膜、氮氧化硅膜或它们的组合。在示例实施例中，可以省略界面膜。高k介电膜可以包括比氧化硅膜具有更高的介电常数的材料。例如，高k介电膜可以具有大约10至大约25的介电常数。高k介电膜可以包括氧化铪，但不限于此。
52.纳米片晶体管tr可以在栅极线160与鳍型有源区fa的每个交叉点处形成在衬底102上。
53.在示例实施例中，第一纳米片n1、第二纳米片n2和第三纳米片n3可以分别包括由相同半导体材料组成形成的半导体层。例如，第一纳米片n1、第二纳米片n2和第三纳米片n3均可以是si层。在一些示例中，第一纳米片n1、第二纳米片n2和第三纳米片n3可以由未掺杂的si层形成。在一些示例中，第一纳米片n1、第二纳米片n2和第三纳米片n3可以与源极/漏极区130掺杂有相同导电类型的掺杂剂。例如，第一纳米片n1、第二纳米片n2和第三纳米片n3可以包括掺杂有p型掺杂剂的si层。p型掺杂剂可以包括b、ga或它们的组合，但不限于此。在一些示例中，第一纳米片n1、第二纳米片n2和第三纳米片n3可以掺杂有与源极/漏极区130的掺杂剂的导电类型相反的导电类型的掺杂剂(例如，当源极/漏极区130掺杂有p型掺杂剂时掺杂n型掺杂剂，当源极/漏极区130掺杂有n型掺杂剂时掺杂p型掺杂剂)。
54.每条栅极线160和栅极介电膜152的顶表面可以被覆盖绝缘图案164覆盖。覆盖绝缘图案164可以包括氮化硅膜。
55.位于鳍型有源区fa和隔离膜114上方的栅极线160和覆盖绝缘图案164中的每一者的两个侧壁可以被多个外绝缘间隔物118覆盖。外绝缘间隔物118可以位于纳米片堆叠件nss的顶表面上方，以覆盖主栅极部分160m和覆盖绝缘图案164中的每一者的两个侧壁。每个外绝缘间隔物118可以与栅极线160分开，栅极介电膜152位于每个外绝缘间隔物118与栅极线160之间。外绝缘间隔物118可以包括氮化硅(sin)、氧化硅(sio)、sicn、sibn、sion、siocn、sibcn、sioc或它们的组合。本文中使用的术语“sin”、“sio”、“sicn”、“sibn”、“sion”、“siocn”、“sibcn”和“sioc”均表示由每个术语的元素组成的材料，而不是表示化学计量关系的化学式。
56.多个源极/漏极区130均可以与相邻于其的外绝缘间隔物118接触。每个源极/漏极区130的上主体层136的上刻面136t可以接触外绝缘间隔物118的侧壁。在示例性实施例中，彼此邻接的上主体层136的上刻面136t和外绝缘间隔物118的侧壁之间的角度a1可以是大约90度。
57.如图2a和图2b所示，每个源极/漏极区130可以包括在垂直方向(z方向)上与外绝缘间隔物118交叠的部分。例如，源极/漏极区130的在垂直方向(z方向)上与外绝缘间隔物118交叠的部分在第一水平方向(x方向)上的宽度可以从0nm至大约4nm的范围中选择。在示例实施例中，每个源极/漏极区130可以不包括在垂直方向(z方向)上与主栅极部分160m交叠的部分。在示例实施例中，每个源极/漏极区130可以不包括在垂直方向(z方向)上与外绝缘间隔物118交叠的部分。
58.分别位于第三纳米片n3与第二纳米片n2之间、第二纳米片n2与第一纳米片n1之间以及第一纳米片n1与鳍型有源区fa之间的每个子栅极部分160的侧壁可以与源极/漏极区130分开，栅极介电膜152位于每个子栅极部分160的侧壁与源极/漏极区130之间。栅极介电膜152可以包括与源极/漏极区130接触的部分。
59.每个源极/漏极区130的底部可以在第一水平方向(x方向)上面对纳米片堆叠件nss和子栅极部分160。源极/漏极区130的上主体层136可以与纳米片堆叠件nss和子栅极部分160分开，下主体层132位于上主体层136与纳米片堆叠件nss和子栅极部分160中的每一者之间。
60.在示例实施例中，源极/漏极区130的下主体层132可以包括具有彼此不同的ge浓度的至少两个部分。在此情况下，下主体层132的与鳍型有源区fa相邻的下部可以包括掺杂有p型掺杂剂的第一si
1-x
ge
x
层(其中，0.15≤x《0.2)，并且下主体层132的与上主体层136相邻的上部可以包括掺杂有p型掺杂剂的第二si
1-x
ge
x
层(其中，0.2≤x《0.4)。然而，第一si
1-x
gex层和第二si
1-x
gex层的组成不限于上面给出的那些。
61.在示例实施例中，源极/漏极区130的上主体层136可以包括具有彼此不同的ge浓度的至少两个部分。在此情况下，上主体层136的与下主体层132相邻的下部可以包括掺杂有p型掺杂剂的第三si
1-x
ge
x
层(其中，0.3≤x《0.5)，并且上主体层136的距离下主体层132最远的部分可以包括掺杂有p型掺杂剂的第四si
1-x
ge
x
层(其中，0.5≤x《0.7)。然而，第三si
1-x
ge
x
层和第四si
1-x
ge
x
层的组成不限于上面给出的那些。
62.如图2a和图2b所示，多个外绝缘间隔物118和多个源极/漏极区130可以被保护绝
缘膜142覆盖。保护绝缘膜142可以包括氮化硅(sin)、氧化硅(sio)、sicn、sibn、sion、siocn、sibcn、sioc或它们的组合。保护绝缘膜142可以与上主体层136的上刻面136t接触。在示例实施例中，可以省略保护绝缘膜142。
63.栅极间绝缘膜144可以形成在保护绝缘膜142上。栅极间绝缘膜144可以包括氮化硅膜、氧化硅膜、sion、siocn或它们的组合。当省略保护绝缘膜142时，栅极间绝缘膜144可以与上主体层136的上刻面136t接触。
64.源极/漏极区130的下主体层132和上主体层136可以向纳米片堆叠件nss的第一纳米片n1、第二纳米片n2和第三纳米片n3施加应变。下主体层132和上主体层136中的ge浓度越高，施加到第一纳米片n1、第二纳米片n2和第三纳米片n3的应变越大，因此，第一纳米片n1、第二纳米片n2和第三纳米片n3的载流子迁移率可以增加。
65.因为在集成电路器件100中，多个源极/漏极区130均包括具有成对的下刻面132t的下主体层132和具有上刻面136t的上主体层136，所以形成在鳍型有源区fa上的源极/漏极区130可以具有一致的形状和尺寸。因此，形成多个纳米片晶体管tr的源极/漏极区130可以具有一致受控的形状，因此，可以减小源极/漏极区130的接触电阻，并且可以改善源极/漏极区130的电特性分布。结果，可以提高集成电路器件100的可靠性。
66.图3a和图3b是根据一些实施例的集成电路器件100a的截面图。图3a示出了与沿着图1中的线x-x'截取的截面对应的部分的部分构造。图3b是图3a中的部分区域ex1a的放大截面图。
67.参考图3a和图3b，集成电路器件100a可以与参考图1、图2a和图2b描述的集成电路器件100具有基本相同的构造。然而，集成电路器件100a还可以包括位于源极/漏极区130上的多个源极/漏极接触184。金属硅化物膜182可以位于源极/漏极区130与源极/漏极接触184之间。每个源极/漏极接触184可以填充接触孔180h，接触孔180h在垂直方向(z方向)上穿过栅极间绝缘膜144和保护绝缘膜142并且在源极/漏极区130的内部延伸。源极/漏极区130可以通过源极/漏极区130与源极/漏极接触184之间的金属硅化物膜182与源极/漏极接触184分开。源极/漏极区130可以位于接触孔180的外部，并且围绕源极/漏极接触184的下部。
68.源极/漏极区130的上主体层136的上刻面136t可以包括在第一水平方向(x方向)上在与其相邻的外绝缘间隔物118与源极/漏极接触184之间延伸的平坦表面。
69.金属硅化物膜182可以是或包括硅化钛，但不限于此。在一些实施例中，可以省略金属硅化物膜182。多个源极/漏极接触184可以包括金属、导电金属氮化物或它们的组合。例如，每个源极/漏极接触184可以是w、cu、al、ti、ta、tin、tan、其合金或其组合。
70.图4是根据一些实施例的集成电路器件100b的截面图。图4示出了与沿着图1中的线x-x'截取的截面对应的部分的部分构造。
71.参考图4，集成电路器件100b可以与参考图1、图2a和图2b描述的集成电路器件100具有基本相同的构造。然而，集成电路器件100b可以包括源极/漏极区130b，而不是源极/漏极区130。源极/漏极区130b可以与参考图1、图2a和图2b描述的源极/漏极区130具有基本相同的构造。然而，源极/漏极区130b还包括接触上主体层136的上刻面136t的覆盖层138。
72.覆盖层138的顶表面可以包括与上刻面136t在相同的方向上延伸的覆盖刻面138t。上刻面136t和覆盖刻面138t可以在不同的垂直高度处在第一水平方向(x方向)上延
伸，以彼此平行。覆盖刻面138t可以在与下主体层132的每个下刻面132t的方向相交的方向上延伸。在示例实施例中，覆盖刻面138t可以具有{100}表面取向。
73.源极/漏极区130b的覆盖层138可以在垂直方向(z方向)上位于比纳米片堆叠件nss的最上水平高度高的水平高度处，并且覆盖上主体层136的顶表面。覆盖层138可以在垂直方向(z方向)上与下主体层132分开，上主体层136位于覆盖层138与下主体层132之间。覆盖层138在垂直方向(z方向)上的厚度可以从大约0.1nm至大约10nm的范围中选择，但不限于此。
74.在示例实施例中，覆盖层138可以由未掺杂的si层形成。在示例实施例中，覆盖层138可以是掺杂有选自b和ga的p型掺杂剂的si层。例如，覆盖层138可以是掺杂有b的si层。覆盖层138可以不包括ge。
75.覆盖层138可以保护下主体层132和上主体层136。例如，覆盖层138可以防止外部化学材料或外部冲击传递到下主体层132和上主体层136。保护绝缘膜142和栅极间绝缘膜144中的每一者可以在垂直方向(z方向)上与上主体层136分开，并且覆盖层138位于保护绝缘膜142和栅极间绝缘膜144中的每一者与上主体层136之间。
76.图5是根据一些实施例的集成电路器件100c的截面图。图5示出了与沿着图1中的线x-x'截取的截面对应的部分的部分构造。
77.参考图5，集成电路器件100c可以与参考图4描述的集成电路器件100b具有基本相同的构造。然而，集成电路器件100c还可以包括位于源极/漏极区130b上的源极/漏极接触184。金属硅化物膜182可以位于源极/漏极区130b与源极/漏极接触184之间。源极/漏极接触184可以填充接触孔180h，接触孔180h在垂直方向(z方向)上穿过栅极间绝缘膜144和保护绝缘膜142并在源极/漏极区130b的内部延伸。源极/漏极区130b可以与源极/漏极接触184分开，金属硅化物膜182位于源极/漏极区130b与源极/漏极接触184之间。源极/漏极区130b可以位于接触孔180h的外部，并且围绕源极/漏极接触184的下部。金属硅化物膜182和源极/漏极接触184的详细构造可以与上面参考图3a和图3b描述的相同。
78.图6是根据一些实施例的集成电路器件100d的截面图。图6示出了与沿着图1中的线x-x'截取的截面对应的部分的部分构造。
79.参考图6，集成电路器件100d可以与参考图1、图2a和图2b描述的集成电路器件100具有基本相同的构造。然而，集成电路器件100d可以包括源极/漏极区130d，而不是源极/漏极区130。源极/漏极区130d可以与参考图1、图2a和图2b描述的源极/漏极区130具有基本相同的构造。然而，源极/漏极区130d包括不同于上主体层136的上主体层。
80.上主体层可以包括在垂直方向(z方向)上顺序地堆叠在下主体层132上的第一上主体层136a和第二上主体层136b。第一上主体层136a和第二上主体层136b中的每一者可以包括顶表面。关于图6的垂直截面，每个下刻面132t沿着相应的第一线延伸，并且第一上主体层136a和第二上主体层136b中的每一者的每个顶表面具有沿着相应的第二线延伸的刻面，其中这些第一线中的每一条与这些第二线中的每一条相交。在示例实施例中，第一上主体层136a的顶表面可以包括具有{100}表面取向的第一刻面136at，并且第二上主体层136b的顶表面可以包括具有{100}表面取向的第二刻面136bt。第二上主体层136b的底表面可以与下主体层132的下刻面132t和第一上主体层136a的第一刻面136at接触。彼此邻接的源极/漏极区130d的第二上主体层136b的第二刻面136bt和外绝缘间隔物118的侧壁之间的角
度a1可以是大约90度。
81.在示例实施例中，第一上主体层136a和第二上主体层136b中的每一者可以是掺杂有p型掺杂剂的si
1-x
ge
x
层(其中，0.3≤x《0.7)，但不限于此。第一上主体层136a中的ge浓度可以与第二上主体层136b中的ge浓度相同或不同。例如，第二上主体层136b中的ge浓度可以大于第一上主体层136a中的ge浓度。
82.图7是根据一些实施例的集成电路器件100e的截面图。图7示出了与沿着图1中的线x-x'截取的截面对应的部分的部分构造。
83.参考图7，集成电路器件100e可以与参考图4描述的集成电路器件100b具有基本相同的构造。然而，集成电路器件100e可以包括源极/漏极区130e，而不是源极/漏极区130b。源极/漏极区130e可以与参考图4描述的源极/漏极区130b具有基本相同的构造。然而，源极/漏极区130e可以由不同于下主体层132(其可以是单个同质层)的若干不同的下主体层形成。
84.下主体层可以包括在垂直方向(z方向)上顺序地堆叠在鳍型有源区fa上的第一下主体层133和第二下主体层134。第一下主体层133和第二下主体层134均可以是单个同质层。第一下主体层133可以包括与上主体层136接触的成对的第一下刻面133t和与第二下主体层134的底表面接触的第一非线性顶表面nl1。第二下主体层134可以包括与上主体层136接触的成对的第二下刻面134t和与上主体层136的底表面接触的第二非线性顶表面nl2。第一下刻面133t和第二下刻面134t可以彼此邻接，并且可以在一个平面上在相同的方向上延伸(可以位于同一平面内)。在示例实施例中，第一下刻面133t和第二下刻面134t均可以具有{111}表面取向。
85.图8是根据一些实施例的集成电路器件200的截面图。图8示出了与沿着图1中的线x-x'截取的截面对应的部分的部分构造。
86.参考图8，集成电路器件200可以与参考图1、图2a和图2b描述的集成电路器件100具有基本相同的构造。然而，集成电路器件200可以包括源极/漏极区230而不是源极/漏极区130。源极/漏极区230可以与参考图1、图2a和图2b描述的源极/漏极区130具有基本相同的构造。然而，源极/漏极区230还可以包括与上主体层136的上刻面136t接触的覆盖层238。
87.覆盖层238可以包括其在垂直方向(z方向)上的厚度在第一水平方向(x方向)上随着远离外绝缘间隔物118而增加的部分，其中，外绝缘间隔物118与覆盖层238接触。覆盖层238的顶表面可以包括成对的覆盖刻面238t。覆盖刻面238t中的一个可以与下主体层132的下刻面132t中的一个在相同的方向上延伸。每个覆盖刻面238t可以在与上刻面136t的方向相交的方向上延伸。每个覆盖刻面238t可以具有{111}表面取向。
88.源极/漏极区230的覆盖层238可以在垂直方向(z方向)上位于比纳米片堆叠件nss的最上水平高度高的水平高度处，并且覆盖上主体层136的顶表面。覆盖层238可以在垂直方向(z方向)上与下主体层132分开，上主体层136位于覆盖层238与下主体层132之间。覆盖层238在垂直方向(z方向)上的厚度可以从大约0.1nm至大约10nm的范围中选择，但不限于此。
89.彼此邻接的源极/漏极区230的上主体层136的上刻面136t和外绝缘间隔物118的侧壁之间的角度a1可以是大约90度。彼此邻接的覆盖层238的每个覆盖刻面238t和外绝缘间隔物118的侧壁之间的角度a2可以是大约54度至大约55度。
90.覆盖刻面238t可以在成对的栅极线160之间的区域的在第一水平方向(x方向)上的中心处彼此相接，成对的栅极线160分别在源极/漏极区230的相对侧与源极/漏极区230相邻。保护绝缘膜142可以共形地覆盖覆盖层238的覆盖刻面238t。覆盖层238的材料和功能可以与参考图4描述的覆盖层138的材料和功能相同。
91.图9是根据一些实施例的集成电路器件300的截面图。图9示出了与沿着图1中的线x-x'截取的截面对应的部分的部分构造。
92.参考图9，集成电路器件300可以与参考图1、图2a和图2b描述的集成电路器件100具有基本相同的构造。然而，集成电路器件300可以包括源极/漏极区330，而不是源极/漏极区130。源极/漏极区330可以与参考图1、图2a和图2b描述的源极/漏极区130具有基本相同的构造。然而，源极/漏极区330还可以包括接触上主体层136的上刻面136t的覆盖层338。
93.覆盖层338可以与相邻于源极/漏极区330的外绝缘间隔物118接触。覆盖层338的顶表面可以包括与外绝缘间隔物118相邻的非线性表面部分338。覆盖层338的非线性表面部分338可以包括具有彼此不同斜率的多个平面。非线性表面部分338r的平面的斜率可以在第一水平方向(x方向)上随着远离外绝缘间隔物118的侧壁而减小。覆盖层338的详细构造可以与上面参考图4描述的覆盖层138的构造相同。
94.图10a和图10b是根据一些实施例的集成电路器件400的截面图。图10a示出了与沿着图1中的线x-x'截取的截面对应的部分的部分构造。图10b是图10a中的部分区域ex4的放大截面图。
95.参考图10a和图10b，集成电路器件400可以与参考图1、图2a和图2b描述的集成电路器件100具有基本相同的构造。然而，集成电路器件400可以包括源极/漏极区430，而不是源极/漏极区130。源极/漏极区430可以与参考图1、图2a和图2b描述的源极/漏极区130具有基本相同的构造。然而，源极/漏极区430可以包括上主体层436，而不是上主体层136。
96.上主体层436可以包括与下主体层132的下刻面132t和非线性顶表面nl接触的底表面以及在垂直方向(z方向)上与下主体层132分开的顶表面。上主体层436可以包括与外绝缘间隔物118的侧壁接触的部分。
97.上主体层436的顶表面可以包括成对的上刻面436t。其中一个上刻面436t可以在与下主体层132的一个下刻面132t的方向相交的方向上延伸。另一个上刻面436t可以与下主体层132的一个下刻面132t在相同的方向上延伸。每个上刻面436可以具有{111}表面取向。彼此邻接的源极/漏极区430的上主体层436的上刻面436t和外绝缘间隔物118的侧壁之间的角度a4可以是大约54度至大约55度。上刻面436t可以在成对的栅极线160之间的区域的在第一水平方向(x方向)上的中心处彼此相接，成对的栅极线160分别在源极/漏极区430的相对侧处与源极/漏极区430相邻。保护绝缘膜142可以共形地覆盖上刻面436t。
98.上主体层436的详细构造可以与上面参考图1、图2a和图2b描述的上主体层136的构造相同。
99.图11a和图11b是根据一些实施例的集成电路器件400a的截面图。图11a示出了与沿着图1中的线x-x'截取的截面对应的部分的部分构造。图11b是图11a中的部分区域ex4a的放大截面图。
100.参考图11a和图11b，集成电路器件400a可以与参考图10a和图10b描述的集成电路器件400具有基本相同的构造。然而，集成电路器件400a可以包括位于多个源极/漏极区430
上的多个源极/漏极接触184。金属硅化物膜182可以位于源极/漏极区430与源极/漏极接触184之间。每个源极/漏极接触184可以填充接触孔180h，接触孔180h在垂直方向(z方向)上穿过栅极间绝缘膜144和保护绝缘膜142并且在源极/漏极区430的内部延伸。源极/漏极区430可以与源极/漏极接触184分开，金属硅化物膜182位于源极/漏极区430与源极/漏极接触184之间。源极/漏极区430可以位于接触孔180的外部，并且围绕源极/漏极接触184的下部。源极/漏极区430的上主体层436的每个上刻面436t可以在远离衬底102的方向上从外绝缘间隔物118向源极/漏极接触184倾斜延伸。
101.金属硅化物膜182和源极/漏极接触184的详细构造可以与上面参考图3a和图3b描述的相同。
102.图12是根据一些实施例的集成电路器件400b的截面图。图12示出了与沿着图1中的线x-x'截取的截面对应的部分的部分构造。
103.参考图12，集成电路器件400b可以与参考图10a和图10b描述的集成电路器件400具有基本相同的构造。然而，集成电路器件400b可以包括源极/漏极区430b，而不是源极/漏极区430。源极/漏极区430b可以与参考图10a和图10b描述的源极/漏极区430具有基本相同的构造。然而，源极/漏极区430b还可以包括接触上主体层436的上刻面436的覆盖层438。
104.覆盖层438可以共形地覆盖上刻面436t。覆盖层438的顶表面可以包括与上刻面436t在相同的方向上延伸的成对的覆盖刻面438t。
105.其中一个覆盖刻面438t可以与下主体层132的其中一个下刻面132t在相同的方向上延伸。对于图12的垂直截面，每个下刻面132t可以沿着相应的第一线延伸，并且每个覆盖刻面438t可以沿着相应的第二线延伸，其中每条第一线可以与这些第二线中的一条相交。
106.覆盖刻面438t可以与上刻面436t位于不同的垂直高度处，并且可以在与第一水平方向(x方向)相交的方向上延伸，以与上刻面436t平行。在示例实施例中，每个覆盖刻面438t可以具有{111}表面取向。
107.源极/漏极区430b的覆盖层438可以在垂直方向(z方向)上位于比纳米片堆叠件nss的最上水平高度高的水平高度处，并且覆盖上主体层436的顶表面。覆盖层438可以在垂直方向(z方向)上与下主体层132分开，上主体层436位于覆盖层438与下主体层132之间。
108.彼此邻接的上主体层436的上刻面436t和外绝缘间隔物118的侧壁之间的角度a4以及彼此邻接的覆盖层438的覆盖刻面438t和外绝缘间隔物118的侧壁之间的角度a5可以是大约54度至大约55度。
109.成对的覆盖刻面438t可以在成对的栅极线160之间的区域的在第一水平方向(x方向)上的中心处彼此相接，成对的栅极线160分别在源极/漏极区430b的相对侧与源极/漏极区430b相邻。保护绝缘膜142可以共形地覆盖覆盖层438的覆盖刻面438。覆盖层438的材料和功能可以与参考图4描述的覆盖层138的材料和功能相同。
110.图13是根据一些实施例的集成电路器件400c的截面图。图13示出了与沿着图1中的线x-x'截取的截面对应的部分的部分构造。
111.参考图13，集成电路器件400c可以与参考图12描述的集成电路器件400b具有基本相同的构造。然而，集成电路器件400c可以包括位于源极/漏极区430b上的源极/漏极接触184。金属硅化物膜182可以位于源极/漏极区430b与源极/漏极接触184之间。源极/漏极接触184可以填充接触孔180h，接触孔180h在垂直方向(z方向)上穿过栅极间绝缘膜144和保
护绝缘膜142并且在源极/漏极区430b的内部延伸。源极/漏极区430b可以与源极/漏极接触184分开，金属硅化物膜182位于源极/漏极区430b与源极/漏极接触184之间。源极/漏极区430b可以位于接触孔180h的外部，并且围绕源极/漏极接触184的下部。金属硅化物膜182和源极/漏极接触184的详细构造可以与上面参考图3a和图3b描述的相同。
112.图14是根据一些实施例的集成电路器件400d的截面图。图14示出了与沿着图1中的线x-x'截取的截面对应的部分的部分构造。
113.参考图14，集成电路器件400d可以与参考图10a和图10b描述的集成电路器件400具有基本相同的构造。然而，集成电路器件400d可以包括源极/漏极区430d，而不是源极/漏极区430。源极/漏极区430d可以与参考图10a和图10b描述的源极/漏极区430具有基本相同的构造。然而，源极/漏极区430d包括不同于上主体层436的上主体层。
114.上主体层可以包括在垂直方向(z方向)上顺序地堆叠在下主体层132上的第一上主体层436a和第二上主体层436b。第一上主体层436a和第二上主体层436b中的每一者可以包括顶表面。关于图14的垂直截面，每个下刻面沿着相应的第一线延伸，并且第一上主体层436a的顶表面具有沿着第二线延伸的刻面，其中这些第一线中的每一条都与该第二线相交。此外，第二上主体层436b的顶表面具有包括沿着相应的第三线延伸的刻面的顶表面，其中每条第一线与一条第三线相交并且平行于另一条第三线。在示例实施例中，第一上主体层436a的顶表面可以包括具有{100}表面取向的第一刻面436at，并且第二上主体层436b的顶表面可以包括具有{111}表面取向的成对的第二刻面436bt。第二上主体层436b的底表面可以与下主体层132的下刻面132t和第一上主体层436a的第一刻面436at接触。
115.在示例实施例中，第一上主体层436a和第二上主体层436b中的每一者可以包括掺杂有p型掺杂剂的si
1-x
ge
x
层(其中，0.3≤x《0.7)，但是不限于此。第一上主体层436a中的ge浓度可以与第二上主体层436b中的ge浓度相同或不同。例如，第二上主体层436b中的ge浓度可以大于第一上主体层436a中的ge浓度。
116.图15是根据一些实施例的集成电路器件400e的截面图。图15示出了与沿着图1中的线x-x'截取的截面对应的部分的部分构造。
117.参考图15，集成电路器件400e可以与参考图12描述的集成电路器件400b具有基本相同的构造。然而，集成电路器件400e可以包括源极/漏极区430e，而不是源极/漏极区430b。源极/漏极区430e可以与参考图12描述的源极/漏极区430b具有基本相同的构造。然而，源极/漏极区430e包括不同于下主体层132的下主体层。
118.下主体层可以包括在垂直方向(z方向)上顺序地堆叠在鳍型有源区fa上的第一下主体层433和第二下主体层434。第一下主体层433可以包括与上主体层436接触的成对的第一下刻面433t和与第二下主体层434的底表面接触的第一非线性顶表面nl41。第二下主体层434可以包括与上主体层436接触的成对的第二下刻面434t和与上主体层436的底表面接触的第二非线性顶表面nl42。彼此相邻的第一下刻面433t和第二下刻面434t可以在一个平面上在相同的方向上延伸。在示例实施例中，第一下刻面433t和第二下刻面434t均可以具有{111}表面取向。
119.图16是根据一些实施例的集成电路器件500的截面图。图16示出了与沿着图1中的线x-x'截取的截面对应的部分的部分构造。
120.参考图16，集成电路器件500可以与参考图10a和图10b描述的集成电路器件400具
有基本相同的构造。然而，集成电路器件500可以包括源极/漏极区530，而不是源极/漏极区430。源极/漏极区530可以与参考图10a和图10b描述的源极/漏极区430具有基本相同的构造。然而，源极/漏极区530还可以包括与上主体层436的成对的上刻面436接触的覆盖层538。
121.覆盖层538可以包括其在垂直方向(z方向)上的厚度在第一水平方向(x方向)上随着远离外绝缘间隔物118而减小的部分，其中，外绝缘间隔物118与覆盖层538接触。覆盖层538的顶表面可以包括覆盖刻面538t。覆盖刻面538t可以在第一水平方向(x方向)上延伸。覆盖刻面538t可以在与每个上刻面436t的方向相交的方向上延伸。覆盖刻面538t可以在与下主体层132的每个下刻面132t的方向相交的方向上延伸。在示例实施例中，覆盖刻面538t可以具有{100}表面取向。
122.源极/漏极区530的覆盖层538可以在垂直方向(z方向)上位于比纳米片堆叠件nss的最上水平高度高的水平高度处，并且覆盖上主体层436的顶表面。覆盖层538可以在垂直方向(z方向)上与下主体层132分开，上主体层436位于覆盖层538与下主体层132之间。
123.彼此邻接的源极/漏极区530的上主体层436的上刻面436t和外绝缘间隔物118的侧壁之间的角度a4可以是大约54度至大约55度。彼此邻接的覆盖层538的覆盖刻面538t和外绝缘间隔物118的侧壁之间的角度a6可以是大约90度。覆盖层538的材料和功能可以与参考图4描述的覆盖层138的材料和功能相同。
124.图17是根据一些实施例的集成电路器件600的截面图。图17示出了与沿着图1中的线x-x'截取的截面对应的部分的部分构造。
125.参考图17，集成电路器件600可以与参考图10a和图10b描述的集成电路器件400具有基本相同的构造。然而，集成电路器件600可以包括源极/漏极区630，而不是源极/漏极区430。源极/漏极区630可以与参考图10a和图10b描述的源极/漏极区430具有基本相同的构造。然而，源极/漏极区630还可以包括与上主体层436的成对的上刻面436t接触的覆盖层638。覆盖层638可以与相邻于源极/漏极区630的外绝缘间隔物118接触。覆盖层638的顶表面可以包括与外绝缘间隔物118相邻的非线性表面部分638r。覆盖层638的非线性表面部分638r可以包括具有彼此不同的斜率的多个平面。非线性表面部分638r的平面的斜率可以在第一水平方向(x方向)上远离外绝缘间隔物118的侧壁而减小。覆盖层638的详细构造可以与上面参考图4描述的覆盖层138的构造相同。
126.参考图1至图17描述的每个集成电路器件的源极/漏极区包括多个刻面。因此，在衬底的不同位置处的多个源极/漏极区可以具有一致受控的形状。因此，可以减小源极/漏极区的接触电阻，并且可以改善源极/漏极区的电特性分布。结果，可以提高集成电路器件的可靠性。
127.图18是根据一些实施例的集成电路器件700的布局的俯视图。在图1至图18中，相同的附图标记表示相同的元件，并且将省略其冗余描述。
128.参考图18，集成电路器件700可以包括在垂直方向(z方向)上从衬底702突出并且在第一水平方向(x方向)上伸长的多个鳍型有源区f3以及在鳍型有源区f3上在第二水平方向(y方向)上伸长的多条栅极线160。多个纳米片堆叠件nss中的每一者可以在对应的一个鳍型有源区f3与一条栅极线160之间的交叉点处位于每个鳍型有源区f3的鳍顶上方。衬底702和鳍型有源区f3的详细构造可以与参考图1、图2a和图2b描述的衬底102和鳍型有源区
fa的构造相同。
129.多个源极/漏极区130可以位于鳍型有源区f3上以与栅极线160相邻，并且源极/漏极接触184可以位于一些源极/漏极区130的每一个上以连接至源极/漏极区130。源极/漏极接触184可以不位于每个其他源极/漏极区130上。
130.在示例实施例中，沿着图18中的线x1-x1'截取的截面可以具有参考图3b、图5、图11b和图13描述的构造之一。在示例实施例中，沿着图18中的x2-x2线截取的截面可以具有参考图2b、图4、图6至图9、图10b、图12和图14至图17描述的构造之一。
131.图19a至图19j是根据实施例的制造集成电路器件的方法中的顺序阶段的截面图。将参照图19a至图19j描述制造图1至图2a的集成电路器件100的示例方法。在图1、图2a和图2b以及图19a至图19j中，相同的附图标记表示相同的元件，并且将省略其冗余描述。
132.参考图19a，可以在衬底102上交替地堆叠多个牺牲半导体层104和多个纳米片半导体层ns。然后，可以通过部分地蚀刻牺牲半导体层104、纳米片半导体层ns和衬底102中的每一者来限定多个鳍型有源区fa。然后，可以形成覆盖每个鳍型有源区fa的侧壁的隔离膜114(参见图1)。隔离膜114的顶表面可以处于与每个鳍型有源区fa的鳍顶ft相同或相近的水平高度处。
133.牺牲半导体层104和纳米片半导体层ns的堆叠结构可以保留在每个鳍型有源区fa的鳍顶ft上。
134.牺牲半导体层104可以包括具有与纳米片半导体层ns的半导体材料不同的蚀刻选择性的半导体材料。在示例实施例中，纳米片半导体层ns可以包括si层，并且牺牲半导体层104可以包括sige层。在示例实施例中，牺牲半导体层104可以具有恒定的ge浓度。牺牲半导体层104的sige层可以具有恒定的ge浓度，该ge浓度从大约5at％至大约60at％的范围中选择，例如，从大约10at％至大约40at％的范围中选择。必要时，牺牲半导体层104的sige层的ge浓度可以不同地改变。
135.参考图19b，可以在牺牲半导体层104和纳米片半导体层ns的堆叠结构上形成多个虚设栅极结构dgs。
136.每个虚设栅极结构dgs可以在第二水平方向(y方向)上伸长。每个虚设栅极结构dgs可以具有其中氧化物膜d122、虚设栅极层d124和覆盖层d126顺序地堆叠的结构。在示例实施例中，虚拟栅极层d124可以包括多晶硅膜，并且覆盖层d126可以包括氮化硅膜。
137.参考图19c，可以形成覆盖每个虚设栅极结构dgs的两个侧壁的多个外绝缘间隔物118。之后，通过使用虚拟栅极结构dgs和外绝缘间隔物118作为蚀刻掩模部分地去除牺牲半导体层104和纳米片半导体层ns中的每一者，纳米片半导体层ns可以被分成多个纳米片堆叠件nss。每个纳米片堆叠件nss可以包括第一纳米片n1、第二纳米片n2和第三纳米片n3。之后，通过蚀刻鳍型有源区fa的在纳米片堆叠件nss之间暴露的部分，可以在鳍型有源区fa的上部形成多个凹陷r1。为了形成凹陷r1，可以使用干法蚀刻、湿法蚀刻或它们的组合来蚀刻鳍型有源区fa。
138.参考图19d，可以在鳍型有源区fa上形成多个源极/漏极区130，以位于每个纳米片堆叠件nss的两侧。为了形成源极/漏极区130，可以在每个凹陷r1中顺序地形成下主体层132和上主体层136。
139.图20a和图20b是被提供以详细描述已经参考图19d描述的形成源极/漏极区130的
阶段的截面图，并且示出了图19d中的区域exp的放大图。
140.参考图20a，可以在两个相邻的纳米片堆叠件nss之间的凹陷r1中在鳍型有源区fa上形成下主体层132。
141.可以通过从在凹陷r1的底部处暴露的鳍型有源区fa的表面、第一纳米片n1、第二纳米片n2和第三纳米片n3的侧壁以及牺牲半导体层104的侧壁外延生长半导体材料来形成下主体层132。
142.在示例实施例中，可以通过使用包括元素半导体前驱物的源材料执行低压cvd(lpcvd)、选择性外延生长(seg)或循环沉积和蚀刻(cde)来形成下主体层132。元素半导体前驱物可以包括诸如si或ge的元素。
143.下主体层132可以包括sige层。下主体层132可以使用si源和ge源形成。可以使用硅烷(sih4)、二硅烷(si2h6)、三硅烷(si3h8)、二氯硅烷(sih2cl2)等作为si源，但是实施例不限于此。可以使用锗烷(geh4)、二锗烷(ge2h6)、三锗烷(ge3h8)、四锗烷(ge4h
10
)、二氯锗烷(ge2h2c
l2
)等作为ge源，但是实施例不限于此。当下主体层132包括掺杂有b的sige层时，除了si源和ge源之外，还可以使用b源来形成掺杂有b的sige层。可以使用乙硼烷(b2h6)、三硼烷、四硼烷、戊硼烷等作为b源，但是实施例不限于此。在示例实施例中，当执行外延生长工艺以形成下主体层132时，可以原位执行使用b源的b掺杂剂离子注入。
144.在示例实施例中，当执行外延生长工艺以形成下主体层132时，可以在外延工艺期间控制诸如温度、压力、源气体的种类和供应气体的流速的工艺条件，使得下主体层132的顶表面具有下刻面132t和非线性顶表面nl。
145.参考图20b，在图20a的所得结构中，可以在下主体层132上形成上主体层136。可以使用与已经参考图20a描述的形成下主体层132的工艺类似的工艺来形成上主体层136。然而，当执行外延生长工艺以形成上主体层136时，可以在外延工艺期间控制诸如温度、压力、源气体的种类和供应气体的流速的工艺条件，使得上主体层136的顶表面具有上刻面136t。
146.在示例实施例中，当在参考图19c描述的工艺中形成外绝缘间隔物118时，可以通过适当选择外绝缘间隔物118的材料来产生有利于在上主体层136的顶表面上形成上刻面136t的气氛。例如，包括原子元素氮的绝缘材料(例如，sin、sicn、sibn、sion、siocn、sibcn或它们的组合)可以被包括在每个外绝缘间隔物118的最外层膜中，其中，每个外绝缘间隔物118的最外层膜与上主体层136接触，并且当从外绝缘间隔物118的最外层膜生长上主体层136时，可以适当地控制最外层膜中的氮原子浓度，使得可以在上主体层136的顶表面上形成具有{100}表面取向的上刻面136t。
147.在示例实施例中，已经参考图20a描述的形成上主体层136的工艺和形成下主体层132的工艺可以原位执行(例如，在相同的处理室内顺序执行，这可以在不给处理室提供真空中断的情况下发生)。
148.参考图19e，可以形成保护绝缘膜142以覆盖图19d的包括源极/漏极区130的所得结构，并且可以在保护绝缘膜142上形成栅极间绝缘膜144。之后，可以通过将保护绝缘膜142和栅极间绝缘膜144平坦化来暴露覆盖层d126的顶表面。
149.参考图19f，可以通过从图19e的所得结构去除覆盖层d126来暴露虚设栅极层d124的顶表面，可以部分地去除保护绝缘膜142和栅极间绝缘膜144，使得栅极间绝缘膜144的顶表面基本上与虚设栅极层d124的顶表面处于同一水平高度处。
150.参考图19g，可以通过从图19f的所得结构去除虚设栅极层d124和氧化物膜d122来形成栅极空间gs，因此，多个纳米片堆叠件nss可以被栅极空间gs暴露。之后，可以通过栅极空间gs去除保留在鳍型有源区fa上的牺牲半导体层104，使得栅极空间gs可以延伸至第一纳米片n1、第二纳米片n2和第三纳米片n3以及鳍顶ft之间的空间。
151.在示例实施例中，为了选择性地去除牺牲半导体层104，可以利用牺牲半导体层104与第一纳米片n1、第二纳米片n2和第三纳米片n3之间的蚀刻选择性差异。为了选择性地去除牺牲半导体层104，可以使用液体或气体蚀刻剂。在示例实施例中，为了选择性地去除牺牲半导体层104，可以使用基于ch3cooh的蚀刻剂，例如，包括ch3cooh、hno3和hf的混合物或者ch3cooh、h2o2和hf的混合物的蚀刻剂，但是实施例不限于此。
152.参考图19h，可以形成覆盖第一纳米片n1、第二纳米片n2和第三纳米片n3的暴露表面以及鳍型有源区fa的栅极介电膜152。可以使用原子层沉积(ald)来形成栅极介电膜152。
153.参考图19i，可以在栅极介电膜152上形成栅极形成导电层160l，以填充栅极空间gs(参见图19h)并且覆盖栅极间绝缘膜144的顶表面。栅极形成导电层160l可以包括金属、金属氮化物、金属碳化物或它们的组合。可以执行ald或cvd来形成栅极形成导电层160l。
154.参考图19j，可以通过从图19i的所得结构的顶部部分地去除栅极形成导电层160l和栅极介电膜152来形成栅极线160，使得栅极间绝缘膜144的顶表面被暴露，并且栅极空间gs的上部被清空。之后，可以在栅极线160上形成覆盖绝缘图案164，以填充栅极空间gs。
155.尽管已经参照图19a至图19j描述了制造图1、图2a和图2b的集成电路器件100的示例方法，但是本领域技术人员将理解，在不脱离本发明构思的范围的情况下，可以通过在参照图19a至图19j给出的描述中进行各种修改和改变来制造图3a至图18所示的集成电路器件以及具有从其修改和改变的各种结构的其他集成电路器件。
156.在示例实施例中，为了制造图3a和图3b的集成电路器件100a，在执行参考图19a至图19j描述的工艺之后，可以通过部分地蚀刻栅极间绝缘膜144、保护绝缘膜142和源极/漏极区130来形成暴露源极/漏极区130的多个接触孔180h。可以在每个源极/漏极区130的由接触孔180暴露的表面上形成金属硅化物膜182，并且可以在金属硅化物膜182上形成源极/漏极接触184以填充每个接触孔180。
157.在示例实施例中，为了制造图4、图8或图9的集成电路器件100b、200或300，在如以上参考图19d、图20a和图20b描述的形成下主体层132和上主体层136之后，可以在执行图19e的工艺之前形成覆盖上主体层136的上刻面136t的覆盖层138、238或338。
158.可以执行lpcvd、seg或cde来形成覆盖层138、238或338。为了形成覆盖层138、238或338，可以使用参考图20a描述的si源。当覆盖层138、238或338包括掺杂有b的si层时，除了si源之外，还可以使用b源来形成覆盖层138、238或338。已经参考图20a描述了b源的具体示例。
159.在示例实施例中，当执行外延生长工艺以形成覆盖层138、238或338时，可以在外延工艺期间适当地控制诸如温度、压力、源气体的种类和供应气体的流速的工艺条件，从而可以形成图4中的覆盖层138、图8中的覆盖层238或图9中的覆盖层338。
160.图21是根据一些实施例的制造集成电路器件的方法中的阶段的截面图。图21示出了图19d中的区域exp的放大视图。将参考图21描述制造图10a和图10b的集成电路器件400的示例方法。
161.参考图21，在执行参考图19a至图19c描述的工艺之后，可以使用与参考图19d描述的方法类似的方法，在鳍型有源区fa上形成多个源极/漏极区430，以位于每个纳米片堆叠件nss的两侧。为了形成源极/漏极区430，可以使用参考图20a描述的方法在凹陷r1中形成下主体层132，然后可以使用与已经参考图20b描述的形成上主体层136的方法类似的方法来形成上主体层436。然而，当执行外延生长工艺以形成上主体层436时，可以在外延工艺期间控制诸如温度、压力、源气体的种类和供应气体的流速的工艺条件，使得上主体层436的顶表面具有成对的上刻面436t。
162.在示例实施例中，当在参考图19c描述的工艺中形成外绝缘间隔物118时，可以通过适当选择用于外绝缘间隔物118的材料来产生有利于在上主体层436的顶表面上形成上刻面436t的气氛。例如，包含原子元素氧的绝缘材料(例如，sion、siocn、sioc或它们的组合)可以被包括在每个外绝缘间隔物118的最外层膜中，其中，每个外绝缘间隔物118的最外层膜与上主体层436接触，并且可以适当地控制最外层膜中的氧原子浓度，使得当从外绝缘间隔物118的最外层表面生长上主体层436时，可以在上主体层436的顶表面上形成具有{111}表面取向的上刻面436t。
163.虽然已经参照本发明构思的实施例具体示出和描述了本发明构思，但是应当理解，在不脱离所附权利要求的精神和范围的情况下，可以在本文做出形式和细节上的各种改变。