层叠线圈部件的制作方法

1.本发明涉及一种层叠线圈部件。


背景技术：

2.作为现有的层叠线圈部件，例如已知有专利文献1中记载的层叠线圈部件。专利文献1(特开2017－17116号公报)中记载的层叠线圈部件具备：素体，其具有互相相对的一对端面、互相相对的一对主面、以及互相相对的一对侧面，且一主面为安装面；线圈，其配置于素体内，且线圈轴沿着一对侧面的相对方向延伸；端子电极，其跨及素体的端面及安装面而配置，且埋设于素体。


技术实现要素：

3.层叠线圈部件安装于电路基板等。在层叠线圈部件安装于电路基板的情况下，为了将搭载于电路基板的各部件等密封，填充树脂并使其固化。树脂还填充至层叠线圈部件和电路基板之间。由此，实现在之后多次通过回流炉时，因熔融的焊料而产生短路的抑制。但是，在现有的层叠线圈部件中，在安装于电路基板的情况下，难以确保电路基板和层叠线圈部件的素体之间的距离。因此，在层叠线圈部件和电路基板之间不能充分填充树脂，有可能产生短路。另外，如果不确保层叠线圈部件和电路基板之间的距离，则在回流后的清洗工序中，清洗液有可能不能适当进入层叠线圈部件和电路基板之间，助焊剂(促进剂)不能被清洗而残留。
4.本发明的一方面的目的在于，提供一种能够抑制安装后的不良情况的产生的层叠线圈部件。
5.本发明一方面的层叠线圈部件具备：素体，其将多个绝缘体层层叠而形成，并且，具有互相相对的一对端面、互相相对的一对主面、以及互相相对的一对侧面，且一主面为安装面；线圈，其配置于素体内，且线圈轴沿着一对侧面的相对方向延伸；一对端子电极，它们与线圈连接，并且，在素体的一对端面侧中的各个中配置在形成于安装面的凹部，素体具有设置于安装面的槽部，槽部配置于一对端子电极之间，且跨及一侧面和另一侧面延伸，一对主面的相对方向上的槽部的深度比该相对方向上的一对端子电极各自的厚度小。
6.在本发明一方面的层叠线圈部件中，在素体的安装面上设置有槽部。由此，在层叠线圈部件中，在安装于电路基板等时，通过槽部在与电路基板之间形成空间。因此，在层叠线圈部件被安装于电路基板的情况下，能够在素体和电路基板之间适当填充树脂。另外，在清洗工序中，能够避免助焊剂残留。因此，在层叠线圈部件中，能够抑制安装后的不良情况的产生。
7.在层叠线圈部件中，线圈的线圈轴沿着一对侧面的相对方向延伸。在层叠线圈部件中，为了得到更高的q值的设计，可以期望尽可能增大线圈的径。在该结构中，当在素体上设置槽部时，线圈和素体之间的距离可以变短。这样，由于线圈和槽部之间的素体的厚度变小，因此，素体的强度可以变弱。在层叠线圈部件中，槽部的深度比端子电极的厚度小。由
此，在层叠线圈部件中，能够确保线圈和槽部之间的距离。因此，在层叠线圈部件中，能够确保素体的强度。
8.在一实施方式中，也可以是，在一对端子电极中的各个中，从一对侧面的相对方向观察，在一对端面的相对方向上面对面的端部弯曲。在该结构中，端部呈弯曲的形状(做圆的形状)，因此，与呈矩形状的情况相比，能够减少端子电极的端部的体积。因此，在层叠线圈部件中，由于能够确保素体的体积(素体区域)，因此，能够确保素体的强度。
9.在一实施方式中，也可以是，槽部具有在一对端面的相对方向上相对的一对侧面部分、将一对侧面部分连结的底面部分、以及将一对侧面部分和底面部分连接的连接部分，连接部分弯曲。在侧面部分和底面部分直线地交叉的情况下，树脂有可能不能进入连接部分。在层叠线圈部件中，因为连接部分弯曲，所以也能够使树脂进入连接部分。因此，能够使树脂适当地填充至素体和电路基板之间。另外，通过将连接部分设为弯曲形状，能够使因电路基板的挠曲而施加于素体的应力分散。因此，能够抑制在素体上产生裂缝。
10.在一实施方式中，也可以是，槽部设置有多个。在该结构中，能够确保素体的强度，并且，能够使树脂适当地填充至素体和电路基板之间。
11.在一实施方式中，也可以是，从一对侧面的相对方向观察，素体存在于一对端子电极和槽部之间。在该结构中，能够确保素体的强度。
12.根据本发明的一方面，能够抑制安装后的不良情况的产生。
附图说明
13.图1是一实施方式的层叠线圈部件的立体图。
14.图2是图1的层叠线圈部件的分解立体图。
15.图3是表示层叠线圈部件的截面结构的图。
16.图4是表示层叠线圈部件的安装结构的图。
17.图5是表示其它实施方式的层叠线圈部件的截面结构的图。
18.图6是表示其它实施方式的层叠线圈部件的截面结构的图。
19.图7是表示其它实施方式的层叠线圈部件的图。
具体实施方式
20.以下，参照附图对本发明的优选的实施方式进行详细说明。此外，对附图的说明中相同或相当要素标注相同符号，并省略重复的说明。
21.参照图1～图3，对实施方式的层叠线圈部件进行说明。图1是实施方式的层叠线圈部件的立体图。图2是图1的层叠线圈部件的分解立体图。图3是表示层叠线圈部件的截面结构的图。
22.如图1及图2所示，实施方式的层叠线圈部件1具备素体2、一对端子电极3、多个线圈导体5c、5d、5e、5f、以及连接导体6、7。
23.素体2呈长方体形状。长方体形状包含角部及棱线部被倒角的长方体的形状、及被角部及棱线部做圆的长方体的形状。素体2具有端面2a、2b、主面2c、2d、以及侧面2e、2f作为外表面。端面2a、2b互相相对。主面2c、2d互相相对。侧面2e、2f互相相对。以下，将侧面2e、2f的相对方向设为第一方向d1，将端面2a、2b的相对方向设为第二方向d2、及将主面2c、2d的
相对方向设为第三方向d3。第一方向d1、第二方向d2、及第三方向d3相互大致正交。
24.端面2a、2b沿第三方向d3延伸以将主面2c、2d连结。端面2a、2b也沿第一方向d1延伸以将侧面2e、2f连结。主面2c、2d沿第二方向d2延伸以将端面2a、2b连结。主面2c、2d也沿第一方向d1延伸以将侧面2e、2f连结。侧面2e、2f沿第三方向d3延伸以将主面2c、2d连结。侧面2e、2f也沿第二方向d2延伸以将端面2a、2b连结。
25.主面2c为安装面，为例如在将层叠线圈部件1安装于未图示的其它电子设备(例如，电路基材、或层叠电子部件)时与其它电子设备相对的面。端面2a、2b为从安装面(即主面2c)连续的面。
26.素体2的第二方向d2上的长度比素体2的第三方向d3上的长度及素体2的第一方向d1上的长度长。素体2的第三方向d3上的长度和素体2的第一方向d1上的长度彼此相同。即，在本实施方式中，端面2a、2b呈正方形状，主面2c、2d及侧面2e、2f呈长方形状。素体2的第二方向d2上的长度可以与素体2的第三方向d3上的长度、及素体2的第一方向d1上的长度相同，也可以比这些长度短。素体2的第三方向d3上的长度及素体2的第一方向d1上的长度也可以相互不同。
27.此外，本实施方式中“相同”除相等外，也可以将包含预定的范围内的微差或制造误差等的值设为相同。例如，如果多个值包含在该多个值的平均值的
±
5％的范围内，则该多个值规定为相同。
28.如图1及图3所示，素体2具有槽部20。槽部20设置于主面2c(安装面)。槽部20配置于一对端子电极3之间。槽部20从一侧面2e形成至另一侧面2f。即，槽部20贯通(穿透)一对侧面2e、2f。槽部20沿着第一方向d1直线地形成。槽部20的宽度(第二方向d2上的长度)在第一方向d1上大致一定(相同)。从第三方向d3观察，槽部20呈长方形状(矩形状)。槽部20从主面2c朝向主面2d侧凹陷。在第二方向d2上，槽部20的宽度比一对端子电极3(导体部分31)之间的距离短。由此，在槽部20和端子电极3之间存在素体2(具有素体区域)。
29.如图3所示，从第一方向d1观察，槽部20呈大致梯形状。槽部20包含在第二方向d2上相对的侧面部分20a、将侧面部分20a连结的底面部分20b、以及将侧面部分20a和底面部分20b连接的连接部分(角部)20c。底面部分20b例如为平坦面。在本实施方式中，连接部分20c呈做圆的形状(弯曲形状)。连接部分20c具有规定的曲率。此外，槽部20也可以呈半圆形状等。另外，槽部20的连接部分20c可以不做圆，例如，也可以呈侧面部分20a直线地形成锥形状的梯形状、矩形状等。此外，图3中省略线圈10的图示。
30.在本实施方式中，槽部20的第三方向d3上的深度t1比端子电极3的导体部分31的第三方向d3上的厚度t2小(t1＜t2)。槽部20的深度t1为第三方向d3上的主面2c和底面部分20b之间的距离。深度t1为最大深度。端子电极3的导体部分31的厚度t2为与主面2c齐平的面和与该面在第三方向d3上相对的面之间的距离。槽部20的表面粗糙度例如为0.1um～1.0um。槽部20的表面粗糙度也可以比主面2c的表面粗糙度小。槽部20的表面粗糙度也可以比主面2d的表面粗糙度小。
31.在素体2的外表面上设置有一对凹部21及一对凹部22。具体而言，一凹部21设置于主面2c的端面2a侧，且朝向主面2d凹陷。另一凹部21设置于主面2c的端面2b侧，且朝向主面2d凹陷。一凹部22设置于端面2a的主面2c侧，且朝向端面2b凹陷。另一凹部22设置于端面2b的主面2c侧，且朝向端面2a凹陷。
32.一凹部21及一凹部22连续地设置，且与一端子电极3对应。另一凹部21及另一凹部22连续地设置，且与另一端子电极3对应。凹部21及凹部22例如呈同形状。在本实施方式中，在凹部21的宽度(第二方向d2上的长度)比凹部22的宽度(第三方向d3上的长度)短这一点上，凹部21及凹部22呈相互不同的形状。一对凹部21及一对凹部22从主面2d及侧面2e、2f分开地设置。一对凹部21在第二方向d2上相互分开地设置。
33.如图2所示，素体2将多个素体层(多个绝缘体层)12a～12g在第一方向d1上层叠而成。即，素体2的层叠方向为第一方向d1。稍后详细描述具体的层叠结构。在实际的素体2中。多个素体层12a～12g被一体化为不能辨识该层间的边界的程度。素体层12a～12g例如由磁性材料(ni－cu－zn系铁氧体材料、ni－cu－zn－mg系铁氧体材料、或ni－cu系铁氧体材料等)构成。构成素体层12a～12g的磁性材料也可以含有fe合金等。素体层12a～12g也可以由非磁性材料(玻璃陶瓷材料、电介质材料等)构成。
34.端子电极3设置于素体2。具体而言，端子电极3配置于凹部21、22内。更具体而言，一端子电极3配置于一凹部21及一凹部22内，另一端子电极3配置于另一凹部21及另一凹部22内。一对端子电极3例如呈同形状。在本实施方式中，在导体部分31的宽度(第二方向d2上的长度)比导体部分32的宽度(第三方向d3上的长度)短这一点上，导体部分31及导体部分32呈相互不同的形状。一对端子电极3在第二方向d2上相互分开地设置于素体2。端子电极3将多个端子电极层13b、13c、13d、13e、13f、13g在第一方向d1上层叠而成。即，端子电极层13b～13g的层叠方向为第一方向d1。在实际的端子电极3中，多个端子电极层13b～13g被一体化为不能辨识其层间的边界的程度。
35.从第一方向d1(参照图1)观察，端子电极3呈l字状。端子电极3具有相互一体设置的导体部分31及导体部分32。导体部分31沿第二方向d2延伸。导体部分31沿第三方向d3延伸。导体部分31配置于凹部21内配置。导体部分32配置于凹部22内。导体部分31、32呈大致矩形板状。
36.导体部分31包含在第二方向d2上互相相对的端部31a及端部31b。导体部分32包含在第三方向d3上互相相对的端部32a及端部32b。端部31a和端部32a相互连接，且相互一体地设置。端部31b及端部32b的配置于素体2的内部的角部呈做圆的形状。即，凹部21及凹部22的底面在端部31b及端部32b弯曲。此外，也可以端部31b及端部32b的配置于素体2的内部的角部没有被做圆，且凹部21及凹部22的底面为平面。
37.通过对端子电极3实施电解镀敷或无电解镀敷，例如也可以设置包含ni、sn、au等的镀层(未图示)。镀层例如也可以具有包含ni且覆盖端子电极3的ni镀膜和包含au且覆盖ni镀膜的au镀膜。
38.图1所示的多个线圈导体5c～5f被相互连接，且在素体2内构成线圈10。线圈10的线圈轴10a沿着第一方向d1而设置。线圈导体5c～5f被配置为从第一方向d1观察，至少一部分相互重叠。线圈导体5c～5f从端面2a、2b、主面2c、2d及侧面2e、2f分开地配置。
39.线圈导体5c～5f通过将多个线圈导体层15c、15d、15e、15f在第一方向d1上层叠而构成。即，多个线圈导体层15c～15f分别被配置为从第一方向d1观察，全部相互重叠。线圈导体5c～5f也可以由一个线圈导体层15c～15f构成。此外，图2中，仅示出了一个线圈导体层15c～15f。在实际的线圈导体5c～5f中，多个线圈导体层15c～15f被一体化为不能够辨识该层间的边界的程度。
40.连接导体6沿第二方向d2延伸，且与线圈导体5c和另一导体部分32连接。连接导体7沿第二方向d2延伸，且与线圈导体5f和一导体部分32连接。连接导体6、7通过将多个连接导体层16、17在第一方向d1上层叠而构成。此外，图2中，仅示出了一个连接导体层16、17。在实际的连接导体6、7中，多个连接导体层16、17被一体化为不能够辨识该层间的边界的程度。
41.上述的端子电极层13b～13g、线圈导体层15c～15f、及连接导体层16、17由导电材料料(例如，ag或pd)构成。这些各层可以由相同的材料构成，也可以由不同的材料构成。
42.层叠线圈部件1具备多个层la、lb、lc、ld、le、lf、lg。层叠线圈部件1例如通过从侧面2f侧依次层叠两个层la、一个层lb、三个层lc、三个层ld、三个层le、三个层lf、一个层lg、及两个层la而构成。此外，图2中，关于三个层lc、三个层ld、三个层le、及三个层lf，分别图示了一个，其它两个图示被省略。
43.层la由素体层12a构成。在素体层12a上设置有缺口部ra。
44.层lb通过将素体层12b和一对端子电极层13b相互组合而构成。在素体层12b上设置有具有与一对端子电极层13b的形状对应的形状且嵌入一对端子电极层13b的缺口部rb。在素体层12b上设置有缺口部ra。素体层12b和一对端子电极层13b的整体具有互补关系。
45.层lc通过将素体层12c和一对端子电极层13c及线圈导体层15c相互组合而构成。在素体层12c上设置有具有与一对端子电极层13及线圈导体层15c的形状对应的形状且嵌入一对端子电极层13c、线圈导体层15c及连接导体层16的缺口部rc。在素体层12c上设置有缺口部ra。素体层12c和一对端子电极层13c、线圈导体层15c及连接导体层16的整体具有互补关系。
46.层ld通过将素体层12d和一对端子电极层13d及线圈导体层15d相互组合而构成。在素体层12d上设置有具有与一对端子电极层13d及线圈导体层15d的形状对应的形状且嵌入一对端子电极层13d及线圈导体层15d的缺口部rd。在素体层12d上设置有缺口部ra。素体层12d和一对端子电极层13d及线圈导体层15d的整体具有互补关系。
47.层le通过将素体层12e和一对端子电极层13e及线圈导体层15e相互组合而构成。在素体层12e上设置有具有与一对端子电极层13e及线圈导体层15e的形状对应的形状且嵌入一对端子电极层13e及线圈导体层15e的缺口部re。在素体层12e上设置有缺口部ra。素体层12e和一对端子电极层13e及线圈导体层15e的整体具有互补关系。
48.层lf通过将素体层12f和一对端子电极层13f、线圈导体层15f及连接导体层17相互组合而构成。在素体层12f上设置有具有与一对端子电极层13、线圈导体层15f及连接导体层17的形状对应的形状且嵌入一对端子电极层13f、线圈导体层15f及连接导体层17的缺口部rf。在素体层12f上设置有缺口部ra。素体层12f和一对端子电极层13、线圈导体层15f及连接导体层17的整体具有互补关系。
49.层lg通过将素体层12g和一对端子电极层13g相互组合而构成。在素体层12g上设置有具有与一对端子电极层13g的形状对应的形状且嵌入一对端子电极层13g的缺口部rg。在素体层12g上设置有缺口部ra。素体层12g和一对端子电极层13g的整体具有互补关系。
50.缺口部ra被一体化而构成上述的槽部20。缺口部rb、rc、rd、re、rf、rg被一体化而构成上述的一对凹部21及一对凹部22。缺口部rb～rg的宽度(以下，缺口部的宽度)被设定为基本上比端子电极层13b～13g、线圈导体层15c～15f、及连接导体层16、17的宽度(以下，
导体部的宽度)宽。为了提高素体层12b、12c、12d、12e、12f、12g和端子电极层13b～13g、线圈导体层15c～15f、及连接导体层16、17的粘接性，缺口部的宽度也可以勉强设定为比导体部的宽度窄。缺口部的宽度减去导体部的宽度所得的值例如优选为－3μm以上10μm以下，更优选为0μm以上10μm以下。
51.对实施方式的层叠线圈部件1的制造方法的一例进行说明。
52.首先，通过将包含上述的素体层12a～12g的构成材料及感光性材料的素体膏涂布在基材(例如pet膜)上，形成素体形成层。素体膏中所含的感光性材料可以为正型及负型中的任一个，能够使用公知的感光性材料。接着，例如通过使用了cr掩模的光刻法对素体形成层进行曝光及显影，在基材上形成除去了与后述的导体形成层的形状对应的形状的素体图案。素体图案是在热处理后成为素体层12b～12g的层。即，形成设置有成为缺口部ra～rg的缺口部的素体图案。此外，本实施方式的“光刻法”只要是通过对包含感光性材料的加工对象的层进行曝光及显影，加工成期望的图案的光刻法即可，并不受掩模的种类等限制。
53.另一方面，通过将包含上述的端子电极层13b～13g、线圈导体层15c～15f及连接导体层16、17的结构材料、及感光性材料的导体膏涂布于基材(例如pet膜)上，形成导体形成层。导体膏中所含的感光性材料可以为正型及负型中的任一种，能够使用公知的感光性材料。接着，例如通过使用cr掩模的光刻法，对导体形成层进行曝光及显影，在基材上形成导体图案。导体图案是在热处理后成为端子电极层13b～13g、线圈导体层15c～15g及连接导体层16、17的层。
54.接着，将素体形成层从基材转印至支承体上。在本实施方式中，通过反复两次素体形成层的转印工序，在支承体上层叠两层素体形成层。这些素体形成层是在热处理后成为层la的层。
55.接着，通过将导体图案及素体图案在支承体上反复转印，将导体图案及素体图案在第一方向d1上进行层叠。具体而言，首先，将导体图案从基材转印至素体形成层上。接着，将素体图案从基材转印至素体形成层上。导体图案与素体图案的缺口部组合，从而在素体形成层上，素体图案及导体图案成为同一层。进而，通过反复实施导体图案及素体图案的转印工序，将导体图案及素体图案在相互组合的状态下进行层叠。由此，层叠在热处理后成为层lb～lg的层。
56.接着，将素体形成层从基材转印至通过导体图案及素体图案的转印工序层叠的层上。在本实施方式中，通过反复两次素体形成层的转印工序，在该层上层叠两层素体形成层。这些素体形成层为在热处理后成为层la的层。
57.如上，将在热处理后构成层叠线圈部件1的层叠体形成于支承体上。接着，将得到的层叠体切割成规定的大小。然后，在对切断的层叠体进行了脱粘合剂处理后，进行热处理。热处理温度例如为850～900℃左右。由此，得到层叠线圈部件1。根据需要，也可以在热处理后对端子电极3实施电解镀敷或非电解镀敷，并设置镀层。
58.图4是表示层叠线圈部件1的安装结构100的图。如图4所示，在安装结构100中，在设置于电路基板110的焊盘电极120、130上通过焊料f安装有层叠线圈部件1。层叠线圈部件1的一方的端子电极3通过焊料f固定于焊盘电极120。层叠线圈部件1的另一方的端子电极3通过焊料f固定于焊盘电极130。在安装结构100中，填充有模制树脂140，以覆盖层叠线圈部件1。模制树脂140以完全覆盖层叠线圈部件1的方式填充。模制树脂140也填充到电路基板
110和层叠线圈部件1的素体2之间。具体而言，树脂模制140填充到电路基板110和素体2的主面2c及槽部20之间。此外，图4中省略了线圈10的图示。
59.如以上说明，在本实施方式的层叠线圈部件1中，在素体2的主面2c(安装面)上设置有槽部20。由此，在层叠线圈部件1中，在安装于电路基板110时，通过槽部20在与电路基板110之间形成空间。因此，在层叠线圈部件1被安装于电路基板110的情况下，能够在素体2和电路基板110之间适当填充模制树脂140。另外，在清洗工序中，能够避免助焊剂残留。因此，在层叠线圈部件1中，能够抑制安装后的不良情况的产生。
60.在层叠线圈部件1中，线圈10的线圈轴10a沿着第一方向d1延伸。在层叠线圈部件1中，为了设计为得到更高的q值的设计，期望尽可能增大线圈10的径。在该结构中，当在素体2上设置槽部20时，线圈10和素体2之间的距离可以变短。这样，由于线圈10和槽部20之间的素体2的厚度变小，因此，素体2的强度可以变弱。在层叠线圈部件1中，槽部20的深度t1比端子电极3的导体部分31的厚度t2小。由此，在层叠线圈部件1中，能够确保线圈10和槽部20之间的距离。因此，在层叠线圈部件1中，能够确保素体2的强度。
61.在本实施方式的层叠线圈部件1中，在一对端子电极3中的每一个上，从第一方向d1观察，导体部分31的端部31b弯曲。该结构中，端部31b呈弯曲的形状(做圆的形状)，因此，与呈矩形状的情况相比，能够缩小端部31b的体积。因此，在层叠线圈部件1中，能够确保素体2的体积(素体区域)，因此，能够确保素体2的强度。
62.在本实施方式的层叠线圈部件1中，槽部20具有在一对端面的相对方向上相对的一对侧面部分20a、将一对侧面部分20a连结的底面部分20b、以及将一对侧面部分20a和底面部分20b连接的连接部分20c。连接部分20c弯曲。在该结构中，通过使连接部分20c弯曲，也能够使树脂进入连接部分20c。因此，能够在素体2和电路基板110之间适当填充模制树脂140。另外，通过将连接部分20c设为弯曲形状，能够使因电路基板110的挠曲而施加于素体2的应力分散。因此，能够抑制素体2上产生裂缝。
63.在本实施方式的层叠线圈部件1中，从第一方向d1观察，在一对端子电极3和槽部20之间存在素体。在该结构中，能够确保素体2的强度。
64.以上，对本发明的实施方式进行了说明，但本发明未必限定于上述的实施方式，在不脱离其宗旨的范围内可进行各种变更。
65.在上述实施方式中，以端子电极3具有导体部分31及导体部分32的方式为一例进行了说明。但是，端子电极3只要至少具有导体部分31即可。
66.在上述实施方式中，以导体部分31的端部31b及导体部分32的端部32b弯曲的方式为一例进行了说明。但是，端部31b及端部32b可以不弯曲，也可以呈其它形状。
67.在上述实施方式中，以槽部20的宽度比一对端子电极3之间的距离小的方式为一例进行了说明。即，以在槽部20和端子电极3(导体部分31)之间存在素体2的方式为一例进行了说明。但是，如图5所示的层叠线圈部件1a，设置于素体2a的槽部20a的宽度也可以与一对端子电极3之间的距离相同。即，在槽部20和端子电极3(导体部分31)之间也可以不存在素体2。在该结构中，由槽部20a形成的空间变大，因此，能够进一步填充模制树脂140。
68.在上述实施方式中，以设置有一个素体2的槽部20的方式为一例进行了说明。但是，如图6所示的层叠线圈部件1b，在素体2b上也可以设置有多个(在此为两个)槽部20b。在该结构中，在多个槽部20b之间存在素体2，因此，能够确保素体2b的强度，并且，能够在素体
2b和电路基板110之间适当填充模制树脂140。
69.在上述实施方式中，以槽部20沿着第一方向d1直线地形成的方式为一例进行了说明。但是，如图7所示的层叠线圈部件1c，设置于素体2c的槽部20c也可以相对于第一方向d1倾斜地延伸，以与第一方向d1(线圈轴10a)形成规定的角度。