半导体结构及其制备方法、三维存储器及存储系统与流程

1.本公开涉及半导体芯片技术领域，尤其涉及一种半导体结构及其制备方法、三维存储器及存储系统。


背景技术：

2.随着存储单元的特征尺寸接近工艺下限，平面工艺等制造技术变得具有挑战性且带来高昂成本，这造成2d nand闪存这类平面存储器的存储密度接近上限，给半导体存储器行业带来严峻挑战。
3.三维存储器(例如3d nand闪存)克服了上述限制，具体的，通过将存储单元三维地堆叠起来，形成多层结构从而提高存储密度，其存储容量比同类平面存储器高出数倍。随着三维存储器层数的增高，在后续氧化物填充过程中容易出现填充不良，再加之氧化物填充材料与台阶为不同材料，在相同热处理下，由于膨胀系数的差异，容易产生较大的应力，甚至会导致器件性能恶化，甚至失效的问题。


技术实现要素：

4.本公开的实施例提供一种半导体结构及其制备方法、三维存储器及存储系统，可以减少后续填充材料填充不良所带来的器件结构性能恶化，甚至失效等问题。
5.为达到上述目的，本公开的实施例采用如下技术方案：
6.一方面，提供一种半导体结构，包括：叠层结构和绝缘部，所述叠层结构包括沿第一方向交替叠置的多个绝缘层和多个栅导电层；所述叠层结构具有沿第二方向依次排列的第一核心区和台阶区；在所述台阶区，所述叠层结构划分成沿第三方向依次排列的墙体和台阶结构，所述墙体的上表面上设置有沿所述第三方向至少贯穿相邻的两个墙体的凹槽，所述台阶结构包括沿所述第二方向排列的第一台阶集群和第二台阶集群，第二台阶集群相比于所述第一台阶集群远离所述第一核心区，所述第一台阶集群和所述第二台阶集群均与所述墙体的侧壁接触，且所述第二台阶集群位于所述凹槽的下方；所述绝缘部嵌入所述凹槽内，并与所述凹槽的侧壁接触；其中，第一台阶集群和第二台阶集群分别包括多个台阶组，每个台阶组包括阶梯排列的多个栅导电图案，每个栅导电图案位于所述多个栅导电层中的一个栅导电层；所述第一方向、所述第二方向和所述第三方向两两之间相互垂直。
7.在一些实施例中，所述第一台阶集群包括的多个台阶组中，最靠近所述凹槽的台阶组为第一台阶组，所述第一台阶组中至少部分栅导电图案高于凹槽的底部。
8.在一些实施例中，所述第一台阶组中最上层的栅导电图案，位于所述多个栅导电层中的最上层的栅导电层。
9.在一些实施例中，所述第一台阶组和所述第二台阶集群中与所述第一台阶组相邻的台阶组的倾斜方向相反。
10.在一些实施例中，所述第一台阶集群包括的多个台阶组中，最远离所述凹槽的一台阶组为第二台阶组，所述第二台阶组所包含的至少部分栅导电图案高于所述第一台阶集
群中与所述第二台阶组相邻的台阶组所包含的最上层的栅导电图案。
11.在一些实施例中，所述第二台阶组中，至少部分栅导电图案中的每个栅极导电图案与第一台阶组中的至少一个栅极导电图案位于同一栅导电层，所述第一台阶组为第一台阶集群包括的多个台阶组中，最靠近所述凹槽的台阶组。
12.在一些实施例中，所述半导体结构还包括位于所述第一核心区的多条第一栅线；所述台阶区包括沿第二方向依次排列的第一子区和第二子区，所述第一子区位于所述凹槽靠近所述第一核心区一侧，所述凹槽位于所述第二子区；所述墙体包括多条导电线；所述第一台阶集群位于所述第一子区，且所述第一台阶集群所包含的一个栅导电图案与一条第一导电线接触，所述第一导电线与一条第一栅线接触，所述第二台阶集群位于所述第二子区，且所述第二台阶集群所包含的一个栅导电图案与一条第二导电线接触，所述第二导电线与一条第一栅线接触；其中，所述第一导电线为所述墙体所包含的一条导电线位于所述第一子区的部分，所述第二导电线为所述墙体所包含的一条导电线位于所述第一子区和所述第二子区的部分。
13.在一些实施例中，所述半导体结构还包括：与所述第一台阶集群电连接的多个第一触点；位于同一栅导电层且属于不同台阶组的两个栅导电图案中，其中一个栅导电图案与所述多个第一触点中的至少一个接触，另一个栅导电图案与所述多个第一触点均不接触。
14.在一些实施例中，所述第一台阶集群包括的多个台阶组中，处于最低位置处的一台阶组为第三台阶组；所述第二台阶集群包括多个台阶组中，处于最高位置处的一台阶组为第四台阶组；所述第三台阶组中最下层的栅导电图案和所述第四台阶组中最上层的栅导电图案分别位于所述多个栅导电层中的相邻的两个栅导电层。
15.在一些实施例中，同一个台阶集群中包括的多个台阶组中，相邻的两个台阶组的倾斜方向相反。
16.在一些实施例中，所述叠层结构还包括：第二核心区，所述第二核心区位于所述台阶区远离所述第一核心区的一侧；所述台阶结构还包括：第三台阶集群，所述第三台阶集群位于所述凹槽远离所述第一台阶集群的一侧，且所述第三台阶集群与所述墙体的侧壁接触。其中，所述第三台阶集群包括多个台阶组，每个台阶组包括阶梯排列的多个栅导电图案，每个栅导电图案位于所述多个栅导电层中的一个栅导电层。
17.在一些实施例中，所述半导体结构还包括位于所述第二核心区的多条第二栅线；所述台阶区还包括第三子区，所述第三子区位于所述凹槽远离所述第一核心区的一侧；所述第三台阶集群位于所述第三子区，且所述第三台阶集群所包含的一个栅导电图案与一条第三导电线接触，所述第三导电线与一条第二栅线接触，所述第二台阶集群所包含的一个栅导电图案与一条第四导电线接触，所述第四导电线与一条第二栅线接触；其中，所述第三导电线为所述墙体所包含的一条导电线位于所述第三子区的部分，所述第四导电线为所述墙体所包含的一条导电线位于所述第二子区和所述第三子区的部分。
18.在一些实施例中，所述第一台阶集群中多个栅导电图案中的每个栅导电图案，与所述第三台阶集群中对应的至少一个栅导电图案包含在同一栅导电层中。
19.另一方面，提供一种三维存储器，包括：如上所述的半导体结构。
20.另一方面，提供一种存储系统，包括控制器和如上所述的三维存储器，所述控制器
耦合至所述三维存储器，以控制所述三维存储器存储数据。
21.又一方面，提供一种半导体结构的制备方法，包括：
22.形成初始叠层结构，初始叠层结构包括沿第一方向交替叠置的多个绝缘层和多个牺牲层。
23.将初始叠层结构划分为沿第二方向依次排列的第一核心区和台阶区。
24.在初始叠层结构上且位于所述台阶区形成沿第三方向依次排列的初始墙体和初始台阶结构；初始墙体的上表面上设置有沿第三方向至少贯穿相邻的两个初始墙体的凹槽，初始台阶结构包括沿第二方向排列的第一初始台阶集群和第二初始台阶集群，第一初始台阶集群和第二初始台阶集群均与所述初始墙体的侧壁接触，且第二初始台阶集群位于凹槽的下方；其中，第一方向、第二方向和第三方向两两之间相互垂直。所述第一初始台阶集群和所述第二初始台阶集群均包括多个初始台阶组，每个初始台阶组包括阶梯排列的多个牺牲图案，每个牺牲图案位于所述多个牺牲层中的一个牺牲层；
25.在所述凹槽内填充绝缘材料，形成绝缘部，所述绝缘部嵌入所述凹槽内，且与所述凹槽的侧壁接触。
26.将所述初始叠层结构中的牺牲层替换为栅导电层，得到包含有多个绝缘层和多个栅导电层的叠层结构。
27.在一些实施例中，所述在初始叠层结构上且位于所述台阶区形成沿第三方向依次排列的初始墙体和初始台阶结构，包括：将所述初始叠层结构位于所述台阶区的部分沿第三方向划分出墙体区和台阶分区；对所述初始叠层结构位于所述墙体区的部分进行保护，对所述初始叠层结构位于所述台阶分区的部分进行刻蚀，得到位于所述墙体区的所述初始墙体和位于所述台阶分区的所述初始台阶结构；对所述初始墙体进行刻蚀，以在初始墙体的上表面形成所述凹槽。
28.在一些实施例中，所述台阶分区包括沿第二方向依次分布的多个第三子区和多个第四子区，每个第三子区包括：第一保护区和位于所述第一保护区远离所述第一核心区一侧的第一刻蚀区，每个第四子区包括：第二保护区和位于所述第二保护区靠近所述第一核心区一侧的第二刻蚀区；所述对所述初始叠层结构位于所述台阶分区的部分进行刻蚀，包括：对所述初始叠层结构位于所述第一保护区和第二保护区的部分进行保护，对所述初始叠层结构位于所述第一刻蚀区和所述第二刻蚀区的部分进行修剪刻蚀，得到初步台阶结构，所述初步台阶结构包括沿第二方向依次排列的第一初步台阶集群和第二初步台阶集群，所述第一初步台阶集群和所述第二初步台阶集群均包括多个初步台阶组，所述多个初步台阶组位于同一水平处；且对于所述多个初步台阶组而言，沿所述第二方向，相邻的两个初步台阶组的倾斜方向相反；至少对所述第二初步台阶集群所包含的所有初始台阶组进行预设刻蚀，使得所述第二初始台阶集群所包含的所有初始台阶组均下降相同的层级，得到所述第一初始台阶集群和所述第二初始台阶集群。
29.在一些实施例中，对所述初始墙体进行刻蚀，以及对所述第二初始台阶集群所包含的所有原始台阶组进行预设刻蚀同步进行。
30.在一些实施例中，还包括：
31.在对所述第二初步台阶集群所包含的所有初始台阶组进行刻蚀之前，对所述第一初步台阶集群和所述第二初步台阶集群进行多次预设刻蚀，使第一初步台阶集群所包含的
多个初步台阶组位于不同水平，第二初步台阶集群所包含的多个初步台阶组位于不同水平。
32.在一些实施例中，所述对所述第一初步台阶集群和所述第二初步台阶集群进行多次预设刻蚀，包括：
33.采用多组掩膜板对所述第一初步台阶集群和所述第二初步台阶集群进行多次预设刻蚀，在任意的两次预设刻蚀中，对于所述第一初步台阶集群和/或所述第二初步台阶集群而言，一次刻蚀所采用的掩膜板的开口的边沿与另一次刻蚀所采用的掩膜板的开口的边沿在第二方向上均不重叠。
34.本公开的实施例提供一种半导体结构及其制备方法、三维存储器及存储系统，通过在墙体的上表面设置凹槽，由于凹槽沿第三方向贯穿墙体，相当于减小了氧化物填充材料在第二台阶集群上的填充深度，可以降低氧化物填充材料在第二台阶集群上的填充深宽比，从而可以减少填充不良的风险。
附图说明
35.为了更清楚地说明本公开中的技术方案，下面将对本公开一些实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例的附图，对于本领域普通技术人员来讲，还可以根据这些附图获得其他的附图。此外，以下描述中的附图可以视作示意图，并非对本公开实施例所涉及的产品的实际尺寸、方法的实际流程、信号的实际时序等的限制。
36.图1a为根据一些实施例的半导体结构的立体结构示意图；
37.图1b为图1a所示的半导体结构中一个存储单元串沿剖面线aa的剖面图；
38.图1c为相关技术提供的一种阵列器件中墙体和台阶结构的立体结构图；
39.图1d为相关技术提供的另一种阵列器件中墙体和台阶结构的立体结构图；
40.图1e为根据一些实施例的一种触点和栅导电图案接触的结构图；
41.图2a为根据一些实施例的一种半导体结构中墙体和台阶结构的立体结构图；
42.图2b为图2a中q区域的放大图；
43.图2c为根据一些实施例的一种半导体结构中台阶区划分为第一子区、第二子区和第三子区的结构图；
44.图2d为根据一些实施例的一种台阶组g2和台阶组g8中的栅导电图案连接至第一栅线的俯视图；
45.图2e为根据一些实施例的一种在凹槽内嵌入绝缘部的结构图；
46.图2f为根据一些实施例的一种半导体结构中第一台阶组和第五台阶组将一个凹槽结构分隔为3个凹槽结构的结构图；
47.图2g为根据一些实施例的一种台阶组g17和台阶组g8中的栅导电图案连接至第二栅线的俯视图；
48.图3a为根据一些实施例的存储系统的结构框图；
49.图3b为根据另一些实施例的存储系统的结构框图；
50.图4a为根据一些实施例的一种形成初始层叠结构的立体图；
51.图4b为根据一些实施例的一种形成分区台阶的结构图；
52.图4c为根据一些实施例的一种形成初始墙体和初始台阶结构的结构图；
53.图4d为根据一些实施例的一种将台阶区划分为墙体区和台阶分区的结构图；
54.图4e为根据一些实施例的一种将台阶分区划分为第四子区和第五子区的结构图；
55.图4f为根据一些实施例的一种形成初步台阶结构的结构图；
56.图4g为根据一些实施例的一种形成初步台阶结构的掩膜图案的俯视图；
57.图4h为根据一些实施例的一种形成初步台阶结构的流程图；
58.图4i为根据一些实施例的一种第一初步台阶集群所包含的多个初步台阶组位于不同水平，第二初步台阶集群所包含的多个初步台阶组位于不同水平的结构图；
59.图4j为根据一些实施例的一种对第一初步台阶集群和第二初步台阶集群进行第一次预设刻蚀的流程图；
60.图4k为根据一些实施例的一种对第一初步台阶集群和第二初步台阶集群进行第二次预设刻蚀的流程图；
61.图4l为根据一些实施例的一种对第一初步台阶集群和第二初步台阶集群进行第三次预设刻蚀的流程图；
62.图4m为根据一些实施例的一种对第一初步台阶集群和第二初步台阶集群进行第四次预设刻蚀的流程图。
具体实施方式
63.下面将结合附图，对本公开一些实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本公开一部分实施例，而不是全部的实施例。基于本公开所提供的实施例，本领域普通技术人员所获得的所有其他实施例，都属于本公开保护的范围。
64.在本公开的描述中，需要理解的是，术语“中心”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本公开和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本公开的限制。
65.除非上下文另有要求，否则，在整个说明书和权利要求书中，术语“包括”被解释为开放、包含的意思，即为“包含，但不限于”。在说明书的描述中，术语“一个实施例”、“一些实施例”、“示例性实施例”、“示例性地”或“一些示例”等旨在表明与该实施例或示例相关的特定特征、结构、材料或特性包括在本公开的至少一个实施例或示例中。上述术语的示意性表示不一定是指同一实施例或示例。此外，所述的特定特征、结构、材料或特点可以以任何适当方式包括在任何一个或多个实施例或示例中。
66.以下，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本公开实施例的描述中，除非另有说明，“多个”的含义是两个或两个以上。
67.在描述一些实施例时，可能使用了“耦接”和“连接”及其衍伸的表达。例如，描述一些实施例时可能使用了术语“连接”以表明两个或两个以上部件彼此间有直接物理接触或电接触。又如，描述一些实施例时可能使用了术语“耦接”以表明两个或两个以上部件有直接物理接触或电接触。然而，术语“耦接”也可能指两个或两个以上部件彼此间并无直接接
触，但仍彼此协作或相互作用。这里所公开的实施例并不必然限制于本文内容。
[0068]“a、b和c中的至少一个”与“a、b或c中的至少一个”具有相同含义，均包括以下a、b和c的组合：仅a，仅b，仅c，a和b的组合，a和c的组合，b和c的组合，及a、b和c的组合。
[0069]“a和/或b”，包括以下三种组合：仅a，仅b，及a和b的组合。
[0070]
本文中“适用于”或“被配置为”的使用意味着开放和包容性的语言，其不排除适用于或被配置为执行额外任务或步骤的设备。
[0071]
另外，“基于”的使用意味着开放和包容性，因为“基于”一个或多个所述条件或值的过程、步骤、计算或其他动作在实践中可以基于额外条件或超出所述的值。
[0072]
如本文所使用的那样，“约”、“大致”或“近似”包括所阐述的值以及处于特定值的可接受偏差范围内的平均值，其中所述可接受偏差范围如由本领域普通技术人员考虑到正在讨论的测量以及与特定量的测量相关的误差(即，测量系统的局限性)所确定。
[0073]
在本公开的内容中，“在
……
上”、“上方”、和“之上”的含义应当以最宽泛的方式解释，使得“在...上”不仅意味着“直接在某物上”，而且还包括其间具有中间特征或层的“在某物上”的含义，并且“上方”或“之上”不仅意味着在某物“上方”或“之上”，还包括其间没有中间特征或层的在某物“上方”或“之上”的含义(即，直接在某物上)。
[0074]
本文参照作为理想化示例性附图的剖视图和/或平面图描述了示例性实施方式。在附图中，为了清楚，放大了层和区域的厚度。因此，可设想到由于例如制造技术和/或公差引起的相对于附图的形状的变动。因此，示例性实施方式不应解释为局限于本文示出的区域的形状，而是包括因例如制造而引起的形状偏差。例如，示为矩形的蚀刻区域通常将具有弯曲的特征。因此，附图中所示的区域本质上是示意性的，且它们的形状并非旨在示出设备的区域的实际形状，并且并非旨在限制示例性实施方式的范围。
[0075]
如本文所使用的，术语“衬底”是指可以在其上添加后续的材料层的材料。衬底本身可以被图案化。被添加在衬底上的材料可以被图案化或者可以保持不被图案化。此外，衬底可以包括诸如硅、锗、砷化镓、磷化铟等的多种半导体材料。替代地，衬底可以由诸如玻璃、塑料或蓝宝石晶圆之类的非导电材料制成。
[0076]
术语“三维存储器”是指，在衬底的主表面上阵列布置，且沿垂直于衬底的方向延伸的存储单元晶体管串(在本文中被称为“存储单元串”，例如nand存储单元串)，所形成的半导体器件。如本文所使用的，术语“垂直/垂直地”意味着标称上垂直于衬底的主表面(即横向表面)。
[0077]
本公开的一些实施例提供一种三维存储器，包括：半导体结构和外围器件。半导体结构也可以称为阵列器件。
[0078]
外围器件被配置为控制和感测阵列器件。外围器件可以是用于促进阵列器件的操作的任何合适的数字、模拟、和/或混合信号控制和感测，包括但不限于页缓冲器、解码器(例如，行解码器和列解码器)、读出放大器、驱动器(例如，字线驱动器)、电荷泵、电流或电压基准、或电路的任何有源或无源部件(例如，晶体管、二极管、电阻器、或电容器)。
[0079]
外围器件可以包括形成在衬底上的晶体管，在衬底中，全部或一部分晶体管形成在衬底中(例如，在衬底的顶表面下方)和/或直接形成在衬底上。衬底可以由半导体材料制成，例如包括但不限于，硅、锗、绝缘体上硅薄膜(soi)等。
[0080]
在一些实施例中，阵列器件可以设置在外围器件之上，或者，外围器件设置在阵列
器件之上，可以实现同时制作阵列器件和外围器件，避免外围器件和阵列器件制作时相互影响，不利于后面的层在制作过程中的温度选择的问题。
[0081]
在一些实施例中，三维存储器还可以包括阵列互联层，该阵列互联层可以设置在阵列器件和外围器件之间，也可以设置在阵列器件远离外围器件的一侧，或者外围器件远离阵列器件的一侧。通过阵列互联层将外围器件和阵列器件电连接，用于在阵列器件的不同区域之间传递电信号，或者在外围器件和阵列器件之间传递电信号。
[0082]
在一些实施例中，阵列互联包括多个互联层和接触层。在一些实施例中，互联层包括多个金属层。金属层可以由钨、铜、铝或其他适合的材料制成。在一些实施例中，接触层可由钨、铜、铝或其他适合的材料制成。
[0083]
本公开的一些实施例提供一种半导体结构100，如图1a～图1e所示，包括：衬底104、设置于衬底104上的叠层结构101，叠层结构101可以包括沿第一方向z交替叠置的多个绝缘层(如图1e中101a所示)和多个栅导电层101b。在一些实施例中，衬底104可以由半导体材料制成，例如包括但不限于，硅、锗、绝缘体上硅薄膜(soi)等。在一些实施例中，栅导电层101b由导电材料制成，包括但不限于钨、钴、铜、铝、掺杂硅和/或硅化物。绝缘层101a由绝缘材料制成，包括但不限于氧化硅、氮化硅、氮氧化硅或以上材料的组合。
[0084]
在一些实施例中，如图1a和图1b所示，阵列器件100还包括多个存储单元串103，多个存储单元串103沿第一方向z延伸，并贯穿叠层结构101。一个存储单元串103包括沟道结构102，沟道结构102包括半导体通道层和介质层，介质层包括隧道层、存储单元层和阻隔层。半导体通道层中的电子或空穴可以通过隧道层隧穿到存储单元层中，存储单元层用于存储电荷，存储单元层中的电荷的存储或移除决定了半导体通道层的开关状态。在一些实施例中，半导体通道层的材料包括非晶硅、多晶硅或单晶硅。隧道层由氧化硅、氮化硅或者其组合制成。阻隔层的材料包括氧化硅、氮化硅、高绝缘常数绝缘材料或者其组合。存储单元层的材料包括氮化硅、氮氧化硅、硅或以上材料的组合。
[0085]
在一些实施例中，如图1a和图1b，叠层结构101中的栅导电层101b用做多个存储单元串103的选择门或字线，例如沿第一方向z，多层栅导电层101b中位于最下方的栅导电层101b被构造为源端选择栅sgs，多层栅导电层101b中位于最上方的栅导电层101b被构造为漏端选择栅sgd(也可以称为顶选择栅)，多层栅导电层101b中位于中间层的栅导电层101b被构造为多条字线wl(参照图1b中的wl0～wl4)。在此，将选择门和字线统称为栅线wl_0。在一些实施例中，选择门和字线wl由导电材料制成，包括但不限于钨、钴、铜、铝、掺杂硅和/或硅化物。
[0086]
如图1b所示，一个存储单元串103相当于多个平面存储单元的存储容量。因此，三维存储器能够提供较大的存储容量。
[0087]
为了向各栅线传输选择端信号或字线信号，在一些实施例中，如图1a、图1c、图1d和图2a所示，叠层结构101包括沿第二方向x依次排列的第一核心区a1和台阶区b。多个存储单元串103设置在第一核心区a1，此时，如图2c所示，上述多条栅线wl_0包括位于第一核心区a1的多条第一栅线wl_01。如图1c、图1d和图2a所示，在台阶区b，叠层结构101划分成沿第三方向y依次排列的墙体11和台阶结构21。其中，第一方向z、第二方向x和第三方向y两两之间相互垂直。如图1a所示，半导体结构100还包括多个触点k(多个触点k示例的可以包括漏端选择栅触点sgd cnt、源端选择栅触点sgs cnt、源端触点sl cnt和字线触点wl cnt)。如
图2a所示，台阶结构21包括沿第二方向x排列的第一台阶集群211和第二台阶集群212，第二台阶集群212相比于第一台阶集群211远离第一核心区a1。第一台阶集群211和第二台阶集群212均与墙体11的侧壁接触。第一台阶集群211和第二台阶集群212分别包括多个台阶组g，如第一台阶集群211包括的多个台阶组g沿第二方向x依次为g1～g7，第二台阶集群212包括的多个台阶组g沿第二方向x依次为g8～g11。结合图2a和图2c，每个台阶组g包括阶梯排列的多个栅导电图案gm，每个栅导电图案gm位于多个栅导电层101b中的一个栅导电层101b。
[0088]
在一些实施例中，半导体结构100还包括位于源端选择栅sgs下方的源端sl。在一些示例中，多个存储单元串103共用源端sl。
[0089]
在一些实施例中，半导体结构100还包括位线bl，位线bl通过位线触点bl cnt与存储单元串103电连接。
[0090]
需要说明的是，上述多个存储单元串103在x-y平面中形成存储单元阵列，第二方向x和第三方向y例如是存储单元阵列中的两个正交方向：第二方向x例如为字线wl的延伸方向，第三方向y例如为位线bl的延伸方向。第一方向z垂直于x-y平面。
[0091]
为了实现存储区的分块存储，如图1c、图1d和图2a所示，该半导体结构100还包括用于将叠层结构101划分成多个存储块r的隔离沟槽st。多个存储块r在第三方向y上设置，相邻存储块r通过隔离沟槽st间隔。在一些示例中，隔离沟槽st沿第一方向z贯穿叠层结构101，且至少沿第二方向x延伸。
[0092]
这里，以相邻两个存储块r组成一个存储块组为例，一个存储块组中的两个存储块r可以共用一个分离的分区台阶结构(通过隔离沟槽st分离)，两个存储块r呈镜像对称。每个分区台阶结构可以包括m个梯级，每个梯级包括在第三方向的多个子分区，相邻梯级之间的高度差为n个台阶的高度，相邻子分区之间的高度差为1个台阶的高度，其中m为大于等于1的自然数，从而形成二维复合立体台阶结构。
[0093]
其中，一个台阶s可以由一个复合层组成，包括一层绝缘层和一层栅导电层，这时，一个台阶s的高度为一个复合层的高度，此时，一个梯级的高度可以为分区数量的台阶的高度，也即相邻梯级之间的高度差为分区数量的台阶的高度，也就是说，n等于分区数量。
[0094]
如，在每个梯级包括2个子分区的情况下，一个梯级的高度为2个台阶的高度，在每个梯级包括3个子分区的情况下，一个梯级的高度为3个台阶的高度，依次类推，在每个梯级包括n个子分区的情况下，一个梯级的高度为n个台阶的高度。
[0095]
如图2b示出了每个梯级包括在第三方向y上的两个子分区的结构，每个分区台阶结构可以在第三方向y上形成2个台阶s。这时，如图2a所示，每个分区台阶结构可以包括呈镜像对称的两个台阶结构21，这两个台阶结构21通过隔离沟槽st间隔，每个台阶结构21与一个墙体11的侧壁接触。
[0096]
这里，以每个台阶结构21的每个台阶组g包括30个台阶s为例，靠近墙体11的台阶s的层级从下到上可以依次为第1层、第3层、第5层、第7层、第9层、第11层、
…
、第29层，远离墙体11的台阶结构21的层级从下到上为第2层、第4层、第6层、第8层、第10层、第12层、第14层、第16层、
…
、第30层。如图2a和图2c所示，每个台阶s的栅导电图案gm分别与一条栅线(如第一栅线wl_01)位于同一层。
[0097]
其中，为了对台阶s进行清晰地说明，进行如下阐述：每个台阶s比任何位于其更高
水平处的各个台阶s侧向地(例如沿y轴方向)延伸得更远，也可以说，每级台阶s比任何位于其更高水平处的各级台阶s侧向地凸出，使得台阶组的水平横截面(例如在xy平面内的截面)的形状在台阶组中根据与衬底或源极层的顶面(即沿z轴方向相对的两个侧面中位于较高水平处的侧面)的垂直距离而改变。
[0098]
以上介绍了三维存储器的基本结构，随着三维存储器对存储容量的要求越来越高，叠层结构101的层数越来越高，例如，叠层结构101的层数可以达到96层，甚至144层。然而，随着叠层结构101的层数越来越高，如图1c和图1d所示，在后续填充氧化物填充材料时，氧化物填充材料在台阶结构21上的填充深度越来越大，而根据氧化物填充材料的材料特性，氧化物填充材料在填充时的深宽比(填充的深度和宽度之比，宽度是指待填充的结构沿第三方向y的尺寸，这里可以指上述分区台阶结构沿第三方向y的尺寸，也即两个墙体11之间的尺寸)有一定的限制，这就使得在深宽比超过限制时，会造成填充不良，如有些氧化物填充材料在填充比较深时，会出现提前封口的现象，这样一来，会造成填充空洞，而在封口地方应力较为集中，在遇到外力或后续退火过程中则会出现裂缝，从而导致器件结构性能恶化，甚至失效等问题。
[0099]
基于此，在一些实施例中，如图2a和图2c所示，墙体11的上表面上设置有沿第三方向y至少贯穿相邻的两个墙体的凹槽111，第二台阶集群212位于凹槽111的下方。
[0100]
墙体11的上表面是供触点穿过的表面，也即，台阶结构12中台阶s的朝向方向即为上，反之，台阶s的背离方向即为下，第二台阶集群212位于凹槽111的下方，是指第二台阶集群212的最上层的栅导电图案gm与凹槽111的底部齐平，或者，第二台阶集群212的最上层的栅导电图案gm低于凹槽111的底部。
[0101]
在这些实施例中，通过在墙体11的上表面设置凹槽111，由于凹槽111沿第三方向贯穿墙体11，与图1c和图1d相比，相当于减小了氧化物填充材料在第二台阶集群212上的填充深度，可以降低氧化物填充材料在第二台阶集群212上的填充深宽比，从而可以减少填充不良的风险。
[0102]
在一些实施例中，结合图2a、图2c和图2d，台阶区b包括沿第二方向依次排列的第一子区b1和第二子区b2，第一子区b1位于凹槽111靠近第一核心区a1的一侧，凹槽111位于第二子区b2，墙体11包括多条导电线，第一台阶集群211位于第一子区b1，且第一台阶集群211所包含的一个栅导电图案gm与一条第一导电线dl1接触，第一导电线dl1与一条第一栅线wl_01接触。第二台阶集群212位于第二子区b2，且第二台阶集群212所包含的一个栅导电图案gm与一条第二导电线dl2接触，第二导电线dl2与一条第一栅线wl_01接触。其中，第一导电线wl_01为墙体11所包含的一条导电线位于第一子区b1的部分，第二导电线dl2为墙体11所包含的一条导电线位于第一子区b1和第二子区b2的部分。
[0103]
也即，在这些实施例中，对于第一台阶集群211而言，其所包含的一个栅导电图案gm可以通过一条第一导电线dl1电连接至第一核心区a1的一条第一栅线wl_01。也即，第一台阶集群211所包含的栅导电图案gm、第一导电线dl1以及与该栅导电图案gm连接的第一栅线wl_01属于同一栅导电层101b。对于第二台阶集群212而言，其所包含的一个栅导电图案gm可以通过一条第二导电线204电连接至第一核心区a1的一条第一栅线wl_01。也即，第二台阶集群212所包含的栅导电图案gm、第二导电线204以及与该栅导电图案gm连接的第一栅线wl_01属于同一栅导电层101b。通过在第一台阶集群21和第二台阶集群22各自所包含的
栅导电图案gm上连接触点，即可向实现向各自连接的第一栅线wl_01传输信号。
[0104]
其中，以第一台阶集群211所包含的栅导电图案gm属于台阶组g2，第二台阶集群212所包含的栅导电图案gm属于台阶组g8为例，台阶组g2所包含的栅导电图案gm通过一条第一导电线dl1电连接至第一核心区的一条第一栅线wl_01如图2d所示，台阶组g2所包含的栅导电图案gm通过一条第二导电线dl2电连接至第一核心区a1的一条第一栅线wl_01如图2d所示。
[0105]
需要说明的是，上述示出了台阶组g2和台阶组g8所包含的栅导电图案gm位于不同的栅导电层中的情形，本领域的技术人员能够理解的是，在台阶组g2和台阶组g8所包含的栅导电图案gm位于同一栅导电层中时，台阶组g2所包含的栅导电图案gm通过第一导电线dl1电连接至第一核心区a1的一条第一栅线wl_01，第二导电线dl2包括第一导电线dl1，且台阶组g2和台阶组g8所包含的栅导电图案gm均连接至同一第一栅线wl_01。
[0106]
在一些实施例中，触点k由导电材料制成，包括但不限于钨、钴、铜、铝、和/或硅化物。
[0107]
在一些实施例中，结合图2c和图2e所示，该半导体结构还包括绝缘部112，绝缘部112嵌入凹槽111内，并与凹槽11的侧壁接触。
[0108]
在这些实施例中，该绝缘部112的材料可以为氧化物材料，也即，如图2e所示，为对凹槽111进行氧化物填充后的结构。
[0109]
当然，在另一些实施例中，该绝缘部112还可以设置于第一台阶集群211和第二台阶集群212之上，也即对第一台阶集群211和第二台阶集群212所包含的台阶组所在区域进行填充，最终得到的产品可以是第一台阶集群211、第二台阶集群212以及凹槽111内均填充有氧化物材料，且触点k穿过氧化物材料与第一台阶集群211和第二台阶集群212电连接的结构。
[0110]
在一些实施例中，如图2a所示，第一台阶集群211包括的多个台阶组g中，最靠近凹槽111的台阶组为第一台阶组，如图2a中的g7，第一台阶组中至少部分栅导电图案gm高于凹槽111的底部111a。
[0111]
第一台阶组中至少部分栅导电图案gm高于凹槽111的底部111a是指，第一台阶组中部分栅导电图案gm高于凹槽111的底部111a，或者，第一台阶组中全部栅导电图案gm均高于凹槽111的底部111a，这里，在第一台阶组中部分栅导电图案gm高于凹槽111的底部111a的情况下，第一台阶组中最下层的栅导电图案gm与凹槽111的底部111a齐平，或者，第一台阶组中至少最下层的栅导电图案gm低于凹槽111的底部111a。在第一台阶组中全部栅导电图案gm高于凹槽111的底部111a的情况下，第一台阶组中最下层的栅导电图案gm高于凹槽111的底部111a。
[0112]
在这些实施例中，通过使第一台阶组中至少部分栅导电图案gm高于凹槽111的底部111a，第一台阶组还可以将第一台阶集群211中的其余台阶组和第二台阶集群212分隔开来，如图2f所示，第一台阶组将第一台阶集群211中的其余台阶组和第二台阶集群212分隔为两个凹槽结构w2，与如图1d所示，由第一台阶集群211和第二台阶集群212形成一个大的凹槽结构w1相比，在第一台阶集群211和第二台阶集群212上填充氧化物填充材料时，氧化物填充材料被分别填充在两个凹槽结构w2中，从而可以将氧化物填充材料产生的应力从一个凹槽结构w1分解到两个凹槽结构w2中，进而可以减小应力和膨胀所带来的缺陷。
[0113]
另外，与第一台阶集群211和第二台阶集群212形成一个大的凹槽结构w1相比，第一台阶组还能够起到支撑的作用。
[0114]
在一些实施例中，第一台阶组中最上层dl的栅导电图案gm，位于多个栅导电层101b中的最上层的栅导电层101b。
[0115]
在这些实施例中，第一台阶组中的最上层的栅导电图案gm可以与墙体11的上表面齐平，也即，第一台阶组处于较高的水平位置处，可以起到类似于墙体11的支撑作用。
[0116]
在一些实施例中，第一台阶集群211包括的多个台阶组中，最远离凹槽111的台阶组为第二台阶组，如图2a中的g1，第二台阶组中至少部分栅导电图案gm高于第一台阶集群211中与第二台阶组相邻的台阶组所包含的最上层的栅导电图案gm。
[0117]
第二台阶组中至少部分栅导电图案gm高于第一台阶集群211中与第二台阶组相邻的台阶组所包含的最上层的栅导电图案gm，是指，在第一台阶集群211中，第二台阶组中部分栅导电图案gm高于与其相邻的台阶组所包含的最上层的栅导电图案gm，或者，第二台阶组中全部栅导电图案gm均高于与其相邻的台阶组所包含的最上层的栅导电图案gm，这里，在第二台阶组中部分栅导电图案gm高于与其相邻的台阶组所包含的最上层的栅导电图案gm的情况下，第二台阶组中最下层的栅导电图案gm和与其相邻的台阶组所包含的最上层的栅导电图案gm齐平，或者，第二台阶组中至少最下层的栅导电图案gm低于与其相邻的台阶组所包含的最上层的栅导电图案gm。在第二台阶组中全部栅导电图案gm高于与其相邻的台阶组所包含的最上层的栅导电图案gm的情况下，第二台阶组中最下层的栅导电图案gm高于与其相邻的台阶组所包含的最上层的栅导电图案gm。
[0118]
在这些实施例中，通过使第二台阶组中至少部分栅导电图案gm高于第一台阶集群211中与第二台阶组相邻的台阶组所包含的最上层的栅导电图案gm，能够使第二台阶组处于较高的水平处，从而可以在第一台阶组处于较高的水平的情况下，如图2f所示，使第一台阶集群211中的多个台阶组沿第二方向x呈先降低后升高的趋势，与第一台阶集群211中多个台阶组沿第二方向x呈逐渐升高或逐渐降低的趋势相比，可以将应力分解到多个台阶组上，避免应力集中所带来的填充不良。
[0119]
在一些实施例中，如图2a所示，第二台阶组(如图2a中的g7)中，至少部分栅导电图案gm中的每个栅导电图案gm与第一台阶组(如图2a中的g1)中的至少一个栅极导电图案gm位于同一栅导电层101b中。
[0120]
第二台阶组中，至少部分栅导电图案gm中的每个栅导电图案gm与第一台阶组中的至少一个栅导电图案gm位于同一栅导电层101b中，是指，第二台阶组中，部分栅导电图案gm中的每个栅导电图案gm与第一台阶组中的一个栅导电图案gm位于同一栅导电层101b中，或者，第二台阶组中，全部栅导电图案gm中的每个栅导电图案gm与第一台阶组中的一个栅导电图案gm位于同一栅导电层101b中。
[0121]
如图2a所示，示出了第二台阶组中，全部栅导电图案gm中的每个栅导电图案gm与第一台阶组中的一个栅导电图案gm位于同一栅导电层101b中的情形。本领域技术人员能够理解的是，这里仅示出了第一台阶组和第二台阶组中栅导电图案gm的层数相同，且第二台阶组中最上层的栅导电图案gm高于第一台阶组中最上层的栅导电图案gm(如第二台阶组中最上层的栅导电图案gm与第一台阶组中最上层的栅导电图案gm齐平，或者，第二台阶组中最上层的栅导电图案gm的高度高于第一台阶组中最上层的栅导电图案gm的高度)的情形，
在一些实施例中，第一台阶组中栅导电图案gm的层数和第二台阶组中栅导电图案gm的层数也可以不同，此时，第二台阶组中最上层的栅导电图案gm高于第一台阶组中最上层的栅导电图案gm，或者，第一台阶组中最上层的栅导电图案gm高于第二台阶组中最上层的栅导电图案gm，在此不做具体限定。
[0122]
在一些实施例中，多个触点k可以包括与第一台阶集群211耦接的多个第一触点。位于同一栅导电层101b且属于不同台阶组的两个栅导电图案gm中，其中一个栅导电图案gm与多个第一触点中的至少一个接触，另一个栅导电图案gm与多个第一触点均不接触。
[0123]
如图2a所示，以位于同一栅导电层101b且属于不同台阶组的两个栅导电图案gm分别属于第一台阶组和第二台阶组为例，第二台阶组中全部的栅导电图案gm与第一台阶组中的至少一个栅导电图案gm位于同一栅导电层101b，多个触点可以全部与第二台阶组接触，此时，第一台阶组作为虚拟台阶组，起到支撑的作用，或者，多个触点中的部分与第一台阶组接触，其余部分与第二台阶组接触，此时，第二台阶组在起到支撑作用的同时，第二台阶组中的部分台阶还起到电连接的作用。
[0124]
在另一些实施例中，位于同一栅导电层101b中且属于不同台阶组的两个栅导电图案gm，分别与不同的第一触点接触。也即，第一台阶组在起到支撑作用的同时，第一台阶组中的全部台阶均起到电连接的作用。
[0125]
在一些实施例中，第一台阶集群211包括的多个台阶组中，处于最低位置处的一台阶组为第三台阶组，如图2a中的g4，第二台阶集群212包括的台阶组中，处于最高位置处的一台阶组为第四台阶组，如图2a中的g8，第三台阶组中最下层的栅导电图案gm和第四台阶组中最上层的栅导电图案gm位于多个栅导电层101b中相邻的两个栅导电层101b。
[0126]
在这些实施例中，通过使第三台阶组中最下层的栅导电图案和第四台阶组中最上层的栅导电图案位于多个栅导电层101b中相邻的两个栅导电层101b，可以实现对台阶结构21的有效和充分利用，实现对所有的栅线进行信号传输。
[0127]
在一些实施例中，同一个台阶集群中包括的多个台阶组中，相邻的两个台阶组的倾斜方向相反。
[0128]
如图2a所示，在第一台阶集群211中，沿第二方向x依次排列的第1个台阶组(g1)向第二方向x的负方向倾斜，沿第二方向x依次排列的第2个台阶组(g2)向第二方向x的正方向倾斜，沿第二方向x依次排列的第3个台阶组(g3)向第二方向x的负方向倾斜。在第二台阶集群212中，沿第二方向x排列的第1个台阶组(g8)向第二方向x的负方向倾斜，沿第二方向x依次排列的第2个台阶组(g9)向第二方向x的正方向倾斜，沿第二方向x依次排列的第3个台阶组(g10)向第二方向x的负方向倾斜。
[0129]
在这些实施例中，相比于相邻的两个台阶组的倾斜方向相同，在相邻的两个台阶组的倾斜方向相反的情况下，一方面，在制作时，相邻的两个台阶组可以通过同一掩膜图案进行修剪刻蚀得到，可以减少掩膜板的用量以及修剪刻蚀的次数，另一方面，在这种结构下，能够使最终形成的台阶结构21中的各个台阶组之间相互错开，使台阶组分布更加分散，可以使台阶结构21化整为零，将应力分解到台阶组上，从而可以避免应力集中，进而可以提高整个半导体结构的结构稳定性。
[0130]
在一些实施例中，第一台阶组和第二台阶集群212中与第一台阶组相邻的台阶组的倾斜方向相反。
[0131]
第二台阶集群212中与第一台阶组相邻的台阶组是指，第二台阶集群212中沿第二方向x依次排列的第1个台阶组，也即g8。
[0132]
在这些实施例中，通过使第一台阶组和第二台阶集群212中与第一台阶组相邻的台阶组的倾斜方向相反，具有与上述同一集群中相邻的两个台阶组的倾斜方向相反相同的技术效果，在此不再赘述。
[0133]
在一些实施例中，如图2a所示，叠层结构101还包括：第二核心区a2，第二核心区a2位于台阶区b远离第一核心区a1的一侧。台阶结构21还包括：第三台阶集群213，第三台阶集群213位于凹槽11远离第一台阶集群211的一侧，且第三台阶集群213与墙体1的侧壁接触。其中，第三台阶集群213包括多个台阶组，如图2a所示的沿第二方向依次排列的g12～g18。每个台阶组包括阶梯排列的多个栅导电图案gm，每个栅导电图案gm位于多个栅导电层101b中的一个栅导电层101b。
[0134]
在这些实施例中，第一台阶集群211和第三台阶集群213分别设置于凹槽111沿第二方向x的相对两侧，这时，如图2c和图2g所示，多个栅线还可以包括位于第二核心区a2的多条第二栅线wl_02，台阶区b可以还包括第三子区b3，第三子区b3位于凹槽111靠近第二核心区a2的一侧，第三台阶集群213位于第三子区b3。这时，如图2g所示，第三台阶集群213所包含的一个栅导电图案gm可以与一条第三导电线dl3接触，第三导电线dl3与一条第二栅线wl_02接触，第二台阶集群212所包含的一个栅导电图案gm与一条第四导电线dl4接触，第四导电线dl4与一条第二栅线wl_02接触。其中，第三导电线dl3为墙体11所包含的一条导电线位于第三子区b3的部分，第四导电线dl4为墙体11所包含的一条导电线位于第二子区b2和第三子区b3的部分。
[0135]
在这些实施例中，与上述的第一台阶集群211所包含的一个栅导电图案gm通过一条第一导电线电dl1连接至一条第一栅线wl_01，第二台阶集群212所包含的一个栅导电图案gm通过一条第二导电线dl2电连接至一条第一栅线wl_01相类似地，第三台阶集群213所包含的一个栅导电图案gm可以通过一条第三导电线dl3电连接至一条第二栅线wl_02，第二台阶集群212所包含的一个栅导电图案gm通过一条第四导电线dl4电连接至一条第二栅线wl_02，从而可以实现向多条第二栅线wl_02传输信号，从而可以实现双边驱动。
[0136]
如图2f所示，以第三台阶集群213所包含的栅导电图案gm属于台阶组g17，第二台阶集群212所包含的栅导电图案gm属于台阶组g8为例，台阶组g17所包含的栅导电图案gm通过一条第三导电线dl3电连接至第二核心区a2的一条第二栅线wl_02，台阶组g8所包含的栅导电图案gm通过一条第四导电线dl4电连接至第二核心区a2的一条第二栅线wl_02。
[0137]
其中，第三台阶集群213所包含的栅导电图案gm、第三导电线dl3和与该栅导电图案gm连接的第二栅线wl_02属于同一栅导电层，第二台阶集群212所包含的栅导电图案gm、第四导电线dl4和与该栅导电图案gm连接的第二栅线wl_02属于同一栅导电层。
[0138]
也即，在这些实施例中，可以应用于双边驱动，另一方面，在此结构中，利用台阶结构21布置的特点，在墙体11对应台阶结构21的中部设置凹槽111，一方面不会对双边驱动造成影响，也即，采用位于凹槽111靠近第一核心区a1一侧的第一台阶集群211向位于第一核心区a1的上层的第一栅线wl_01传输信号，采用位于凹槽111靠近第二核心区a2的第三台阶集群213向位于第二核心区a2的上层的第二栅线wl_02传输信号，而采用位于凹槽111下方的第二台阶集群212向第一核心区a1和第二核心区a2的下层的第一栅线wl_01和第二栅线
wl_02均传输信号。另一方面，还可以起到分解绝缘材料的应力的作用，从而可以减少填充不良等问题。
[0139]
在一些实施例中，如图2a所示，第三台阶集群213包括的多个台阶组中，最靠近凹槽111的第五台阶组，也即g12。第五台阶组中至少部分栅导电图案高于凹槽111的底部111a。
[0140]
第五台阶组中至少部分栅导电图案gm高于凹槽11的底部111a是指，第五台阶组中部分栅导电图案gm高于凹槽111的底部111a，或者，第五台阶组中全部栅导电图案gm均高于凹槽111的底部111a，这里，在第五台阶组中部分栅导电图案gm高于凹槽111的底部111a的情况下，第五台阶组中最下层的栅导电图案gm与凹槽111的底部111a齐平，或者，第五台阶组中至少最下层的栅导电图案gm低于凹槽111的底部111a。在第五台阶组中全部栅导电图案gm高于凹槽111的底部111a的情况下，第五台阶组中最下层的栅导电图案gm高于凹槽111的底部111a。
[0141]
在这些实施例中，通过使第五台阶组中至少部分栅导电图案gm高于凹槽111的底部111a，第五台阶组可以将第三台阶集群213中的其余台阶组和第二台阶集群212分隔开来，如图2f所示，第五台阶组将第三台阶集群213中的其余台阶组和第二台阶集群212分隔为两个凹槽结构w2，与如图1c所示，由第一台阶集群211和第三台阶集群213形成一个大的凹槽结构w1相比，在第一台阶集群211和第三台阶集群213上填充氧化物填充材料时，氧化物填充材料被分别填充在两个凹槽结构w2中，从而可以将氧化物填充材料产生的应力从一个凹槽结构w1分解到两个凹槽结构w2中，进而可以减小应力和膨胀所带来的缺陷。
[0142]
同时，与如图3a和图3b所示，第一台阶集群211、第二台阶集群212和第三台阶集群213形成一个大的凹槽结构w1相比，在第一台阶组中至少部分栅导电图案gm和第五台阶组中至少部分栅导电图案gm均高于凹槽111的底部的情况下，第一台阶组和第五台阶组可以将一个大的凹槽结构w1分隔为三个凹槽结构w2，这样，在第一台阶集群211、第二台阶集群212和第三台阶集群213上填充氧化物填充材料时，氧化物填充材料被分别填充在三个凹槽结构w2中，从而可以将绝缘材料产生的应力从一个凹槽结构w1分解到三个凹槽结构w2中，进而可以减小应力和膨胀所带来的缺陷。
[0143]
在一些实施例中，第五台阶组中最上层的栅导电图案gm位于多个栅导电层101b中的最上层的栅导电层101b中。
[0144]
在这些实施例中，第五台阶组中的最上层的栅导电图案gm可以与墙体11的上表面齐平，也即，第五台阶组处于较高的水平位置处，可以起到类似于墙体11的支撑作用。
[0145]
在一些实施例中，第三台阶集群213包括的多个台阶组中，最远离凹槽111的台阶组为第六台阶组，第六台阶组中至少部分栅导电图案gm高于第三台阶集群213中与第六台阶组相邻的台阶组所包含的最上层的栅导电图案gm。
[0146]
第六台阶组中至少部分栅导电图案gm高于第三台阶集群213中与第六台阶组相邻的台阶组所包含的最上层的栅导电图案gm，是指，在第三台阶集群213中，第六台阶组中部分栅导电图案gm高于与其相邻的台阶组所包含的最上层的栅导电图案gm，或者，第六台阶组中全部栅导电图案gm均高于与其相邻的台阶组所包含的最上层的栅导电图案gm，这里，在第六台阶组中部分栅导电图案gm高于与其相邻的台阶组所包含的最上层的栅导电图案gm的情况下，第六台阶组中最下层的栅导电图案gm和与其相邻的台阶组所包含的最上层的
栅导电图案gm齐平，或者，第六台阶组中至少最下层的栅导电图案gm低于与其相邻的台阶组所包含的最上层的栅导电图案gm。在第六台阶组中全部栅导电图案gm高于与其相邻的台阶组所包含的最上层的栅导电图案gm的情况下，第六台阶组中最下层的栅导电图案gm高于与其相邻的台阶组所包含的最上层的栅导电图案gm。
[0147]
在这些实施例中，通过使第六台阶组中至少部分栅导电图案gm高于第三台阶集群213中与第六台阶组相邻的台阶组所包含的最上层的栅导电图案gm，能够使第六台阶组处于较高的水平处，从而可以在第五台阶组处于较高的水平的情况下，如图2f所示，使第三台阶集群213中的多个台阶组沿第二方向x呈先降低后升高的趋势，与第三台阶集群213中多个台阶组沿第二方向x呈逐渐升高或逐渐降低的趋势相比，可以将填充的氧化物材料所产生的应力分解到各个台阶组上，从而可以避免应力集中所带来的填充不良。
[0148]
在一些实施例中，第六台阶组中，至少部分栅导电图案gm中的每个栅导电图案gm与第五台阶组中的至少一个栅导电图案gm位于同一栅导电层101b。
[0149]
第六台阶组中，至少部分栅导电图案gm中的每个栅导电图案gm与第五台阶组中的至少一个栅导电图案gm位于同一栅导电层101b中，是指，第六台阶组中，部分栅导电图案gm中的每个栅导电图案gm与第五台阶组中的一个栅导电图案gm位于同一栅导电层101b中，或者，第六台阶组中，全部栅导电图案gm中的每个栅导电图案gm与第五台阶组中的一个栅导电图案gm位于同一栅导电层101b中。
[0150]
如图2a所示，示出了第六台阶组中，全部栅导电图案gm中的每个栅导电图案gm与第五台阶组中的一个栅导电图案gm位于同一栅导电层101b中的情形。本领域技术人员能够理解的是，这里仅示出了第五台阶组和第六台阶组中栅导电图案gm的层数相同，且第六台阶组中最上层的栅导电图案gm高于第五台阶组中最上层的栅导电图案gm(如第六台阶组中最上层的栅导电图案gm与第五台阶组中最上层的栅导电图案gm齐平，或者，第六台阶组中最上层的栅导电图案gm的高度高于第五台阶组中最上层的栅导电图案gm的高度)的情形，在一些实施例中，第五台阶组中栅导电图案gm的层数和第二台阶组中栅导电图案gm的层数也可以不同，此时，第六台阶组中最上层的栅导电图案gm高于第一台阶组中最上层的栅导电图案gm，或者，第五台阶组中最上层的栅导电图案gm高于第六台阶组中最上层的栅导电图案gm，在此不做具体限定。
[0151]
在一些实施例中，多个触点还包括：与第三台阶集群213耦接的多个第二触点。位于同一栅导电层101b中且属于不同台阶组的两个栅导电图案中，其中一个栅导电图案gm与多个第二触点中的至少一个接触，另一个栅导电图案gm与多个第二触点均不接触。
[0152]
如图2a所示，以位于同一栅导电层101b且属于不同台阶组的两个栅导电图案gm分别属于第五台阶组和第六台阶组为例，第六台阶组中全部的栅导电图案gm与第五台阶组中的至少一个栅导电图案gm位于同一栅导电层101b，多个触点可以全部与第六台阶组接触，此时，第五台阶组作为虚拟台阶组，起到支撑的作用，或者，多个触点中的部分与第五台阶组接触，其余部分与第六台阶组接触，此时，第六台阶组在起到支撑作用的同时，第六台阶组中的部分台阶还起到电连接的作用。
[0153]
在另一些实施例中，位于同一栅导电层101b中且属于不同台阶组的两个栅导电图案gm，分别与不同的第二触点接触。也即，第五台阶组在起到支撑作用的同时，第五台阶组中的全部台阶均起到电连接的作用。
[0154]
在一些实施例中，如图2a所示，第一台阶集群211中多个栅导电图案gm中的每个栅导电图案gm，与第三台阶集群213中对应的至少一个栅导电图案gm包含在同一栅导电层101b中。
[0155]
也即，第一台阶集群211中的每个栅导电图案在第三台阶集群213中均能够找到对应高度的栅导电图案。从而可以实现第一核心区a1和第二核心区a2相同层级的第一栅线wl_01和第二栅线wl_02的电性引出。
[0156]
在一些实施例中，在第三台阶集群213中，相邻的两个台阶组的倾斜方向相反。
[0157]
如图2a所示，在第三台阶集群213中，沿第二方向x依次排列的第1个台阶组(g12)向第二方向x的正方向倾斜，沿第二方向x依次排列的第2个台阶组(g13)向第二方向x的负方向倾斜，沿第二方向x依次排列的第3个台阶组(g14)向第二方向x的正方向倾斜。
[0158]
在这些实施例中，相比于相邻的两个台阶组的倾斜方向相同，在相邻的两个台阶组的倾斜方向相反的情况下，一方面，在制作时，相邻的两个台阶组可以通过同一掩膜图案进行修剪刻蚀得到，可以减少掩膜图案的用量以及修剪刻蚀的次数，另一方面，在这种结构下，能够使最终形成的台阶结构21中的各个台阶组之间相互错开，使台阶组分布更加分散，可以使台阶结构21化整为零，将应力分解到台阶组上，从而可以避免应力集中，进而可以提高整个半导体结构的结构稳定性。
[0159]
在一些实施例中，第五台阶组和第二台阶集群212中与第五台阶组相邻的台阶组的倾斜方向相反。
[0160]
第二台阶集群212中与第五台阶组相邻的台阶组是指，第二台阶集群212中沿第二方向x依次排列的最后1个台阶组，也即g11。
[0161]
在这些实施例中，通过使第五台阶组和第二台阶集群212中与第五台阶组相邻的台阶组的倾斜方向相反，具有与上述同一集群中相邻的两个台阶组的倾斜方向相反相同的技术效果，在此不再赘述。
[0162]
其中，第一台阶集群211和第三台阶集群213在第二方向x上可以是对称的，也可以是非对称的，在此不做具体限定。在本公开的实施例中，仅示出了第一台阶集群211和第三台阶集群213在第二方向x上是非对称的情形。
[0163]
本公开的一些实施例还提供了一种存储系统。图3a为根据一些实施例的存储系统的框图。图3b为根据另一些实施例的存储系统的框图。参见图3a和图3b，存储系统1包括三维存储器10和控制器20。其中，三维存储器10可以为上述任一实施例提供的三维存储器。控制器20耦合至三维存储器10，以控制三维存储器10存储数据。
[0164]
其中，存储系统1可以集成到各种类型的存储设备中，例如，包括在相同封装(例如，通用闪存存储(universal flash storage，简称ufs)或嵌入式多媒体卡(embedded multi media card，简称emmc)封装)中。也就是说，存储系统1可以应用于并且封装到不同类型的电子产品中，例如，移动电话、台式计算机、膝上型计算机、平板计算机、车辆计算机、游戏控制台、打印机、定位设备、可穿戴电子设备、智能传感器、虚拟现实(virtual reality，简称vr)设备、增强现实(augmented reality，简称ar)设备或者其中具有储存器的任何其他合适的电子设备。
[0165]
在一些实施例中，参见图3a，存储系统1包括控制器20和一个三维存储器10，存储系统1可以被集成到存储器卡中。
[0166]
其中，存储器卡包括pc卡(pcmcia，个人计算机存储器卡国际协会)、紧凑型闪存(compact flash，简称cf)卡、智能媒体(smart media，简称sm)卡、存储器棒、多媒体卡(multimedia card，简称mmc)、安全数码(secure digital memory card，简称sd)卡、ufs中的任一种。
[0167]
在另一些实施例中，参见图3b，存储系统1包括控制器20和多个三维存储器10，存储系统1集成到固态硬盘(solid state drives，简称ssd)中。
[0168]
在存储系统1中，在一些实施例中，控制器20被配置为用于在低占空比环境中操作，例如，sd卡、cf卡、通用串行总线(universal serial bus，简称usb)闪存驱动器、或用于个人计算器、数字相机、移动电话等电子设备中使用的其他介质。
[0169]
在另一些实施例中，控制器20被配置为用于在高占空比环境ssd或emmc中操作，ssd或emmc用于智能电话、平板计算机、膝上型计算机等移动设备的数据储存器以及企业存储阵列。
[0170]
在一些实施例中，控制器20可以被配置为管理存储在三维存储器10中的数据，并且与外部设备(例如主机)通信。在一些实施例中，控制器20还可以被配置为控制三维存储器10的操作，例如，读取、擦除和编程操作。在一些实施例中，控制器20还可以被配置为管理关于存储在或要存储在三维存储器10中的数据的各种功能，包括坏块管理、垃圾收集、逻辑到物理地址转换、损耗均衡中的至少一种。在一些实施例中，控制器20还被配置为处理关于从三维存储器10读取的或者被写入到三维存储器10的数据的纠错码。
[0171]
当然，控制器20还可以执行任何其他合适的功能，例如，格式化三维存储器10。例如，控制器20可以通过各种接口协议中的至少一种与外部设备(例如，主机)通信。
[0172]
需要说明的是，接口协议包括usb协议、mmc协议、外围部件互连(pci)协议、pci高速(pci-e)协议、高级技术附件(ata)协议、串行ata协议、并行ata协议、小型计算机小型接口(scsi)协议、增强型小型磁盘接口(esdi)协议、集成驱动电子设备(ide)协议、firewire协议中的至少一种。
[0173]
本公开的一些实施例还提供了一种半导体结构的制备方法。可以使用该方法制作上述任一实施例提供的半导体结构。基于上文所述，通过该半导体结构的制作方法制作的半导体结构可以具有依次设置的第一核心区、台阶区以及第二核心区。对于半导体结构的第一核心区、台阶区以及第二核心区的说明可以参照上文对半导体结构的说明，在此不再赘述。
[0174]
该半导体结构的制备方法包括：
[0175]
s1)如图4a所示，形成初始叠层结构101_1，初始叠层结构101_1包括沿第一方向交替叠置的多个绝缘层和多个牺牲层。
[0176]
示例的，可以采用化学气相沉积法、物理气相沉积法、原子层沉积法等方法在衬底上交替沉积绝缘层与牺牲层，一个绝缘层和一个牺牲层构成一个层级，该初始叠层结构101_1示例的可以是8层级、16层级、32层级、64层级、96层级、128层级、136层级、144层级甚至300层级等。
[0177]
其中，绝缘层的材料可以是氧化硅，牺牲层的材料可以是氮化硅。
[0178]
初始叠层结构101_1中除了牺牲层与上文所述的栅导电层的材料不同外，其余结构的位置、材料和功能等特性均与叠层结构中的相应结构相同。因此，如无特别说明，对于
初始叠层结构101_1中其余结构，可以参照上文中对叠层结构101中相应结构的说明，下文将不再赘述。具体地，如无特别说明，下文中，初始叠层结构中名称带有“初始”的各个结构均可以参照上文中对叠层结构中相应结构的说明。
[0179]
由于待形成的半导体结构具有第一核心区a1、台阶区b以及第二核心区a2，因此，相应地，初始叠层结构101_1也具有第一核心区a1、台阶区b以及第二核心区a2。
[0180]
s2)如图4b所示，将初始叠层结构101_1划分为沿第二方向排列的第一核心区a1和台阶区b。
[0181]
具体的，可以在初始叠层结构101_1上形成分区台阶201，分区台阶201可以将初始叠层结构101_1划分为第一核心区a1、第二核心区a2和台阶区b。这里仅是以双边驱动为例进行的说明，分区台阶201可以作为存储单元串102的顶层选择栅的连接台阶。
[0182]
其中，在初始叠层结构101_1上形成分区台阶201，具体包括：沿第二方向x，对初始叠层结构101_1的最上面的几层复合层进行修剪刻蚀，形成两个相互对称的分区台阶201a和201b，通过两个分区台阶201a和201b，将初始叠层结构101_1划分为依次排列的第一核心区a1、台阶区b和第二核心区a2。
[0183]
其中，对应修剪刻蚀的层级数可以为2～3层，且形成的台阶区b位于第一核心区a1和第二核心区a2之间。
[0184]
s3)如图4c所示，在初始叠层结构101_1上且位于台阶区b形成沿第三方向y依次排列的初始墙体11_1和初始台阶结构21_1。初始墙体11_1的上表面上设置有沿第三方向y至少贯穿相邻的两个初始墙体11_1的凹槽111，初始台阶结构21_1包括沿第二方向x排列的第一初始台阶集群211_1和第二初始台阶集群212_1，第一初始台阶集群211_1和第二初始台阶集群212_1均与墙体1的侧壁接触，且第二初始台阶集群212位于凹槽111的下方。其中，第一方向z、第二方向x和第三方向y两两之间相互垂直。第一初始台阶集群211_1和第二初始台阶集群212_1均包括多个初始台阶组，每个初始台阶组包括阶梯排列的多个牺牲图案，每个牺牲图案位于多个牺牲层中的一个牺牲层。
[0185]
如图4c所示，第一初始台阶集群211_1可以包括7个台阶组，如g1’～g7’，第二初始台阶集群212_1可以包括4个台阶组，如g8’～g11’。
[0186]
这里，以一个存储块r为例，第一台阶集群211和第二台阶集群212可以属于分区台阶结构所包含的一个台阶结构21。两个墙体1之间形成一个台阶分区bi。分区台阶结构可以包括m个梯级，每个梯级包括在第三方向的多个子分区，相邻梯级之间的高度差为n个台阶的高度，相邻子分区之间的高度差为1个台阶的高度，其中m为大于等于1的自然数，从而形成二维复合立体台阶结构。
[0187]
在初始叠层结构101_1上且位于台阶区b形成沿第三方向y依次排列的初始墙体11_1和初始台阶结构21_1，如图4d～图4g所示，包括：
[0188]
s31、如图4d所示，将初始叠层结构101_1位于台阶区b的部分沿第三方向y划分出墙体区bj和台阶分区bi，其中，如图4d所示，虚线框所示区域为台阶分区bi，两个台阶分区bi之间的区域为bj。
[0189]
s32、对初始叠层结构101_1位于墙体区bj的部分进行保护，对初始叠层结构101_1位于台阶分区bi的部分进行刻蚀，得到位于墙体区bj的初始墙体11_1和位于台阶分区bi的初始台阶结构21_1。
[0190]
其中，在一些实施例中，如图4e所示，台阶分区bi可以包括沿第二方向依次分布的多个第四子区b4和多个第五子区b5，每个第四子区b4包括：第一保护区b4i1和位于第一保护区b4i1远离第一核心区a1一侧的第一刻蚀区b4i2，每个第五子区b5包括：第二保护区b5i1和位于第二保护区b5i1靠近第一核心区a1一侧的第二刻蚀区b5i2。
[0191]
对初始叠层结构101_1位于台阶分区bi的部分进行刻蚀，包括：
[0192]
如图4e和图4f所示，对初始叠层结构101_1位于第一保护区b4i1和第二保护区b5i1的部分进行保护，对初始叠层结构101_1位于第一刻蚀区b4i2和第二刻蚀区b5i2的部分进行修剪刻蚀，得到初步台阶结构21_2，初步台阶结构21_2包括沿第二方向依次排列的第一初步台阶集群211_2和第二初步台阶集群212_2，第一初步台阶集群211_2和第二初步台阶集群212_2均包括多个初步台阶组，多个初步台阶组位于同一水平处。且对于多个初步台阶组而言，沿第二方向，相邻的两个初步台阶组的倾斜方向相反。
[0193]
需要说明的是，在本文中，a和b位于同一水平处可以意指，以半导体结构中的一点(例如半导体结构的中心)为原点，以衬底指向半导体结构或源极层指向半导体结构的方向为z轴正方向，相对于该原点，a的中心和b的中心沿z轴方向的坐标彼此相等。类似地，a位于比b更高的水平处可以意指，以半导体结构中的一点(例如半导体结构的中心)为原点，以衬底指向半导体结构或源极层指向半导体结构的方向为z轴正方向，相对于该原点，a的中心沿z轴方向的坐标大于b的中心沿z轴方向的坐标。a位于比b更低的水平处可以意指，以半导体结构中的一点(例如半导体结构的中心)为原点，以衬底指向半导体结构或源极层指向半导体结构的方向为z轴正方向，相对于该原点，a的中心沿z轴方向的坐标小于b的中心沿z轴方向的坐标。
[0194]
对于多个初步台阶组而言，沿第二方向，相邻的两个初步台阶组的倾斜方向相反，是指在任意相邻的两个初步台阶组中，若沿第二方向依次排列的第1个台阶组(如g1”)向第二方向x的负方向倾斜，则沿第二方向依次排列的第2个台阶组(如g2”)向第二方向x的正方向倾斜，若沿第二方向依次排列的第一个台阶组(如g2”)向第二方向x的正方向倾斜，则沿第二方向依次排列的第二个台阶组(如g3”)向第二方向x的负方向倾斜。
[0195]
在这些实施例中，由于多个初步台阶组处于同一水平处，且沿第二方向，相邻的两个初步台阶组的倾斜方向相反，因此，第一初步台阶集群211_2和第二初步台阶集群212_2满足镜像对称分布的条件，也即如图4f所示，多个初步台阶组的层级数相同，且多个初步台阶组呈镜像对称。
[0196]
当然，如图4f所示，该初步台阶结构21_2还可以包括第三初步台阶集群213_2，这时，多个初步台阶组可以分别记为g1”～g18”，且两两之间呈镜像对称。
[0197]
在一些实施例中，可以采用掩膜图案对初始叠层结构101_1位于第一保护区b4i1和第二保护区b5i1的部分进行保护，并在掩膜图案的保护和多次修剪下，对初始叠层结构位于第一刻蚀区b4i2和第二刻蚀区b5i2的部分进行刻蚀。
[0198]
具体的，以利用3个掩膜图案对初始叠层结构101_1位于第一保护区b4i1和第二保护区b5i1的部分进行保护，对初始叠层结构101_1位于第一刻蚀区b4i2和第二刻蚀区b5i2的部分进行修剪刻蚀为例，如图4g所示，可以先利用3个掩膜图案中的第一掩膜图案m1对初始叠层结构101_1位于第一刻蚀区b4i2和第二刻蚀区b5i2的部分进行修剪刻蚀，修剪4次，刻蚀5次，得到5个梯级的台阶结构，而后，再利用第二掩膜图案m2对初始叠层结构101_1位
于第一刻蚀区b4i2和第二刻蚀区b5i2的部分进行修剪刻蚀，同样修剪4次刻蚀5次，得到5个梯级，最后，利用第三掩膜图案m3对初始叠层结构101_1位于第一刻蚀区b4i2和第二刻蚀区b5i2的部分进行修剪刻蚀，同样修剪4次刻蚀5次，得到5个梯级，这样，每个第一刻蚀区b4i2和第二刻蚀区b5i2即均得到15个梯级。
[0199]
这里的梯级与上述梯级的含义相同，在此不再赘述。
[0200]
其中，为了实现每个梯级沿第三方向包括多个台阶s的结构，在一些实施例中，可以在台阶分区bi沿第三方向划分出多个子分区，通过刻蚀使得每两个相邻的子分区相差一个复合层(包括一层绝缘层和一层牺牲层)，以得到沿第三方向y具有多个台阶的一个分区台阶结构。
[0201]
以上述每个梯级包括在第三方向y上的两个子分区为例，每个分区台阶结构可以在第三方向y上形成2个台阶s。这时，每刻蚀一次，下降两个复合层(即包括两层绝缘层和两层牺牲层)的高度。也即，一个梯级的高度为两个复合层的高度。这时，以每个第一刻蚀区b4i2和第二刻蚀区b5i2即均得到15个梯级为例，一个初步台阶组可以包括30个层级的台阶。
[0202]
如图4h所示，在上述修剪刻蚀过程中，每刻蚀完一次，对第一掩膜图案m1、第二掩膜图案m2和第三掩膜图案m3覆盖在中间的每个台阶组的部分沿第二方向x的两侧均进行修剪，而对第一掩膜图案m1、第二掩膜图案m2和第三掩膜图案m3覆盖在两侧的台阶组g1”和g18”的部分沿第二方向x的单侧进行修剪，从而最终得到呈镜像对称的多个初步台阶组。
[0203]
其中，需要说明的是，在图4g中，示出了第一掩膜图案m1、第二掩膜图案m2和第三掩膜图案m3沿第二方向x的尺寸从小到大变化的情形，本领域技术人员能够理解的是，第一掩膜图案m1、第二掩膜图案m2和第三掩膜图案m3沿第二方向x的尺寸也可以从大到小变化，同样能够得到相同的多个初步台阶组。
[0204]
s33、至少对第二初步台阶集群212_2所包含的所有初步台阶组进行预设刻蚀，使得第二初始台阶集群212_2所包含的所有初步台阶组均下降相同的层级，得到第一初始台阶集群211_1和第二初始台阶集群212_1。
[0205]
如可以使第二初步台阶集群212_2所包含的所有初步台阶组均下降30层级，这时，第一初步台阶集群211_2所包含的所有初步台阶组位于初始叠层结构101_1的上面30个层级，第二初步台阶集群212_2所包含的所有初步台阶组位于初始叠层结构101_1的下面30个层级，共同组成60个层级的台阶结构，可以实现向60个层级的栅线传输信号。
[0206]
在一些实施例中，该制备方法还包括：在对第二初步台阶集群212_2所包含的所有初步台阶组进行刻蚀之前，对第一初步台阶集群211_2和第二初步台阶集群212_2进行多次预设刻蚀，使第一初步台阶集群211_2所包含的多个初步台阶组位于不同水平，第二初步台阶集群212_2所包含的多个初步台阶组位于不同水平。
[0207]
不同水平具有与上述同一水平相反的含义，具体可参照上述描述，在此不再赘述，凡是不满足同一水平含义的均属于不同水平，也即，在这些实施例中，通过使第一初步台阶集群211_2所包含的多个初步台阶组均处于不同的水平处，第二初步台阶集群212_2所包含的多个初步台阶组均处于不同的水平处，可以尽可能地使每个初步台阶组所包含的台阶都能够用于对栅线的电性引出，可以实现一百甚至几百层级的台阶的制作。
[0208]
如图4i所示，第一初步台阶集群211_2所包含的7个初步台阶组中6个均位于不同
水平，第二初步台阶集群212_2所包含的4个初步台阶组均位于不同水平。
[0209]
以每个初步台阶组均包括30个层级的台阶为例，第一初步台阶集群211_2具有180个层级的台阶，第二初步台阶集群212_2具有120个层级的台阶，在对第二初步台阶集群212_2所包含的所有初步台阶组进行刻蚀，使第二初步台阶集群212_2所包含的所有初步台阶组均下降150个层级之后，最终所获得的第一初始台阶集群211_2位于初始叠层结构的上面180个层级，第二初步台阶集群212_2所包含的所有初步台阶组位于初始叠层结构的下面120个层级，共同组成300个层级的台阶结构，可以实现向300个层级的栅线传输信号。
[0210]
在一些实施例中，对第一初步台阶集群211_2和第二初步台阶集群212_2进行多次预设刻蚀，包括：
[0211]
采用多组掩膜板m对第一初步台阶集群211_2和第二初步台阶集群212_2进行多次预设刻蚀，在任意的两次预设刻蚀中，对于第一初步台阶集群211_2和/或第二初步台阶集群212_2而言，一次刻蚀所采用的掩膜板m的开口的边沿与另一次刻蚀所采用的掩膜板m的开口的边沿在第二方向上均不重叠。
[0212]
这里，以第一初步台阶集群211_2所包含的初步台阶组的个数为7个，沿第二方向x依次标记为g1”、g2”、g3”、g4”、g5”、g6”、g7”，第二初步台阶集群212_2所包含的初步台阶组的个数为4个，沿第二方向依次标记为g8”、g9”、g10”、g11”，且第一初步台阶集群211_2所包含的初步台阶组中除g1”和g7”以外的其余初步台阶组均下将不同层级(也即6个初步台阶组位于不同的水平)，第二初步台阶集群212_2所包含的初步台阶组也均下降不同层级(也即4个初步台阶组均位于不同的水平)为例，对第一初步台阶集群211_2和第二初步台阶集群212_2进行多次预设刻蚀，包括：
[0213]
采用4组掩膜板m对第一初步台阶集群211_2和第二初步台阶集群212_2进行4次预设刻蚀。
[0214]
这里，以初步台阶结构21_2包括第一初步台阶集群211_2、第二初步台阶集群212_2和第二初步台阶集群213_2为例进行说明。
[0215]
如图4j所示，在第一次预设刻蚀中，采用的掩膜板m的开口露出g3”～g4”，g8”～g9”、g15”～g16”，相应地，掩膜板m的开口的边沿在第二方向上的位置分别位于g3”左侧、g4”右侧、g8”左侧、g9”右侧、g15”左侧和g16”右侧。
[0216]
如图4k所示，在第二次预设刻蚀中，采用的掩膜板m的开口露出g2”～g5”、g8”～g10”、g14”～g17”，掩膜板m的开口的边沿在第二方向x上的位置分别位于g2”左侧、g5”右侧、g8”左侧、g9”右侧、g15”左侧和g16”右侧。
[0217]
如图4l所示，在第三次预设刻蚀中，采用的掩膜板m的开口露出g4”～g6”、g9”～g11”、g13”～g15”，掩膜板的开口的边沿在第二方向x上的位置分别位于g4”左侧、g5”右侧、g9”左侧、g11”右侧、g13”左侧和g15”右侧。
[0218]
如图4m所示，在第四次预设刻蚀中，采用的掩膜板m的开口露出g8”～g11”，掩膜板的开口的边沿在第二方向上的位置分别位于g8”左侧和g11”右侧。
[0219]
由此可见，通过在预设刻蚀过程中，对于第一初步台阶集群211所包含的初步台阶组而言，任意两次预设刻蚀所采用的掩膜板m的开口的边沿在第二方向x上均不重叠，一方面可以避免掩膜板m的开口的边沿在同一位置进行多次刻蚀时，随着初步台阶组下降的深度越来越大，容易造成刻蚀不良的缺陷。另一方面，可以使不同的初步台阶组下降至不同的
深度，实现后续所有栅线的电性引出。
[0220]
需要说明的是，对于第一初步台阶集群211_2和第二初步台阶集群212_2而言，这里仅示出了对于第一初步台阶集群211_2而言，任意的两次预设刻蚀中，一次刻蚀所采用的掩膜板m的开口的边沿与另一次刻蚀所采用的掩膜板m的开口的边沿在第二方向上均不重叠的情形，本领域技术人员能够理解的是，对于第二初步台阶集群212_2而言，也可以通过在每次预设刻蚀中，选择不同的掩膜板m的开口的位置，实现任意两次预设刻蚀中，一次刻蚀所采用的掩膜板m的开口的边沿与另一次刻蚀所采用的掩膜板m的开口的边沿在第二方向上不重叠，同样能够避免随着初步台阶组下降的深度越来越大，容易造成刻蚀不良的缺陷。
[0221]
在这些实施例中，通过对第一初步台阶集群所包含的g2”～g6”进行预设刻蚀，对第三初步台阶集群213_2所包含的g13”～g17”进行预设刻蚀而不对g7”和g12”进行预设刻蚀，可以使g7”和g12”在凹槽111的两侧形成两个支撑柱，便于起到支撑作用，同时，这两个支撑柱还可以将第一台阶集群211和第二台阶集群212以及第三台阶集群213分隔为三个凹槽结构为，便于后续填充绝缘材料时应力分解。
[0222]
这里，为了方便说明多次预设刻蚀时，掩膜板m的开口的边沿的重叠与不重叠的情况对比，本公开的实施例是以该初始台阶结构包括第一初始台阶集群211_1、第二初始台阶集群212_1和第三初始台阶集群213_1为例进行的说明，本领域技术人员能够理解的是，若该初始台阶结构21_1仅包括第一初始台阶集群211_1和第二初始台阶集群212_1，在多次预设刻蚀时，同样可以参照上述掩膜板m的开口的边沿的重叠情况，当然，也可以根据实际要制作的结构对每次刻蚀所采用的掩膜板m的开口的边沿进行调整。
[0223]
s34、对初始墙体11_1进行刻蚀，以在初始墙体11_1的上表面形成上述凹槽111。
[0224]
其中，该步骤可以发生在上述s33之后，也可以与对第二初步台阶集群212_2所包含的所有初步台阶组进行预设刻蚀同步进行，从而得到如图4m所示结构。
[0225]
这里，以上述第一次预设刻蚀中，g3”～g4”，g8”～g9”、g15”～g16”均下降30层级，第二次预设刻蚀中，g2”～g5”、g8”～g10”、g14”～g17”均下降30层级，第三次预设刻蚀中，g4”～g6”、g9”～g11”、g13”～g15”均下降90层级，第四次预设刻蚀中，g8”～g11”下降150层级为例，在上述s33之后，在对初始墙体11_1进行刻蚀时，可以使初始墙体11_1下降至少150层级。在上述s33与第二初步台阶集群212_2所包含的所有初步台阶组进行预设刻蚀同步进行时，可以使初始墙体11_1与g8”～g11”同时下降150层级。也即，在第四次预设刻蚀中，对初始墙体11_1进行同步刻蚀，这时，掩膜板m的开口还露出初始墙体11_1对应g8”～g11”的区域。
[0226]
s4、在凹槽111内填充绝缘材料，形成嵌设于凹槽111内的绝缘部，绝缘部嵌入凹槽111内，并与凹槽111的侧壁接触。
[0227]
其中，该绝缘材料可以为氧化物材料。在填充时，可以先在台阶结构处填充绝缘材料，这时，由于凹槽111的设置，减少了填充台阶结构21时的深宽比，从而可以减小应力，避免绝缘部在台阶结构21处填充不良。
[0228]
s5、将初始叠层结构101_1中的牺牲层替换为栅导电层101b，得到包含有多个绝缘层和多个栅导电层101b的叠层结构101。
[0229]
这时，即可得到墙体11和台阶结构21，墙体11包括多条导电线。该台阶结构21包括
沿所述第二方向依次排列的第一台阶集群211、第二台阶集群212和第三台阶集群213，第二台阶集群212相比于第一台阶集群211远离第一核心区a1，第一台阶集群211、第二台阶集群212和第三台阶集群213均与墙体11的侧壁接触，且第二台阶集群212位于凹槽111的下方。第一台阶集群211和第二台阶集群212分别包括多个台阶组，每个台阶组包括阶梯排列的多个栅导电图案gm，每个栅导电图案gm位于多个栅导电层101b中的一个栅导电层101b。
[0230]
其中，将初始叠层结构101中的牺牲层替换为栅导电层101b，可以包括：去除叠层结构将101中的牺牲层，在牺牲层原来的位置形成栅导电层101b。其中，去除牺牲层的工艺例如可以为湿蚀刻工艺；牺牲层的材料例如可以为硅氮化物或多晶硅等。
[0231]
以上所述仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。