基于反铁电栅介质与氧化物半导体沟道的FeFET及其制备方法

基于反铁电栅介质与氧化物半导体沟道的fefet及其制备方法
技术领域
1.本发明属于微纳电子学技术领域，具体涉及一种基于反铁电栅介质与氧化物半导体沟道的高耐久fefet及其制备方法。


背景技术：

2.随着集成电路不断发展，逻辑与存储器件作为两条基本路线在不断发展，器件尺寸在不断减小，集成度不断提高，从平面集成向三维集成发展。传统的冯诺依曼架构体系中，计算与存储是分离的，存在着存储墙的瓶颈，数据的传输不仅消耗大量功耗，同时也严重限制了算力的发展。为打破存储墙，满足存算融合趋势的需求，一系列具有高速度、高密度、低功耗等潜力的新型存储器被提出，包括铁电场效应晶体管(fefet)、阻变式存储器(rram)、相变式存储器(pcram)、自旋式磁存储器(stt-mram)等。
3.与cmos工艺具有良好兼容性的氧化铪基铁电场效应晶体管(fefet)由于面积小(仅1t)、读写速度快、功耗低、非易失、能与cmos逻辑器件混合集成等优势，成为后摩尔时代非常有前景的新型存储器。其基本的原理即利用栅压控制铁电材料的两种极化状态，不同的极化状态对晶体管沟道电导的影响不同，分别使晶体管的源漏电流处于“截止”和“导通”两种状态，即存储“0”和“1”两种状态。此存储具有非易失性，且源漏电流读出时对栅极几乎无影响，即具有“读写分离”的特点。目前氧化铪基fefet主要在耐久性上面临挑战，源于两方面的原因：在铁电材料方面，氧化铪基铁电材料的矫顽电场较大，使得器件的操作电压较大，而大电压会引入较多的电荷注入，并容易产生新的缺陷；在器件结构方面，通常存在的铁电-半导体界面中间层承担较高电场，容易造成击穿，且隧穿电流导致新增缺陷，在循环过程中逐渐关闭记忆窗口。fefet现阶段的耐久性通常在105左右，这对于非易失存储的应用需求是远远不够的。因此，如何实现高耐久的fefet成为了一个亟待解决的问题。


技术实现要素：

4.本发明的目的在于提出一种fefet及其制备方法，该fefet的耐久性方面明显提升，并且该结构制备工艺简单，与cmos后端工艺兼容，具备大规模集成的能力。
5.本发明的技术方案如下：
6.一种fefet器件，其特征在于，包括一绝缘衬底，绝缘衬底上是图形化的背栅电极层，背栅电极层上是反铁电栅介质材料层，反铁电栅介质层上是氧化物半导体材料层作为沟道，氧化物半导体沟道上方的左右两侧分别是源和漏接触电极，背栅电极层和氧化物半导体材料层的功函数差为1ev～2ev之间，为反铁电栅介质材料层提供一内建电场，反铁电栅介质材料形成两种不同的存储状态。
7.上述绝缘衬底可选自二氧化硅、氮化硼覆盖的硅片、云母，或其他任何表面具有绝缘层的，具有较好机械和热稳定性的绝缘衬底材料。
8.上述反铁电栅介质材料层需要满足两大条件，一方面需要作为栅介质绝缘体，漏
电小，抗击穿能力强；另一方面需要其具有反铁电特性，即其pv曲线在第一和第三象限各存在一个回滞，可选用的与cmos工艺兼容的氧化铪基铁电\反铁电材料包括：zro2、zr:hfo2、al:hfo2、si:hfo2等。
9.上述反铁电栅介质材料层两侧的起到类似铁电的存储效果，重点在于只利用了其pv曲线中第一或第三象限的其中一个回滞，使得操作电压可以减半，从而减小电荷的注入，大幅提高器件的耐久特性。并且氧化物半导体沟道与反铁电栅介质材料层都为氧化物材料，可消除界面层，从而避免了界面层击穿引入的大量缺陷，进一步提高耐久特性。所述的背栅电极材料层和氧化物半导体材料层可按照上述需求(两者功函数差为1ev～2ev)选自以下材料：背栅电极材料层：pt、se、mg、sc、tin、w等；氧化物半导体材料层：igzo、iwo、ito、zno2等。
10.上述源、漏接触电极需要与氧化物半导体沟道形成欧姆接触，从而降低源漏的接触电阻率，可选用的材料包括：al、ti、sc、cr、pt、pd、au等。
11.上述绝缘衬底厚度大于50nm即可，绝缘衬底上的背栅电极材料层厚度为10nm～20nm，反铁电栅介质材料层厚度为5nm～15nm，反铁电栅介质上的氧化物半导体材料层厚度为5nm～20nm，沟道上方的左右两侧的源、漏接触电极厚度为50nm左右。
12.本发明fefet的制备方法，包括以下步骤：
13.(1)在绝缘衬底上光刻暴露出背栅电极图形，通过物理气相沉积(pvd)或者原子层沉积(ald)的方法制备背栅电极材料并剥离；
14.(2)通过原子层沉积(ald)的方法在(1)得到的全片上淀积反铁电栅介质材料(未激活)；
15.(3)通过物理气相沉积(pvd)或者原子层沉积(ald)的方法在(2)得到的全片上淀积应力层并快速热退火，激活反铁电栅介质的反铁电性，然后通过湿法腐蚀或者干法刻蚀的方法去除应力层；
16.(4)在激活后的反铁电栅介质材料上光刻暴露出沟道区域图形，通过物理气相沉积(pvd)或者原子层沉积(ald)的方法制备氧化物半导体材料并剥离；
17.(5)在氧化物半导体沟道上方的左右两侧光刻暴露出源漏电极接触区域，通过物理气相沉积(pvd)或者原子层沉积(ald)的方法制备金属性材料并剥离。
18.上述制备方法中，第(3)步选用的应力层，需要能给反铁电栅介质层提供足够的应力，使其在退火过程中激活反铁电性，可选用的应力材料包括：tin、tan、pt、w、ru等；退火过程的温度和时间根据反铁电栅介质材料、背电极材料和应力层材料的不同而灵活调整，大致范围为：退火温度为350℃～650℃，退火时间为30s～120s；应力层材料的去除可采用湿法腐蚀(包括盐酸或氨水等的腐蚀)或干法刻蚀(包括sf6、cl2、氩离子等的刻蚀)。
19.进一步的，上述制备方法与cmos后端工艺兼容，绝缘衬底可换为cmos工艺中经过化学机械抛光(cmp)平整的钝化层，在后端工艺中完成上述步骤，然后可继续覆盖钝化层、打通孔、互连等操作，使得上述提出的基于反铁电栅介质和氧化物半导体沟道的高耐久fefet存储器可以和cmos逻辑电路混合集成。
20.本发明的技术效果如下：
21.本发明利用反铁电材料(本身剩余极化为0，但极化电荷-电压曲线在第一和第三象限仍有回滞)替换铁电栅介质，配合适当功函数的金属性电极材料与沟道之间形成内建
电场，使得反铁电材料的极化电荷-电压曲线(即pv曲线)平移，从而使得在栅压为0时，剩余极化不为0，形成两种不同的存储状态。实验证明，本发明器件的耐久特性好；同时采用氧化物半导体沟道替换传统的硅基沟道，消除了界面层，由于无界面层的分压，器件的工作电压也会降低，并且无界面层可以使得退极化场减小，从而提高器件的保持特性。所以结合反铁电栅介质和氧化物半导体沟道，可以综合优化fefet的存储性能。
22.本发明具体优点如下：
23.(一)传统fefet存储器利用的是铁电材料向上和向下两种极化状态来进行存储，即栅压为0时，铁电材料的pv曲线与y轴的两个交点(正和负的剩余极化)。反铁电材料本身的剩余极化为0，但是在0v左右各存在一个亚稳态，故其pv曲线在第一和第三象限各有一个回滞，若能只用其中的一个，则所需电压能直接减半。为了保证存储器的非易失性，可利用栅电极材料和氧化物半导体沟道材料之间的功函数差形成内建电场，使反铁电材料的pv曲线向左或向右平移，从而使得电压为0时，也有两种极化状态，达到非易失存储的效果。通过以上分析，反铁电替换铁电的最大优势是降低操作电压，减少了大电压引入的电荷注入和缺陷的生成，从而大幅提高了fefet存储器的耐久特性，这对fefet存储器的实际应用具有重要意义。并且传统的硅基fefet中，铁电材料与沟道之间往往存在一层0.5nm～2nm的界面层，即氧化硅层。这层界面层一方面会在写入过程中分压，导致器件具有较高的操作电压，难以与逻辑电路匹配；另一方面界面层的存在会使得退极化场增大(相比于无界面层)，使得器件的保持特性变差；同时第三方面由于界面层通常较薄，所以很容易击穿，击穿过程也会引入大量缺陷，而影响器件的耐久特性。结合本发明氧化物半导体沟道替换传统硅基沟道，由于反铁电栅介质材料和氧化物半导体沟道均为氧化物，两者之间可形成无界面层的界面，从而避免了上述界面层带来的三个问题，所以反铁电结合氧化物半导体沟道便能从操作电压、保持特性和耐久特性等方面综合优化fefet的存储特性。
24.(二)本发明与cmos后端工艺兼容，具备大规模后端集成的能力。
25.本发明器件的生长通过温度可以控制在450℃以下，在退火温度的协同优化下，容易满足后端集成的热预算需求。因此该结构可在cmos逻辑芯片的钝化层上兼容的实现，并通过通孔和cmos逻辑器件互连，实现后端的存算一体化集成。器件的工艺制备方法简单，cmos后端工艺兼容，易于实现大规模集成，进而有效提升存储密度以及存内计算效率。
附图说明
26.图1是本发明实施例制备的基于反铁电栅介质与氧化物半导体沟道的高耐久fefet的剖面示意图。
27.图中：
28.1——绝缘衬底
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2——背栅电极层
29.3——反铁电栅介质材料层(激活后)
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4——氧化物半导体沟道
30.5——源端接触电极
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6——漏端接触电极
31.图2是本发明实施例制备的基于反铁电栅介质与氧化物半导体沟道的高耐久fefet的各步骤示意图，其中：
32.(a)是在绝缘衬底上，通过光刻并剥离物理气相沉积(pvd)或者原子层沉积(ald)的方法得到的图形化的背栅电极材料层的剖面图；
33.(b)是在(a)的基础上，通过原子层沉积(ald)的方法得到初始未激活的反铁电材料层后的剖面图；
34.(c)是在(b)的基础上，通过物理气相沉积(pvd)或者原子层沉积(ald)的方法得到提供足够应力激活铁电/反铁电性的应力层材料后的剖面图；
35.(d)是在(c)的基础上，经过快速热退火(激活铁电/反铁电性)后的剖面图；
36.(e)是在(d)的基础上，通过湿法腐蚀或者干法刻蚀的方法去除位于最上层应力层材料后的剖面图；
37.(f)是在(e)的基础上，通过光刻剥离物理气相沉积(pvd)或者原子层沉积(ald)的方法得到的图形化的氧化物半导体沟道后的剖面图；
38.(g)是在(f)的基础上，通过光刻剥离物理气相沉积(pvd)或者原子层沉积(ald)的方法得到的图形化的金属性材料，形成源漏接触电极后的剖面图。
39.图中：
40.1——绝缘衬底
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2——背栅电极层
[0041]3*
——反铁电栅介质材料(激活前)
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7——应力层材料
[0042]
3——反铁电栅介质材料(激活后)
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4——氧化物半导体沟道
[0043]
5——源端接触电极
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6——漏端接触电极
具体实施方式
[0044]
下面结合附图，通过实施例对本发明做进一步说明。
[0045]
如图1所示，本发明基于反铁电栅介质与氧化物半导体沟道的高耐久fefet包括绝缘衬底1、背栅电极层2、激活后的反铁电栅介质材料层3，氧化物半导体沟道4、源端电极5和漏端电极6。其中，图形化的栅电极层2位于绝缘衬底1上方，激活后的反铁电栅介质材料层3位于绝缘衬底1和栅电极层2上方，图形化的氧化物半导体沟道4位于激活后的反铁电栅介质材料层3上方，源端接触电极5和漏端接触电极6分别位于图形化的氧化物半导体沟道4的左右两侧的源漏区域上。
[0046]
其制备方法的工艺步骤如图2所示，具体包括：
[0047]
1)在绝缘衬底上光刻暴露出栅电极图形，全片通过物理气相沉积(pvd)或者原子层沉积(ald)的方法淀积栅电极材料，并用丙酮进行剥离，栅电极的金属功函数应与氧化物半导体的功函数相差1ev～2ev左右(例如对igzo薄膜，其功函数为4.5ev左右，那么即可选用金属功函数为5.6的pt等)，从而提供足够的内建电场，其厚度为10nm～20nm，如图2(a)所示；
[0048]
2)全片通过原子层沉积(ald)的方法淀积反铁电栅介质材料(未激活)，可选用zro2、hf
0.3
zr
0.7
o2等材料，其厚度为5nm～15nm，如图2(b)所示；
[0049]
3)全片通过物理气相沉积(pvd)或者原子层沉积(ald)的方法淀积应力层材料，该材料在后续退火过程中提供足够应力从而激活铁电/反铁电性，可选用tin、w、ru等金属性材料，其厚度为10nm～20nm，如图2(c)所示；
[0050]
4)全片进行快速热退火用以激活栅介质的反铁电性，使之成为激活后的反铁电栅介质，退火温度为350℃～650℃，退火时间为30s～120s，可根据步骤2)、3)、4)的不同灵活选择，确保其反铁电性激活即可，如图2(d)所示；
[0051]
5)全片通过湿法腐蚀或者干法刻蚀的方法去除位于最上层的应力层材料，例如对于tin金属性材料可以采用1号液(nh4oh:h2o2:h2o＝1:1:5)进行腐蚀等，如图2(e)所示；
[0052]
6)光刻暴露出沟道区域图形，全片通过物理气相沉积(pvd)或者原子层沉积(ald)的方法淀积氧化物半导体沟道材料，并用丙酮进行剥离，氧化物半导体沟道材料可选用igzo、iwo、ito、zno2等材料，其厚度为5nm～20nm，如图2(f)所示；
[0053]
7)光刻暴露出源和漏的电极接触区域图形，全片通过物理气相沉积(pvd)或者原子层沉积(ald)的方法淀积源端电极材料和漏端电极材料(两者可以一致也可不一致)，并用丙酮进行剥离，接触电极材料可选用al(50nm)、ti/au(5nm/50nm)等，如图2(g)所示，此时即可制得所述的基于反铁电栅介质与氧化物半导体沟道的高耐久fefet。
[0054]
最后需要注意的是，公布实施例的目的在于帮助进一步理解本发明，但是本领域的技术人员可以理解：在不脱离本发明及所附的权利要求的精神和范围内，各种替换和修改都是可能的。因此，本发明不应局限于实施例所公开的内容，本发明要求保护的范围以权利要求书界定的范围为准。