气体掺杂物掺杂的深沟槽超级结高压MOSFET的制作方法

气体掺杂物掺杂的深沟槽超级结高压mosfet
技术领域
1.本发明涉及金属-氧化物场效应晶体管(mosfet)，尤其涉及一种改良型超级结器件及其制备方法。


背景技术：

2.诸如微处理器和存储器器件等集成电路，包括许多金属氧化物半导体场效应晶体管(mosfet)，其提供基本开关功能，以实现逻辑门、数据存储、功率开关等。功率mosfet通常是为了需要功率开关和功率放大的应用而开发的。在功率mosfet中，需要降低器件的导通电阻(rds-on)并提高其击穿电压(bv)。在晶体管中，大部分击穿电压(bv)由漂移区支撑，漂移区低掺杂以提供更高的击穿电压bv。然而，低掺杂漂移区也会产生高导通电阻(rds-on)。换句话说，导通电阻(rds-on)和击穿电压(bv)处于相互权衡关系。实际上，导通电阻(rds-on)与击穿电压(bv)的2.5倍成正比。也就是说，对于传统晶体管，导通电阻(rds-on)随着击穿电压(bv)的增加而显著增加。
3.超级结器件的结构已经被用来提供一种方法来实现低导通电阻(rds-on)，同时保持高的关断态击穿电压(bv)。超级结器件包括在漂移区平行排列并相互连接的交替p型和n型掺杂柱。交替的p型和n型立柱具有很好的电荷平衡。当在漏极和源极之间施加反向偏置电压时，这些立柱在相对低的电压下彼此耗尽(即水平耗尽)，以便在垂直方向上承受高击穿电压。超级结器件的导通电阻(rds-on)与击穿电压bv成正比增加，这比传统半导体结构的导通电阻增加幅度小得多。因此，对于相同的高击穿电压(bv)，超结器件的导通电阻(rds-on)可能显著低于传统mosfet器件(或者与之相反地，对于给定的导通电阻rds-on，超级结器件的击穿电压bv可能显著高于传统mosfet器件)。
4.以往制造超级结mosfet器件的方法涉及时间和资源密集型技术。一般来说，目前有两种制造超级结mosfet的常用技术。第一种技术采用多外延层沉积，在外延层沉积阶段之间，通过光刻掩模离子注入形成p型立柱。第二种技术是在沟槽中进行p型外延生长。
5.利用p型立柱离子注入多外延层制作超级结mosfet的技术造价高昂。这项技术需要多个外延层生长阶段、掩蔽阶段和离子注入阶段来创建p型立柱和n型立柱。外延生长阶段和离子注入阶段是耗时的，并且对于每个掩膜都有掩膜中存在的对准误差导致p注入物未对准的危险。具有未对准p立柱的器件被丢弃，从而减少由该工艺产生的器件的数量，并且进一步增加每个器件的成本。因此，多外延层p型立柱工艺对于超级结mosfet的制造是一个非常耗时和昂贵的过程。
6.在沟槽中进行p型外延生长的第二种技术会产生具有不良特性的器件，而且成本也很高。这项技术包括在外延层刻蚀一个深而宽的沟槽，然后用p型外延材料填充沟槽。沟槽必须足够宽，以容纳p型材料的填充。因此，使用此技术创建具有窄立柱的器件是不可行的。此外，用于形成立柱的p型外延材料制造成本高且耗时。


技术实现要素：

7.本发明提出了一种气体掺杂物掺杂的深沟槽超级结高压mosfet，及其制备方法，可以降低导通电阻r
ds-on
，并使得超级结mosfet制备提更具成本效益和效率。
8.为了达到上述目的，本发明公开了一种用于制备超级结mosfet的方法，包括：
9.a.在一个第一导电类型的重掺杂衬底上制备一个第一导电类型的轻掺杂外延层；
10.b.在外延层表面上，制备一个硬掩膜；
11.c.通过硬掩膜，在外延层中刻蚀多个深沟槽；
12.d.在多个深沟槽的侧壁附近，用第二导电类型的气体掺杂物掺杂外延层区域，其中第二导电类型与第一导电类型相反；
13.e.在外延层中，制备mosfet器件结构。
14.进一步地，所述外延层掺杂浓度在远离所述衬底的方向上梯度增加。
15.进一步地，还包括：在步骤d之前，在多个深沟槽的每个侧壁上，制备一个绝缘层。
16.进一步地，多个深沟槽的每个侧壁上的绝缘层都有梯度厚度。
17.进一步地，多个深沟槽的每个侧壁上的绝缘层在深沟槽的底部附近，都比深沟槽顶部开口附近更薄。
18.进一步地，掺杂第二导电类型的外延层，在深沟槽附近的外延层中形成一个第二导电类型的立柱，并且其中用第二导电类型的掺杂物掺杂外延层包括使用气相掺杂。
19.进一步地，相邻的深沟槽之间的外延层中第二导电类型的立柱部分，被它们之间的外延层区域分开，并且与外延层区域保持电荷平衡。
20.进一步地，外延层中第二导电类型的立柱具有均匀的掺杂浓度。
21.进一步地，还包括：在步骤c)处，在外延层中制备一个端接区沟槽，其中端接区沟槽比深沟槽更宽。
22.进一步地，还包括制备一个绝缘层，用氧化物填充端接区沟槽。
23.进一步地，mosfet器件结构包括多个源极区和本体区，在外延层和多个绝缘栅极顶部。
24.进一步地，还包括制备一个电介质层，所述电介质层在所述多个深沟槽的每个的开口上形成电介质密封，并且在所述沟槽的底部留下未填充的空隙。
25.本发明还公开了一种超级结mosfet器件，包括：
26.一个重掺杂第一导电类型的衬底；
27.一个在衬底上轻掺杂第一导电类型的外延层；
28.以及多个mosfet器件结构；
29.所述外延层中形成多个深沟槽，所述深沟槽被外延层中掺杂有第二导电类型的区域包围，其中所述第二导电类型与所述第一导电类型相反，
30.所述mosfet器件结构包括位于掺杂有所述第二导电类型的区域顶部的多个本体区，其中掺杂第二导电类型的区域在外延层的本体区下方形成立柱；
31.其中相邻的深沟槽之间的外延层中立柱的部分由其间的外延层区域分隔，并且与外延层区域电荷平衡。
32.进一步地，所述多个深沟槽中的每个深沟槽还包括一个在深沟槽开口处的电介质，以及一个在深沟槽底部的空隙。
33.进一步地，所述深沟槽开口处的电介质为二氧化硅。
34.进一步地，还包括一个端接区，所述端接区在外延层中具有宽沟槽，所述宽沟槽被掺杂第二导电类型的区域包围，所述掺杂第二导电类型的区域在外延层中形成立柱，并且所述宽沟槽都用电介质填充。
35.进一步地，多个mosfet器件结构包括多个绝缘栅极。
36.进一步地，所述多个深沟槽的宽度在0.2至1微米之间，所述掺杂第二导电类型的区域从所述多个深沟槽的底部延伸到所述外延层中0.5至2微米。
37.进一步地，所述多个深沟槽中的每个深沟槽都内衬一个绝缘层。
38.进一步地，所述多个深沟槽中衬有一个氧化层，所述氧化层具有从上到下减小的线性梯度厚度，其差值在40-200埃之间。
39.本发明具有以下优势：
40.本发明制备超级结mosfet器件无需多个外延层生长阶段及掩膜阶段，耗时少且成本较低，可以快速且经济的制备超级结mosfet器件，所制备的超级结mosfet器件具有精细间距的交替p型立柱和n型立柱。
附图说明
41.图1为在高压mosfet中制备超级结立柱的改良方法的流程图。
42.图2为在超级结高压mosfet中制备其他mosfet结构的改良方法的流程图。
43.图3为在超级结高压mosfet中制备端接区结构的改良方法的流程图。
44.图4为超级结mosfet的改良制备方法中，带有梯度掺杂n-外延层的衬底剖面图。
45.图5为超级结mosfet的改良制备方法中，在外延层中带有硬掩膜和深沟槽的衬底剖面图。
46.图6为超级结mosfet的改良制备方法中，在深沟槽的侧壁上具有绝缘物的深沟槽剖面图。
47.图7为超级结mosfet的改良制备方法中，具有围绕深沟槽的掺杂有第二导电类型立柱的衬底和外延层的剖面图。
48.图8为超级结mosfet的改良制备方法中，在深沟槽的开口处形成电介质的剖面图。
49.图9为超级结mosfet的改良制备方法中，在外延层的表面上除去电介质的剖面图。
50.图10为超级结mosfet的改良制备方法中，在本体区和外延层上方形成栅极绝缘物的剖面图。
51.图11为超级结mosfet的改良制备方法中，通过多晶硅区掩膜形成多晶硅栅极的剖面图。
52.图12为超级结mosfet的改良制备方法中，形成栅极多晶硅和栅极电介质，以及端接区栅极多晶硅和栅极电介质的剖面图。
53.图13为超级结mosfet的改良制备方法中，通过全面的p-型本体离子注入，形成本体区的剖面图。
54.图14为超级结mosfet的改良制备方法中，通过源极区掩膜，形成源极区的剖面图。
55.图15为超级结mosfet的改良制备方法中，形成栅极多晶硅、栅极绝缘物、本体区和高温退火后的源极区的剖面图。
56.图16为超级结mosfet的改良制备方法中，形成源极金属、栅极金属和漏极金属的剖面图。
57.图17为超级结mosfet器件的剖面图。
具体实施方式
58.以下结合附图和具体实施例对本发明作进一步详细说明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比率，仅用以方便、明晰地辅助说明本发明实施例的目的。
59.为方便起见，在指定导电性或净杂质载流子类型(p或n)之后使用+或－通常指半导体材料内指定类型的净杂质载流子的相对浓度。一般而言，n
+
材料具有比n材料更高的n型净掺杂物(例如电子)浓度，并且n材料具有比n
－
材料更高的载流子浓度。类似地，p
+
材料具有比p材料更高的p型净掺杂物(例如空穴)浓度，并且p材料具有比p
－
材料更高的浓度。要注意的是，相关的是载流子的净浓度，而不一定是掺杂物。例如材料可以重掺杂n型掺杂物，但是如果材料也充分反掺杂p型掺杂物，则材料仍然具有相对低的净载流子浓度。如本文所用，小于约10
16
/cm3的掺杂物浓度可被视为“轻掺杂”，而大于约10
17
/cm3的掺杂物浓度可被视为“重掺杂”。
60.为了尽可能降低导通电阻r
ds-on
，本发明的各个方面公开了一种改良的超级结mosfet制备方法，以及超级结器件中功率mosfet结构的新配置。具体而言，超级连接立柱包括具有氧化物帽的空隙。这种制造方法为制造超级结mosfet提供了一种更具成本效益和效率的工艺手段。
61.改良的制备方法通常可包括在第一导电类型的重掺杂衬底上形成第一导电类型的轻掺杂外延层。在外延层的表面上形成一个硅硬掩模，并且通过硬掩模刻蚀深沟槽并进入外延层。在深沟槽的侧壁表面上形成具有厚度梯度的绝缘层，并且接近深沟槽的侧壁的外延层的一个或多个区域掺杂有第二导电类型的气体掺杂物，其中第二导电类型与第一导电类型相反。在外延层上或外延层中形成mosfet器件结构。该方法可以制备一种器件，该器件包括重掺杂有第一导电类型的衬底，在所述衬底上轻掺杂所述第一导电类型的外延层，所述外延层具有形成在所述外延层中的深沟槽，所述深沟槽被所述外延层中掺杂有第二导电类型的区域包围，其中所述第二导电类型与所述第一导电类型相反，并且所述掺杂有所述第二导电类型的区域在外延层中形成立柱。该器件还可以包括一个或多个mosfet器件结构。
62.超级结mosfet的制备方法
63.图1表示根据本发明各方面，用于在高压mosfet中制造超级结立柱的改良方法的流程图。该方法从重掺杂第一导电类型的衬底开始。通常，衬底重掺杂第一导电类型的掺杂物，例如n型掺杂物。如步骤101所示，在衬底表面上形成第一导电类型的外延层。通过外延、晶体生长来形成外延层。图4为步骤101生成的衬底401和外延层402的侧视图。如图4所示，外延层具有略微的掺杂浓度梯度403，更接近衬底处具有较低的掺杂浓度，更远离衬底处具有较高的掺杂浓度。外延层的微小梯度有助于通过气体扩散形成均匀的掺杂浓度立柱。通过从相对低浓度的掺杂物开始并且随着外延过程继续完成而逐渐增加浓度，可以在外延过程中产生轻微的掺杂浓度梯度。在形成外延层之后，如步骤102所示在外延层的表面上形成
硬掩模。该掩模可以是三层硬掩模，包括夹在两个二氧化硅(sio2)层之间的氮化硅层(sin)。这种三层硬掩模可以通过在外延层的表面上生长热氧化物层，然后通过lpcvd在氧化物的表面和晶圆的背面上沉积氮化硅层来形成。氮化硅层在炉内用lpcvd沉积，氮化硅层沉积在硅片表面和硅片背面。在气体掺杂过程中，晶圆背面的氮化硅将阻止气体掺杂物扩散到晶圆背面。然后通过pecvd(等离子增强cvd)仅在晶圆表面顶部的氮化硅层上沉积第三层氧化物，形成三层氧化物-氮化物-氧化物硬掩模。三层氧化物-氮化物-氧化物硬掩模有利地抵抗掺杂气体的渗透，从而保护底层外延层免受扩散和不良掺杂。
64.如图5所示，氧化物-氮化物-氧化物硬掩模的每一层的厚度可以变化。从外延层的表面测量，最靠近外延层402的氧化层501的厚度可以在100-200埃之间。从氧化物层的表面测量，氮化物层501的厚度可在1500-2000埃之间，从氮化物层的表面测量，顶部氧化物层的厚度可在4000-6000埃之间。在形成三层氧化物-氮化物-氧化物层之后，在步骤103中通过硬掩模将深沟槽504蚀刻到外延层402中。深沟槽可以通过深度反应离子蚀刻(drie)形成且其深度可以在40-60微米之间。在一些实施方案中，需要沟槽宽度尽可能窄，例如0.2-1微米宽。深沟槽的底部没有到达衬底401和外延层402之间的界面。作为示例，而不作为局限，在深沟槽的底部和衬底的顶部之间可以有3-10微米的外延层。由drie产生的深沟504之间的间距可以在2到10微米之间。
65.接下来在步骤104中，如图6所示，在深沟槽602的表面上形成氧化物层或其它绝缘层601。如果绝缘层是氧化物层，则可通过热氧化工艺在深沟槽内生长。形成的绝缘层601具有厚度梯度，其中绝缘层601的最厚区域靠近深沟槽的开口，并且氧化层的最薄区域靠近深沟槽的底部。绝缘层601的厚度梯度可以是线性的或接近线性的，当从深沟槽的壁侧测量时，氧化层的最厚部分的厚度小于300埃，最薄部分的厚度大于60埃。绝缘层最厚部分和绝缘层最薄部分之间的差值可在40埃和200埃之间。在氧化层例如二氧化硅(sio2)的情况下，可通过在热氧化过程期间炉的温度和压力的变化来实现绝缘层厚度梯度。温度可在1100℃和700℃之间变化。压力可在800毫托和80毫托之间变化。
66.在深沟槽602内形成绝缘层之后，外延层可以掺杂第二导电类型(例如p型导电)，在步骤105中形成靠近深沟槽的掺杂柱(doped pillar)。图7表示衬底401和具有掺杂第二导电类型的立柱701的外延层702在深沟槽周围的剖面侧视图。立柱可以通过气相掺杂形成。优先选择硬掩模，不受气相掺杂中使用的掺杂蒸汽的影响，以防止外延层顶部的掺杂。在气相掺杂过程中，压力可在20至200毫托之间变化。在气相掺杂过程中，温度也可以在1000℃到1000℃至1200℃之间变化。温度、或压力、或温度和压力的变化，可使掺杂物通过绝缘层均匀分布到深沟槽的壁和底部。在沟槽侧壁被气体掺杂物掺杂后，实施高温退火工艺(1000℃至1200℃)，以结合原位气体掺杂工艺或单独退火工艺进一步将掺杂物驱动至p型立柱(column)的设计宽度。
67.气相掺杂可使用任何合适的第二导电型掺杂物。作为示例，而不作为局限，如果外延层掺杂n-，则气相掺杂物可以是p型掺杂物，例如含硼气体(例如二硼烷)或任何其他p型掺杂物。绝缘层还改善了外延层中掺杂柱的均匀产生。绝缘层(例如由二氧化硅组成)具有依赖于厚度的对气相掺杂物渗透的电阻。因此，绝缘层的厚度梯度防止靠近深沟槽中开口的外延层的上部，以高于靠近深沟槽的外延层的下部的浓度掺杂。此外，外延层的微小掺杂梯度可进一步改善立柱的掺杂均匀性。可使用气相沉积产生掺杂有第二导电类型的立柱，
所述第二导电类型的立柱在外延层中0.5微米至2微米宽，且42微米至66微米深。实际掺杂区域可以从深沟道的底部延伸到外延层中0.5到2微米。在掺杂区立柱之外，外延层的区域可以形成宽度在0.5微米到2微米之间的第一导电类型的列。在优选的实施例中，相邻的深沟槽之间的第二导电类型的掺杂区立柱与形成第一导电性量子的外延层区域分离，并实现实质性电荷平衡。
68.如图1中步骤106所示，一旦移除掺杂有第二导电类型硬掩模的立柱，顶部电介质层就可以形成在外延层的表面上。如图8所示，顶部电介质层801覆盖外延层702的表面，并填充深沟槽的开口802。顶部电介质层801可在深沟槽的底部留下空隙或气隙808。通常来说，使用沟槽填充制造的器件中不需要空隙或气隙。然而，在本文所述类型的器件中，深沟槽底部的空隙或气隙用作绝缘体，并且对掺杂立柱的功能具有最小的或没有影响。顶部电介质层801可包括例如但不限于诸如二氧化硅之类的氧化物的任何合适的介电材料。顶部电介质层801可由化学气相沉积和hdp(高密度等离子体)氧化物等形成。另外，表示出了在衬底401上的外延层805中形成的端接区810。端接区810具有比深沟槽更宽的端接沟槽809，并且可以在形成深沟槽的同时通过drie或其他沟槽形成方法形成。类似于深沟槽，端接沟槽809被掺杂有由相同工艺形成的气相沉积产生的第二导电类型的立柱807包围。与深沟槽不同，沉积在端接区810中的电介质层801填充整个端接沟槽809。端接区810用于将包含晶体管结构的器件的有源区域与器件的其他区域分开。
69.最后，如图1中步骤107所示，去除外延层表面的电介质层。如图9所示，抛光和刻蚀表面露出器件区的外延层901和端接区902的外延层。抛光和刻蚀过程还在深沟槽903的开口处留下电介质，在深沟槽中形成电介质塞，并密封深沟底部的空隙。正如下文将要讨论地那样，暴露外延层允许在外延层和外延层上形成mosfet器件结构。
70.mosfet器件结构
71.如图2所示200a和图10所示，在从步骤107移除任何剩余的电介质层之后，在外延层1010的表面上形成栅极绝缘体层1213。栅极绝缘体1213可以是，例如400埃到1200埃厚的二氧化硅(sio2)层，可通过热氧化物生长、化学气相沉积等在器件表面形成。然后，如图2中的200b所示，在如图11所示的栅极绝缘体1213的顶部形成导电栅极层1320。栅极层1320可以是，例如但不限于1000至6000埃厚的多晶硅(多晶硅)。
72.如图11所示，将栅极掩模1211施加到沉积的栅极层1320的表面，栅极掩模1211可由任何类型的掩模材料制成，例如苯酚、环氧树脂或丙烯酸树脂光阻掩模或机械施加的掩模。然后，栅极结构1310可以通过使用光刻胶作为掩模的栅极层1320的等离子干法刻蚀来形成。在具有远离第二导电类型的掺杂区立柱边缘的相邻深沟槽之间形成栅极结构1310之后，栅极掩模1211可通过，例如用图12所示的去除溶液清洗来去除。还可选择，可以形成绝缘沟槽栅极(图中没有表示出)来代替平面栅极。
73.如图2中的201所示，在创建mosfet栅极结构1310之后形成本体区。图13表示在外延层1010中本体区1014的形成。栅极结构1310的图案在离子1013通过栅极结构1310图案中的开放空间注入外延层1010以形成本体区1014之前，栅极结构1310的图案用作外延层1010表面上的掩模。任何掺杂工艺，例如但局限于离子注入，可用于形成本体区。本体区1014可在端接区中重掺杂第二导电型掺杂物(例如如果外延层为n型，则p型掺杂物)，端接区多晶硅栅极图案覆盖整个端接硅区，防止在端接区的外延层1010内注入本体区，如图3中301所
述。实施高温(例如1000℃至1200℃)退火工艺，以扩散多晶硅栅极下方的本体区1014，形成具有多晶硅结构的本体覆盖层。本体区1014与第二导电类型的掺杂区域立柱的顶部重叠。在本体区形成之后，可以形成如图2的202所示的源极区。作为示例，而不作为局限，如图14所示，源极掩膜1111被施加到外延层的表面。与上面讨论的栅极掩膜1211类似，源极掩膜1111可以是任何类型的掩膜，例如苯酚、环氧树脂或丙烯酸树脂光阻掩膜或机械应用掩膜。然后，源极区1114可通过掺杂(例如离子1113的注入)在源极区掩膜1111中的间隙在本体区1110中形成。如图15所示，在注入之后，源极掩膜1111可通过等离子体灰化和用去除溶液或任何其他已知的掩膜去除技术去除，例如但不限于平面化或抛光。端接1012中的掩膜此时也可以通过类似或相同的方法移除。
74.在端接区中，端接栅极掩模1212和端接绝缘体1214可以如图3的302所示形成。端接绝缘体1214可以形成在端接沟槽809的顶部。端接绝缘体1214也可以在形成栅极绝缘体层1213的相同过程中形成，并且可以是通过热氧化物沉积在器件表面上形成的氧化物，如图10所示的化学气相沉积等。端接栅极层1321可以在与图11所示的栅极层1320相同的过程中创建。端接栅极掩模1212可以位于端接栅极层1321上的端接沟槽809的顶部。端接栅极掩模1212可以在相同的过程中创建作为栅极掩模1211的图案化过程。端接栅极掩模1212可以是任何类型的掩模，例如苯酚、环氧树脂或丙烯酸树脂光阻掩模或机械应用掩模。在形成端接栅极1311之后，端接掩模1212可以通过例如用去除溶液清洗来去除。
75.本发明的各个方面包括在不同工艺中形成栅极掩模1211和端接栅极掩模1213的实施方式。与之类似地，栅极绝缘物1212和端接绝缘物1214可以在单独的工艺中形成。
76.图16表示相应的源极连接孔中的源极接头1477、相应的栅极连接孔中的栅极接头1577和相应的端接连接孔中的端接接头1777的形成。隔离层1366在源极区形成之后沉积在晶圆表面的顶部。然后，实现接触掩膜以形成源极、多晶硅和端接连接孔图案。可使用如图2的203所示的接触掩膜通过等离子干法刻蚀来刻蚀接触孔。在干刻蚀之后，可通过等离子体灰化和用去除溶液或任何其它已知掩膜去除技术(例如但不限于平坦化或抛光)清洗来去除接触掩膜。源极接头1477、栅极接头1577和端接接头1777可以以任何合适的方式形成。举例来说，而非限制性地，可形成ti/tin的阻挡层，以排列接触连接孔，且孔的剩余部分随后可填充钨，以便在阻挡层顶部形成塞子(w-塞子)。
77.源极金属层1466、栅极金属层1566和端接金属层1766可在形成如图2的204所示的接触结构之后形成在器件的表面上。如图16所示，金属层可沉积在隔离层1366和接触1477、1577的表面上，将金属光刻胶掩膜涂覆到金属层的表面。分离的源极金属层1466、栅极金属层1566和端接金属层1766可以通过金属掩膜中的开口对金属层进行等离子干法刻蚀来形成。
78.另一导电层1313可形成于衬底401的底部。导电层1313可以是用于漏极的金属层。
79.如图17所示，完整的器件可以包括源极接触电极1401、栅极接触电极1402以及漏极接触电极1404的形成205。
80.器件
81.图17表示根据本发明的各个方面，具有气相掺杂立柱的完整的超级结mosfet器件。该超级结mosfet器件包括重掺杂第一导电类型的衬底区域1405，轻掺杂第一导电类型的外延层1406，掺杂第二导电类型的超级结立柱1408。超级结立柱可从外延层表面深度42
至66微米。超级结立柱1408的间距可为2至10微米，并且超级结立柱之间的空间形成第一导电类型的外延柱，其宽度为0.5至2m微米。外延层中形成的超级结立柱1408在超级结立柱底部与衬底区域1405之间留下3至10微米外延层1406。超级结立柱1408围绕深沟槽1409，底部有空孔，深沟槽顶部有电介质1410，密封深沟槽。深沟槽可能从外延层表面深度40至60微米，超级结立柱可从深沟槽延伸至外延层0.5～2m微米。深沟槽1409还包括绝缘体层，例如墙上的氧化物层。深沟槽壁上的绝缘体层是由厚度梯度形成的，其中最厚部分靠近深沟槽开口，最薄部分位于深沟槽底部。
82.本体区1407可以形成在外延层1406中，在超级结立柱1408的顶部附近和上方。本体区1407可以接触超级结立柱1408中的至少一个，并且可以比超级结立柱更重地掺杂第二导电类型。相邻深沟槽1409之间的本体区1407下方的超级结立柱的部分被其间的外延层区域分隔，并且基本上与外延层区域电荷平衡。源极区域1412可以形成在本体区1407中比外延层更重地掺杂第一导电类型。源极接头1401可以形成在源极区域1412和本体区1407的表面上。源极接头1401的形成将本体区1407短接到源极区域1412。栅极1413可以形成在外延层1406的表面上。栅极1413可以形成在本体区的表面之间并且可以接触本体区1407。另外，栅极1413可与源极区1412的表面重叠。栅极1413可包括在外延层的表面上的绝缘体层和在绝缘体层的顶部上的金属层。栅极接头1402可以与栅极1413导电接触。漏极金属1411可以形成在衬底区域1405的底部，并且漏极接头1404可以与漏极金属1411导电接触。
83.端接区包括衬底区域1420以及外延层区域1421，该衬底区域1420重掺杂第一导电类型，该外延层区域1421轻掺杂第一导电类型，外延区域1421中掺杂第二导电类型的超级结端接区立柱1422。端接区立柱1422围绕充满绝缘体1423的端接区沟槽1423。端接区栅极1424可形成在端接区沟槽1423的开口上方的绝缘物表面和端接区立柱1422上。
84.要注意的是，用于mosfet器件的衬底区域1405、衬底区域1420和端接区可以是公共衬底的不同部分。同样，mosfet器件的外延层1406、外延层区域1421和端接区可以是形成在公共衬底上的公共外延层的不同部分。
85.本发明的各个方面允许快速且经济地制造超级结器件，其特征在于精细间距的交替n柱和p柱。
86.尽管本发明关于某些较佳的版本已经做了详细的叙述，但是仍可能存在各种替代、修正和等效的其他版本。因此，本发明的范围不应由上述说明决定，与之相反，本发明的范围应参照所附的权利要求书及其全部等效内容。任何可选件(无论首选与否)，都可与其他任何可选件(无论首选与否)组合。在以下权利要求中，除非特别声明，否则不定冠词“一个”或“一种”都指下文内容中的一个或多个项目的数量。除非用“意思是”明确指出限定功能，否则所附的权利要求书并不应认为是意义和功能的局限。权利要求书中没有进行特定功能的精确指明的任何项目，都应理解为所述的“意义是”。