相变存储器及其制造方法与流程

1.本发明涉及存储器技术领域，尤其涉及一种相变存储器及其制造方法。


背景技术：

2.请参考图1，目前的三维相变存储器的相变存储单元cell通常形成在字线wl和位线bl的交叉点处，其利用选通层形成双阈值选通开关ots(ovonic threshold switch)，来控制流经相变存储层pcm(phase change memory)的电流，该双阈值选通开关的作用是在对相变存储层pcm进行擦写操作时保持开启导通状态，而擦写操作完成后保持关闭状态，以有效避免存储阵列中的相变存储单元之间的读写串扰问题。
3.然而，三维相变存储器中，由于不同材料的成膜工艺和材料特性不同，选通层的侧壁与覆盖在相邻相变存储单元cell之间的间隙的侧壁上的线性阻挡层liner layer之间的界面处，容易会出现不够紧密的地方，形成界面缺陷gap，无法很好地保护选通层的侧壁，因此，选通层中的元素可能通过该界面缺陷gap向着其上下相邻的电极以及相变存储层pcm中扩散，这将导致选通层及其相邻的电极和相变存储层pcm中的材料性能发生变化，影响相变存储单元的性能。


技术实现要素：

4.本发明的目的在于提供一种相变存储器及其制造方法，能够避免选通层侧壁发生元素扩散，改善相变存储单元的性能。
5.为达到上述目的，本发明提供一种相变存储器的制造方法，其包括以下步骤：
6.形成相变存储堆叠层，所述相变存储堆叠层包括自下而上依次堆叠的底电极层、选通层、中间电极层、相变存储层和顶电极层；
7.由上至下刻蚀所述相变存储堆叠层以形成堆叠体，相邻堆叠体之间具有间隙，且所述间隙暴露出所述选通层的侧壁表面；
8.通过选择性工艺在所述选通层的侧壁表面上形成侧壁阻挡层；
9.形成第二线性阻挡层，所述第二线性阻挡层覆盖包括所述侧壁阻挡层的表面在内的所述间隙的内表面上；
10.形成填充在所述间隙中的间隙填充层。
11.可选地，通过选择性工艺在所述选通层的侧壁表面上形成侧壁阻挡层的步骤包括：进行等离子体表面处理工艺，以在所述选通层的侧壁表面上形成侧壁阻挡层；和/或，进行选择性原子层沉积工艺，以在所述选通层的侧壁表面上形成侧壁阻挡层。。
12.可选地，通过选择性工艺在所述选通层的侧壁表面上形成侧壁阻挡层的步骤包括：首先，进行所述等离子体表面处理工艺，以在所述选通层的侧壁表面上形成第一侧壁阻挡层；然后，进行选择性原子层沉积工艺，以在所述第一侧壁阻挡层的表面上形成第二侧壁阻挡层，所述第一侧壁阻挡层和所述第二侧壁阻挡层共同组成所述选通层的侧壁表面上所需的侧壁阻挡层。
13.可选地，所述等离子体表面处理工艺所使用的等离子体为包括氮、氧、碳、氢中的至少一种元素的等离子体，所述等离子体表面处理工艺使得所述选通层中相应的元素损失和/或改变，以改变所述选通层的材料性能，且所述等离子体表面处理工艺提供的等离子体与所述间隙侧壁上的所述选通层的材料发生化学反应而形成所述侧壁阻挡层；和/或，所述选择性原子层沉积工艺在所述选通层的侧壁表面上形成的侧壁阻挡层的材料包括氮化硅、碳化硅、氧化硅、氮化硅中的至少一种。
14.可选地，所述选通层具有掺杂元素，所述掺杂元素包括si、as、ge、v、mo、al、cu、ag、au、cr、ti、ta、ni、fe、sc、w、sn、bi、as、ga、in中的至少一种。
15.可选地，所述侧壁阻挡层的膜厚与其所围的选通层的线宽之比为1/50～1/3。
16.可选地，由上至下刻蚀所述相变存储堆叠层以形成所述堆叠体的步骤包括：
17.对所述顶电极层和相变存储层进行光刻和刻蚀，并停止在所述中间电极层的顶面，以形成相变结构体，相邻的相变结构体之间均具有间隙；
18.在所述相变结构体的侧壁上形成第一线性阻挡层；
19.沿所述间隙向下刻蚀所述第一线性阻挡层、中间电极层、选通层和底电极层，并停止在所述衬底的顶面上，以形成各个所述堆叠体。
20.可选地，所述第一线性阻挡层为单层膜或者多层膜依次层叠的复合结构，所述第二线性阻挡层为单层膜或者多层膜依次层叠的复合结构。
21.基于同一发明构思，本发明还提供一种相变存储器，其包括：
22.相变存储堆叠层，所述相变存储堆叠层包括自下而上依次堆叠的底电极层、选通层、中间电极层、相变存储层和顶电极层，且所述相变存储堆叠层被相应的间隙沿自上而下的方向分割为若干堆叠体，所述间隙暴露出所述选通层的侧壁表面；
23.侧壁阻挡层，选择性地形成在所述选通层的侧壁表面上；
24.第二线性阻挡层，覆盖包括所述侧壁阻挡层的表面在内的所述间隙的内表面上；
25.间隙填充层，填充在所述间隙中并位于所述第二线性阻挡层的表面上。
26.可选地，所述侧壁阻挡层为单层膜，其为包括氮、氧、碳、氢中的至少一种元素的等离子体与所述间隙侧壁上的选通层的材料发生化学反应而形成的膜层，或者为通过选择性原子层沉积工艺形成在所述选通层的侧壁表面上的膜层；或者，所述侧壁阻挡层为多层膜层叠而成的复合结构，其包括覆盖在所述选通层的侧壁上的第一侧壁阻挡层以及覆盖在所述第一侧壁阻挡层的第二侧壁阻挡层，所述第一侧壁阻挡层为包括氮、氧、碳、氢中的至少一种元素的等离子体与所述间隙侧壁上的选通层的材料发生化学反应而形成的膜层，以及，所述第二侧壁阻挡层为通过选择性原子层沉积工艺形成在所述第一侧壁阻挡层的侧壁表面上的膜层。
27.可选地，所述侧壁阻挡层的膜厚与其所包围的所述选通层的线宽之比为1/50～1/3。
28.可选地，所述堆叠体还包括第一线性阻挡层，所述第一线性阻挡层覆盖顶电极和所述相变材料层的侧壁上，并暴露出所述选通层的侧壁表面；其中，所述第一线性阻挡层为单层膜或者多层膜依次层叠的复合结构，所述第二线性阻挡层为单层膜或者多层膜依次层叠的复合结构。
29.与现有技术相比，本发明的技术方案至少具有以下有益效果之一：
30.1、采用选择性工艺在选通层的侧壁上形成侧壁阻挡层，能增强选通层与相邻相变存储单元之间的间隙中的线性阻挡层、间隙填充层等膜层之间的粘附性，并阻挡选通层中的元素向外扩散以及阻挡外部的元素向选通层中扩散，进而改善器件性能。
31.2、当选择性工艺包括等离子体表面处理工艺时，该等离子体表面处理工艺一方面能随着侧壁阻挡层的形成，使得选通层中相应的元素损失和/或改变，以改变所述选通层的边缘区域中的材料性能，例如使得选通层所形成的选通管的边缘材料的能带间隙eg增大，使得该选通管的导电丝更靠近器件中心，进而有利于改善器件的工作性能一致性，另一方面其提供的等离子体能与相邻相变存储单元之间的间隙侧壁上的选通层的材料发生化学反应而形成所需的侧壁阻挡层，简化侧壁阻挡层的形成工艺。
32.3、当选择性工艺包括选择性原子层沉积工艺时，该选择性原子层沉积工艺能够精确控制侧壁阻挡层的膜厚及均匀性，使得相邻相变存储单元之间的间隙侧壁的表面平滑，进而有利于增强后续形成在间隙表面上的线性阻挡层的覆盖性能以及填充在间隙中的间隙填充层的填充性能。
附图说明
33.图1为现有的相变存储器的制造方法中的器件结构剖面示意图。
34.图2为本发明实施例一提供的相变存储器的制造方法的流程图。
35.图3a至图3i为本发明实施例一的相变存储器的制造方法中的器件剖面结构示意图。
36.图4a至图4c为本发明实施例二的相变存储器的制造方法中的器件剖面结构示意图。
37.图5a至图5c为本发明实施例三的相变存储器的制造方法中的器件剖面结构示意图。
38.其中，附图标记为：
39.基底
‑
衬底；101
‑
位线；102
‑
堆叠体；102a
‑
初始堆叠体；1021
‑
底电极层；1022
‑
选通层；1023
‑
中间电极层；1024
‑
相变存储层；1025
‑
顶极层；103
‑
间隙；104
‑
第一线性阻挡层；1041
‑
第一子线性阻挡层；1042
‑
第二子线性阻挡层；105
‑
侧壁阻挡层；1051
‑
第一侧壁阻挡层；1052
‑
第二侧壁阻挡层；106
‑
第二线性阻挡层；107
‑
间隙填充层；108
‑
字线。
具体实施方式
40.下面将结合示意图对本发明的具体实施方式进行更详细的描述。根据下列描述，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
41.实施例一
42.请参考图2，本实施例提供一种相变存储器的制造方法，其包括以下步骤：
43.s1，形成相变存储堆叠层，所述相变存储堆叠层包括自下而上依次堆叠的底电极层、选通层、中间电极层、相变存储层和顶电极层；
44.s2，由上至下刻蚀所述相变存储堆叠层以形成堆叠体，相邻堆叠体之间具有间隙，且所述间隙暴露出所述选通层的侧壁表面；
45.s3，通过选择性工艺在所述选通层的侧壁表面上形成侧壁阻挡层；
46.s4，形成第二线性阻挡层，所述第二线性阻挡层覆盖包括所述侧壁阻挡层的表面在内的所述间隙的内表面上；
47.s5，形成填充在所述间隙中的间隙填充层。
48.首先，请参考图3a所示，在步骤s1中，首先提供基底100，并在基底100上依次沉积位线层(未标记)以及相变存储堆叠层(未标记)，相变存储堆叠层包括自下而上依次堆叠的底电极层1021、选通层1022、中间电极层1023、相变存储层1024、顶电极层1025以及硬掩膜层1026。
49.其中，基底100可以是已经过一系列集成电路制造工艺加工后的晶圆材料，所述晶圆材料可以选用以下所提到的材料中的至少一种：si、ge、sige、sic、sigec、inas、gaas、inp或者其它iii/v化合物，所述晶圆材料还可以是多层结构或者为绝缘体上硅(soi)、绝缘体上层叠硅(ssoi)、绝缘体上层叠锗化硅(s
‑
sigeoi)、绝缘体上锗化硅(sigeoi)以及绝缘体上锗(geo)等。基底100中可以已经形成mos晶体管、二极管、电阻等有源或者无源的电子元件，也可以具有器件隔离结构等，还可以进一步形成多层金属互连结构等。当待形成的相变存储器具有两层堆叠或者四层堆叠或者更多层堆叠的相变存储单元时，基底100中还可以已经完成相变存储堆叠层下方的相变存储单元及其电性连接的字线和/或位线的制造。
50.位线层101可以通过化学气相沉积、溅射沉积、电镀、化学镀、金属硅化物制造、掺杂多晶硅沉积等等合适的工艺形成，其材料可以包括ta、tin、tac、tan、co、w、pt、au、ti、al、ag、cu、ni金属、p型掺杂多晶硅、n型掺杂多晶硅、金属硅化物等等中的至少一种。
51.相变存储堆叠层用于在后续形成若干相互间隔开的相变存储单元，每个相变存储单元具有底电极(即1021层)以及顶电极(即1025层)，其中，底电极层1021、中间电极层1023和顶电极层1025的材料可以相同，也可以不同，可以分别选自c、ta、tin、tac、tan、co、w、pt、au、ti、al、ag、cu和ni中的一种或多种。选通层1022可以包括未掺杂的硫系化合物材料或者掺杂的硫系化合物材料，其中硫系化合物材料例如是硒基ots材料(其包括se元素及其和ge、、si、as等元素中的一种或多种形成的化合物)、碲基ots材料(其包括te元及其和ge、si、sb等元素中的一种或多种形成的化合物)等，掺杂的硫系化合物材料中的掺杂元素包括si、as、ge、v、mo、al、cu、ag、au、cr、ti、ta、ni、fe、sc、w、sn、bi、as、ga、in中的至少一种。这些掺杂元素可以改变硫系化合物材料的性能。
52.相变存储层1024的材料可以为任意合适的相变材料，例如可以包括ge
‑
sb
‑
te基相变材料(又称为gst)、ge
‑
te基相变材料、ge
‑
sb基相变材料、si
‑
sb
‑
te基相变材料、sb
‑
te基相变材料、sb基相变材料等中的至少一种，可以是两种相变材料的组合、三种相变材料的组合或者更多种相变材料的组合。其中，ge
‑
sb
‑
te基相变材料由ge、sb、te三元素组成，其可以包括但不限于ge3sb4te8、ge2sb2te5、ge2sb2te4、gesb2te4等，ge
‑
te基相变材料由ge和te两元素组成。其中，ge
‑
sb基相变材料由ge和sb两元素组成，si
‑
sb
‑
te基相变材料由si、sb、te三元素组成，可以包括但不限于:si
11
sb
57
te
32
、si
18
sb
52
te
30
、si
24
sb
48
te
28
等。因此，基于相变存储层1024所含的相变材料可以是单一的，也可以是多种相变材料组合而成的情况，本发明对于相变存储层1024的层数不做具体限制，可以是单层，也可以是为多层，例如2层、3层、4层、5层、6层甚至更多层，相邻两层相变材料的结晶温度和阈值电压可以不同，当结晶温度和阈值电压不同的相变材料所对应的发生相变的脉冲电压或者脉冲电流也不同，这样，在
特定大小的脉冲电压或者脉冲电流下，可能使相变存储层1024的全部层的相变材料均位于低阻态，也可能使相变存储层1024的全部层的相变材料均位于高阻态，也可能使其中部分层的相变材料位于低阻态，而另外部分层相变材料位于高阻态。
53.硬掩膜层1026可以选用氧化物、氮化物或者金属等中的一种或多种组合。
54.应当理解的是，在本发明的其他实施例中，相变存储堆叠层还可以包括位于选通层1022和底电极层1021之间的阻挡界面层(又可以称为扩散阻挡层)、位于选通层1022和中间电极层1023之间的阻挡界面层(又可以称为扩散阻挡层)、位于相变存储层1024和中间电极层1023之间的阻挡界面层(又可以称为扩散阻挡层)、位于相变存储层1024和顶电极层1025之间的阻挡界面层(又可以称为扩散阻挡层)中的至少一层。
55.请参考图3b至图3d，在步骤s2中，由上至下刻蚀相变存储堆叠层以形成堆叠体，相邻堆叠体之间具有间隙103，且间隙103暴露出选通层1022的侧壁表面。
56.本实施例中，可以采用单图案化技术或者双重图案化技术来刻蚀位线层、相变存储层和后续形成的字线层，以形成位线、相变存储单元和字线，也可以采用双重图案化技术来刻蚀位线层、相变存储层和后续形成的字线层，形成位线、相变存储单元和字线。
57.作为一种示例，在步骤s1中，在沉积底电极层1021之前，先沿y方向由上至下刻蚀位线层，以形成所需的若干条沿y方向延伸的位线101，在步骤s2中，刻蚀相变存储堆叠层至位线101的顶面，以形成若干相互分立的相变存储单元，这些相变存储单元即为能暴露出选通层1022的侧壁的堆叠体102，且这些相变存储单元被沿x方向延伸和沿y方向延伸的间隙分隔开。该示例为单图案化技术。
58.作为另一种示例，在步骤s1中先不图案化位线层，而是在步骤s2中，先沿y方向由上至下对硬掩膜层1026、顶电极层1025、相变存储层1024进行光刻和刻蚀，刻蚀停止在中间电极层1023的顶面上，以形成若干条沿y方向延伸的初始堆叠体102a，此时相邻初始堆叠体102a之间的间隙103也沿y方向延伸，如图3b所示。然后，可以通过化学气相沉积等合适的工艺，在各个初始堆叠体102a的侧壁表面和顶面上形成第一线性阻挡层104，如图3c所示。第一线性阻挡层104可以在后续被形成为初始堆叠体102a的侧墙，一方面可以在后续工艺中保护初始堆叠体102a的侧壁不受损伤，另一方面还以提高后续的间隙填充层和初始堆叠体102a的侧壁之间的粘附性，且阻挡初始堆叠体102a和后续形成的间隙填充层之间的元素扩散，防止各膜层的材料成分发生变化，保证器件性能。本实施例中，第一线性阻挡层104具有依次层叠在各个初始堆叠体102a的侧壁表面上的第一子线性阻挡层1041和第二子线性阻挡层1042。第一子线性阻挡层1041的材料可以是氮化物(例如氮化硅等)，第二子线性阻挡层1042的材料例如是氧化物(例如氧化硅等)。接着，沿间隙103由上至下依次刻蚀第二子线性阻挡层1042、第一子线性阻挡层1041、中间电极层1023、选通层1022及底电极层1021，直至暴露出位线层101的顶面为止，由此形成若干相互间隔开且沿y方向延伸的条形的堆叠体102，相邻堆叠体102之间的间隙103延伸至位线101的顶面。
59.请参考图3e，在步骤s3中，采用等离子体表面处理工艺作为选择性工艺，对间隙103中暴露出的选通层1022的侧壁表面进行处理，该等离子体表面处理工艺所使用的等离子体为包括n(氮)、o(氧)、c(碳)、h(氢)中的至少一种元素的等离子体，本步骤中的等离子体表面处理工艺的工艺参数的设置，能够使得组成选通层1022的元素(包括掺杂的元素)的损失和/或改变(包括迁移、再分布、重结晶等)，以改善选通层1022的材料性能，例如改善选
通层1022的电学性能(包括提高开关速度、降低漏电流等)和稳定性能(减小空洞等等)，同时该等离子体表面处理工艺所提供的等离子体能与间隙103侧壁上的选通层的材料发生化学反应而形成侧壁阻挡层105。
60.可选地，本步骤中的等离子体表面处理工艺，可以设置工艺温度为300℃或更高的温度，可以进一步设置偏置功率，使得等离子体被施加到选通层1022的侧壁上。
61.进一步可选地，在等离子体表面处理工艺的实施过程中，使用惰性气体，该惰性气体可以包括氦(he)、氩(ar)、或he和ar的混合气体，惰性气体可以将需要与选通层1022反应的等离子体运送到选通层1022的侧壁表面。
62.作为一种示例，当步骤s1中形成的选通层1022为未掺杂的硫系化合物时，步骤s3中的等离子体表面处理工艺，可以使得选通层1022侧壁处的硫系化合物被氮化、氧化、碳化或氢化，且能够改变选通层1022内部的硫系化合物的材料性能(例如改变其晶粒结构、尺寸等等)，此时，形成的侧壁阻挡层105为被氮化、氧化、碳化或氢化的硫系化合物。
63.作为另一种示例，当步骤s1中形成的选通层1022为掺杂的硫系化合物且其掺杂的元素包括si、as、ge、v、mo、al、cu、ag、au、cr、ti、ta、ni、fe、sc、w、sn、bi、as、ga、in中的至少一种时，该步骤s3中的等离子体表面处理工艺，能够使得选通层1022中的掺杂元素的一部分被迁移至间隙103的侧壁处或者迁移至选通层1022内部，以析出掺杂元素或者硫系化合物，析出的掺杂元素或者硫系化合物与等离子体反应而形成侧壁阻挡层105，由此形成的侧壁阻挡层105可以包括这些掺杂元素与n(氮)、o(氧)、c(碳)、h(氢)结合的化合物(例如氧化硅、氮化硅、碳化硅、金属氧化物、金属氮化物等等)、被氮化/氧化/碳化/氢化的硫系化合物、被氮化/氧化/碳化/氢化的掺杂的硫系化合物中的至少一种。
64.应当注意的是，由于选通层1022和中间电极1023等的材质不同，因此在步骤s2中，沿着间隙刻蚀中间电极层1023至底电极层1021以暴露出位线101的顶面的过程中，选通层1022的侧壁相对中间电极1023和底电极1021消耗较多，选通层1022的侧壁相对中间电极1023和底电极1021的侧壁向内凹陷，形成凹槽103a，本实施例中，虽然在步骤s3中等离子体需要与间隙103侧壁上的选通层1022反应而消耗一定的选通层1022，但是其形成的侧壁阻挡层105不仅能够补足选通层1022的消耗厚度，还能填充或者填满凹槽103a。
65.可选地，本实施例中形成的侧壁阻挡层105的膜厚w3与其所围的选通层1022的线宽w2之比为1/50～1/3。且w3+w2等于步骤s2中刻蚀后形成的堆叠体中的选通层1022的线宽w1(如图3d所示)。
66.在步骤s4中，在各个堆叠体102的侧壁上形成第二线性阻挡层106，如图3f所示，其中，第二线性阻挡层106可以是单层介质，也可以是多层介质，其材料例如包括氮化硅等。第二线性阻挡层106覆盖包括侧壁阻挡层105的表面在内的间隙103的内表面，还覆盖硬掩膜层1026的表面。
67.在步骤s5中，首先，通过化学气相沉积、高深宽比气相沉积等合适的材料沉积工艺，沉积间隙填充层107于第二线性阻挡层106的表面上，以填充相邻所述相变存储单元之间的间隙103，沉积的间隙填充层107可以填满间隙103，也可以将间隙103封闭为具有气隙的结构(该气隙未图示，该气隙可以降低寄生电容)，如图3g所示。其中，间隙填充层107的材料例如包括氧化硅、正硅酸乙酯、低k介质(包括有机或无机的多孔材料)等等中的一种或多种的组合。接着，对间隙填充层107的顶部进行化学机械研磨，直至暴露出各个顶电极层
1025的顶面，如图3h所示，此时去除了顶电极层1025顶面上的第二线性阻挡层106以及硬掩膜层1026。
68.其中，侧壁阻挡层105一方面阻挡选通层1022中的元素向外扩散，另一方面通过侧壁阻挡层105增强第二线性阻挡层106的覆盖性能且能提高选通层1022和第二线性阻挡层106、间隙填充层之间的粘附性，进而阻挡选通层1022中的元素向外扩散以及选通层1022外部膜层中的元素向选通层1022中扩散，最终能够改善器件性能。
69.请参考图3i，在步骤s5之后，可以进一步形成与顶电极层1025电性接触的字线108，且字线108沿垂直于y方向的x方向延伸。当步骤s2中仅仅形成沿y方向延伸的堆叠体102时，在刻蚀顶电极层1025上的字线层以形成字线108的步骤中，可以进一步自上而下刻蚀堆叠体102，以通过沿x方向延伸的间隙(未图示)进一步分割堆叠体102，形成若干相互间隔开的相变存储单元，之后可以通过步骤s3的方法，在被沿x方向延伸的间隙所暴露出的选通层1022的侧壁上进一步形成侧壁阻挡层105，由此使得每个相变存储单元的选通层1022的四周均被侧壁阻挡层105覆盖和保护。之后可以进一步通过执行步骤s4和s5，以在相变存储单元之间的间隙中填充绝缘材料，并为后续工艺提供平坦的工艺表面。
70.本实施例还提供一种相变存储器，其优选地采用本实施例的相变存储器的制造方法形成，当然本领域技术人员也可以采用其他任意合适的制造方法来形成。该相变存储器包括相变存储堆叠层、侧壁阻挡层105及间隙填充层107。
71.其中，相变存储堆叠层可以形成在一衬底上，该衬底可以包括基底100及形成在基底100上的位线101。
72.相变存储堆叠层形成在位线101上，且包括自下而上依次堆叠的底电极层1021、选通层1022、中间电极层1023、相变存储层1024和顶电极层1025，且被相应的间隙103自上而下分割为若干堆叠体102，各个间隙103暴露出选通层1022的侧壁表面；间隙103沿字线108方向和位线101方向延伸。
73.侧壁阻挡层105为单层膜，其为包括n(氮)、o(氧)、c(碳)、h(氢)中的至少一种元素的等离子体与间隙103侧壁上的选通层1022的材料发生化学反应而形成的膜层，其材料可以参考上文的步骤s3中的相关描述，在此不再赘述。
74.可选地，侧壁阻挡层105的膜厚与其所包围的选通层1022的线宽之比w3/w2为1/50～1/3。
75.间隙填充层108填充在间隙103中。可选地，间隙填充层108的顶面与顶电极层1025的顶面齐平。
76.可选地，堆叠体102还包括第一线性阻挡层104，所述第一线性阻挡层104覆盖顶电极层1025和相变材料层1024的侧壁上，并暴露出中间电极层1023至底电极层1021的堆叠层的侧壁表面。第一线性阻挡层104可以为单层膜或者多层膜依次层叠的复合结构(例如为第一子线性阻挡层1041和第二子线性阻挡层1042的堆叠结构)
77.本实施例的相变存储器还包括第二线性阻挡层106，第二线性阻挡层106覆盖在堆叠体102和侧壁阻挡层105的表面上，间隙填充层107形成在第二线性阻挡层106的表面上且填充在间隙103中，间隙填充层107的顶面可以与堆叠体102的顶电极层1025的顶面齐平；第二线性阻挡层107为单层膜或者多层膜依次层叠的复合结构。
78.本实施例的相变存储器及其制造方法，其利用选通层的侧壁上形成的侧壁阻挡
层，来阻挡选通层中的元素向外扩散以及阻挡外部的元素向选通层中扩散，并增强选通层与相邻相变存储单元之间的间隙中的第二线性阻挡层等膜层之间的粘附性，进而改善器件性能。此外，用于形成该侧壁阻挡层的等离子体表面处理工艺一方面能随着侧壁阻挡层的形成，使得选通层中相应的元素损失和/或改变，以改变所述选通层的材料性能，的边缘区域中的材料性能，例如使得选通层所形成的选通管的边缘材料的能带间隙eg增大，使得该选通管的导电丝更靠近器件中心，进而有利于改善器件的工作性能一致性，另一方面其提供的等离子体能与相邻相变存储单元之间的间隙侧壁上的选通层的材料发生化学反应而形成所需的侧壁阻挡层，简化侧壁阻挡层的形成工艺。
79.实施例二
80.本实施例提供一种相变存储器的制造方法，其也包括图2中所示的步骤s1～s5，该制造方法中的器件剖面结构示意图请参考图4a至4b所示。该实施例与实施例一的主要区别在于，在步骤s3中，采用的选择性工艺为选择性原子层沉积工艺，即在步骤s3中通过选择性原子沉积工艺在选通层1022的侧壁上沉积形成侧壁阻挡层105，该侧壁阻挡层105的材料可以包括氮化硅、碳化硅、氧化硅、氮化硅中的至少一种。
81.可选地，本实施例的步骤s3中的选择性原子层沉积工艺，可以设置工艺温度低于400℃，以避免该工艺造成选通层1022中的元素的损失或改变。
82.由于选择性原子沉积工艺本身的特性，本实施例的步骤s3中，可以控制形成的侧壁阻挡层105仅仅形成在选通层1022的暴露侧壁上，一方面，不影响步骤s2后剩余的选通层1022的性能及线宽w1，使得执行步骤s3前后，选通层1022的特征尺寸维持w1不变，保证侧壁阻挡层105的沉积工艺不会造成选通层1022的性能不良；另一方面，使得在选通层1022的侧壁上形成的凹陷103a被侧壁阻挡层105填满，且该侧壁阻挡层105的膜厚均匀性较佳，进而能使得间隙103的侧壁平滑，以有利于提高第二线性阻挡层106的膜厚均匀性，进而提高间隙填充层107的填充性能。同时侧壁阻挡层105能阻挡选通层1022中的元素向外扩散，并增强选通层1022与相邻相变存储单元之间的间隙中的第二线性阻挡层106等膜层之间的粘附性，阻挡选通层1022中的元素向外扩散以及阻挡外部的元素向选通层1022中扩散，进而改善器件性能。
83.本实施例的相变存储器的制造方法的步骤s1、s2和s4～s5，可以参考实施例一中的相应步骤的描述，在此不再详述。
84.本实施例还提供一种采用本实施例的相变存储器的制造方法形成的相变存储器，其与实施例一的相变存储器的结构区别仅在于，侧壁阻挡层105的材料不同，其通过选择性原子层沉积工艺形成的，例如为氮化硅、碳化硅、氧化硅、氮化硅中的一种或多种组合。
85.实施例三
86.本实施例提供一种相变存储器的制造方法，其也包括图2中所示的步骤s1～s5，该制造方法中的器件剖面结构示意图请参考图5a至5b所示。该实施例与实施例一的主要区别在于，在步骤s3中，采用的选择性工艺包括先进行的等离子体表面处理工艺以及后进行的选择性原子层沉积工艺。即在步骤s3中，先通过等离子体表面处理工艺在选通层1022的侧壁上形成第一侧壁阻挡层1051，再采用选择性原子沉积工艺在第一侧壁阻挡层1051的表面上沉积形成第二侧壁阻挡层1052，第一侧壁阻挡层1051和第二侧壁阻挡层1052组成本实施例中选通层1022侧壁上所需的侧壁阻挡层105。
87.其中，第一侧壁阻挡层1051的形成过程和材料可以参考实施例一中对其侧壁阻挡层105的形成过程和材料的相关描述，第二侧壁阻挡层1052的形成过程和材料可以参考实施例二中对其侧壁阻挡层105的形成过程和材料的相关描述，在此不再赘述。
88.本实施例中，先通过等离子体表面处理工艺在选通层1022的侧壁上形成第一侧壁阻挡层1051，一方面可以改变选通层1022的材料性能，另一方面还能有利于形成更薄的第二侧壁阻挡层1052，从整体上节约工艺时间。此外，第一侧壁阻挡层1051和第二侧壁阻挡层1052组成侧壁阻挡层105，相对于实施例一和实施例二而言，能够在进一步提高选通层1022与间隙103中的第二线性阻挡层106等膜层之间的粘附性的同时，还能进一步增强阻挡选通层1022中的元素向外扩散的能力以及阻挡外部的元素向选通层1022中扩散的能力，由此进一步改善器件性能。
89.本实施例的相变存储器的制造方法的步骤s1、s2和s4～s5，可以参考实施例一中的相应步骤的描述，在此不再详述。
90.本实施例还提供一种采用本实施例的相变存储器的制造方法形成的相变存储器，其与实施例一和实施例二的相变存储器的结构区别仅在于，侧壁阻挡层105由依次覆盖在选通层1022的侧壁上的第一侧壁阻挡层1051和第二侧壁阻挡层1052组成，第一侧壁阻挡层1051通过等离子体表面处理工艺形成，第二侧壁阻挡层1052通过选择性原子层沉积工艺形成。也就是说，第一侧壁阻挡层1051为包括氮、氧、碳、氢中的至少一种元素的等离子体与间隙103侧壁上的选通层1022的材料发生化学反应而形成的膜层。
91.可选地，侧壁阻挡层105的膜厚与其所包围的选通层1022的线宽之比为1/50～1/3。
92.应当理解的是，上述各个实施例中均仅仅示出了一层相变存储单元及其电性连接的字线和位线的制造，当本发明需要制作的相变存储器的架构包括两层堆叠的相变存储单元时，则可以按照上述实施例中的制造方法，先在图3i、图4c或图5c制造出下层相变存储单元，之后在该下层相变存储单元上制造出上层相变存储单元及其上方所需的顶层位线，顶层位线可以平行于位线101且与字线108垂直相交；或者，可以按照上述实施例中的制造方法，在基底100中先制造出一层下层相变存储单元，形成的位线101电性连接该下层相变存储单元。
93.因此，当本发明需要制作的相变存储器的架构包括三层、四层或者更多层沿z向堆叠的相变存储单元时，可以将上述实施例中的位线
‑
相变存储单元
‑
字线
…
的顺序结构沿着z方向重复下去，直至完成所有层的相变存储单元及其电性连接的字线和位线的制造。
94.此外，在本发明的其他实施例的相变存储器及其制造方法中，在器件性能设计允许的情况下，还可以省略上述的第一线性阻挡层104和/或第二线性阻挡层106。
95.综上所述，本发明提供的相变存储器及其制造方法，采用选择性工艺在选通层的侧壁上形成侧壁阻挡层，一方面阻挡选通层中的元素向外扩散，另一方面通过侧壁阻挡层增强选通层与相邻相变存储单元之间的间隙中的线性阻挡层等膜层之间的粘附性，避免相变存储单元中的各膜层的元素沿着间隙发生相互扩散，进而改善器件性能。当选择性工艺包括等离子体表面处理工艺时，该等离子体表面处理工艺一方面能使得选通层中的元素损失或改变，以改变所述选通层的材料性能，另一方面其提供的等离子体能与相邻相变存储单元之间的间隙侧壁上的选通层的材料发生化学反应而形成所需的侧壁阻挡层；当选择性
工艺包括选择性原子层沉积工艺时，该选择性原子层沉积工艺能够精确控制侧壁阻挡层的膜厚及均匀性，使得相邻相变存储单元之间的间隙侧壁的表面平滑，进而有利于增强后续形成在间隙表面上的线性阻挡层的覆盖性能以及填充在间隙中的间隙填充层的填充性能。
96.需要说明的是，本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对于实施例公开的系统而言，由于与实施例公开的方法相对应，所以描述的比较简单，相关之处参见方法部分说明即可。
97.还应当理解的是，除非特别说明或者指出，否则说明书中的术语“第一”、“第二”、“第三”、“第四”等描述仅仅用于区分说明书中的各个组件、元素、步骤等，而不是用于表示各个组件、元素、步骤之间的逻辑关系或者顺序关系等。
98.此外还应该认识到，此处描述的术语仅仅用来描述特定实施例，而不是用来限制本发明的范围。必须注意的是，此处的以及所附权利要求中使用的单数形式“一个”和“一种”包括复数基准，除非上下文明确表示相反意思。例如，对“一个步骤”或“一个装置”的引述意味着对一个或多个步骤或装置的引述，并且可能包括次级步骤以及次级装置。应该以最广义的含义来理解使用的所有连词。以及，词语“和/或”应该被理解为具有逻辑“与”或者“或”的定义，即可以二选一或者二者兼具；词语“或”应该被理解为具有逻辑“或”的定义，而不是逻辑“异或”的定义，除非上下文明确表示相反意思。此外，本发明实施例中的方法和/或设备的实现可包括手动、自动或组合地执行所选任务。
99.还需要说明的是，虽然本发明已以较佳实施例披露如上，然而上述实施例并非用以限定本发明。对于任何熟悉本领域的技术人员而言，在不脱离本发明技术方案范围情况下，都可利用上述揭示的技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围。