具有选择性偶极子阈值电压移位器的带状或线状晶体管堆叠体的制作方法

具有选择性偶极子阈值电压移位器的带状或线状晶体管堆叠体


背景技术：

1.电子装置应用中对更高性能集成电路(ic)的需求推动了越来越密集的晶体管架构。堆叠的全环栅(gaa)晶体管结构(例如带状或线状(row)结构)包括多个沟道区，这些沟道区以一个沟道在另一个沟道之上的方式处于垂直堆叠体中。
2.对于任何晶体管架构，能够设置晶体管阈值电压(v
t
)是有利的。根据惯例，例如，可以通过以下方式中的一种或多种来实现v
t
调整：沉积特定功函数金属作为栅电极的部分，或者改变栅电极的一种或多种金属的厚度。如果ic中需要多个阈值电压，则ic制造工艺必须容纳多种功函数金属和/或金属层厚度。
3.对于gaa晶体管结构，并且特别是对于堆叠的row晶体管架构，装置几何形状和/或堆叠的沟道区之间的小空间可能将功函数金属限制于不足以强力地设置v
t
的厚度，和/或可能排除在单个晶体管堆叠体内使用多种功函数金属和/或金属层厚度。因此，实现对甚至最激烈缩放的装置的堆叠体内的晶体管的v
t
调整的制造技术和row晶体管堆叠体架构在商业上是有利的。
附图说明
4.在附图中通过示例而非限制的方式示出本文描述的材料。为了图示的简单和清楚起见，图中所示的元件不一定按比例绘制。例如，为了清楚起见，一些元件的尺寸可能相对于其他元件被放大。此外，在认为合适的情况下，在各图之间重复了附图标记以指示对应或类似的元件。在图中：
5.图1示出了根据一些实施例的包括至少一个偶极子v
t
移位器的row晶体管堆叠体结构的等距截面图；
6.图2a示出了根据一些实施例的图1中引入的row晶体管堆叠体结构的第一截面图；
7.图2b示出了根据一些实施例的图1中引入的row晶体管堆叠体结构的第二截面图；
8.图3示出了根据一些实施例的图1中引入的row晶体管堆叠体结构的放大截面图；
9.图4a是示出根据一些实施例的在row晶体管堆叠体结构中调整v
t
的方法的流程图；
10.图4b是示出根据一些实施例的在row晶体管堆叠体结构中选择性地形成一个或多个偶极子v
t
移位器的方法的流程图；
11.图5示出了根据一些实施例的随着实践在图4b中引入的方法中的块而演变的row晶体管堆叠体结构的截面图；
12.图6示出了根据一些替代实施例的随着实践在图4b中引入的方法中的而演变的row晶体管堆叠体结构的截面图；
13.图7a、图7b、图7c、图7d、图7e和图7f示出了根据一些实施例的row晶体管堆叠体结构的截面图；
14.图8示出了根据实施例的采用包括具有一个或多个偶极子v
t
移位器的row晶体管
堆叠体结构的ic的移动计算平台和数据服务器机器；以及
15.图9是根据一些实施例的电子计算装置的功能块图。
具体实施方式
16.参考附图描述了实施例。虽然详细描述并讨论了具体的配置和布置，但应当理解，这仅用于说明的目的。相关领域的技术人员将认识到，在不脱离说明书的精神和范围的情况下，其他配置和布置也是可能的。对于相关领域的技术人员将显而易见的是，本文描述的技术和/或布置可以用于除了本文详细描述的系统和应用之外的各种其他系统和应用中。
17.在下面的具体实施方式中参考了附图，附图形成了具体实施方式的一部分并且示出了示例性实施例。此外，要理解，在不脱离要求保护的主题的范围的情况下，可以利用其他实施例并且可以进行结构和/或逻辑上的改变。还应注意，例如上、下、顶部、底部等方向和参考可以仅用于方便附图中的特征的描述。因此，不应将以下具体实施方式理解为限制性意义，并且要求保护的主题的范围仅由所附权利要求及其等同物限定。
18.在以下描述中，阐述了许多细节。然而，对于本领域技术人员将显而易见的是，可以在没有这些具体细节的情况下实践实施例。在一些实例中，公知的方法和装置以块图形式示出而不是详细示出，以避免使实施例难以理解。在整个说明书中对“实施例”或“一个实施例”或“一些实施例”的引用意味着结合实施例描述的特定特征、结构、功能或特性被包括在至少一个实施例中。因此，在本说明书的各个地方出现的短语“在实施例中”或“在一个实施例中”或“一些实施例”不一定指代相同的实施例。此外，特定特征、结构、功能或特性可以以任何合适的方式组合在一个或多个实施例中。例如，第一实施例可以与第二实施例组合，只要与这两个实施例相关联的特定特征、结构、功能或特性不相互排斥。
19.如说明书和所附权利要求书中使用的，单数形式“一”和“所述”也旨在包括复数形式，除非上下文另外明确指出。还应理解，本文所用的术语“和/或”是指并涵盖相关联的所列项目中的一个或多个的任何和所有可能的组合。
20.术语“耦合”和“连接”及其派生词在本文中可以用于描述部件之间的功能或结构关系。应当理解，这些术语并非旨在作为彼此的同义词。相反，在特定实施例中，“连接”可以用于指示两个或更多个元件彼此直接物理、光学或电接触。“耦合”可以用于指示两个或更多个元件彼此直接或间接(在它们之间有其他居间元件)物理或电接触，和/或两个或更多个元件彼此协作或相互作用(例如，在因果关系中)。
21.本文使用的术语“之上”、“之下”、“之间”和“上”是指一种部件或材料相对于其他部件或材料的相对位置，其中这种物理关系是值得注意的。例如，在材料的上下文中，一种材料或层在另一种材料或层之上或之下可以直接接触或可以具有一种或多种居间材料或层。此外，一种材料在两种材料或层之间可以与两种材料/层直接接触，或者可以具有一种或多种居间材料/层。相反，第一材料或层在第二材料或层“上”与该第二材料/层直接物理接触。在部件组件的上下文中进行类似的区分。
22.如在本说明书和权利要求书中通篇使用的，由术语“中的至少一个”或“中的一个或多个”连接的项目列表可以表示所列术语的任何组合。例如，短语“a、b或c中的至少一个”可以表示a、b、c、a和b、a和c、b和c、或a、b和c。
23.如下文进一步描述的，金属化合物可以形成在晶体管堆叠体的一个或多个沟道周
围，作为偶极子物质的固态源，该偶极子物质可以在ic制造工艺期间向沟道区扩散。金属化合物的成分不同于用作高k栅极绝缘体的材料的成分。随着扩散，偶极子物质可以保持(例如，作为硅酸盐或铪酸盐)紧邻沟道材料，从而改变栅极绝缘体材料的偶极子性质。根据本文的实施例引入的金属偶极子物质可以提供良好的热稳定性。晶体管堆叠体的不同沟道可以暴露于不同量或类型的金属偶极子物质，以在晶体管堆叠体内提供一定范围的v
t
。在晶体管堆叠体是包括p型和n型晶体管的cmos堆叠体结构的情况下，互补导电类型的v
t
可以至少部分地由金属偶极子物质区分。在扩散之后，金属化合物源极材料可以作为牺牲物被剥离，或者作为栅极堆叠体的一部分而保留在晶体管堆叠体结构内。
24.图1示出了根据一些实施例的包括至少一个偶极子v
t
移位器的row晶体管堆叠体结构100的等距截面图。row晶体管堆叠体结构100具有带有多个堆叠沟道区的gaa晶体管架构。row晶体管堆叠体结构100被示为包括四个有源沟道区，但是row晶体管堆叠体结构可以包括任何整数数量的沟道区(例如，2、3、4、5
…
10
…
20等)，因为本文的实施例在这方面不受限制。
25.row晶体管堆叠体结构100包括多个晶体管151和152。在所示示例中，晶体管151包括多个row沟道区115a(由第一粗虚线包围)，并且晶体管152包括多个row沟道区115b(由第二粗虚线包围)。尽管针对晶体管151和152中的每个示出了两个沟道区，但是堆叠体内的晶体管可以包括任何整数数量的沟道区(例如，1、2
…5…
10等)。晶体管151与晶体管152至少通过它们的阈值电压的差异来区分。晶体管151和152还可以具有其他区别。
26.根据一些实施例，row晶体管堆叠体结构100是cmos row晶体管堆叠体，其中晶体管151是第一导电类型，并且晶体管152是第二互补导电类型。晶体管151和152可以均是正导电类型或负导电类型，使得沟道区115a或115b可以均是p型或n型晶体管的部分。在一些示例性实施例中，沟道区115a是p型晶体管的部分，而沟道区115b是n型晶体管的部分。源极区和漏极区106通过沟道区115a和115b耦合在一起。在这样的cmos晶体管堆叠体中，沟道区115a中的每个可以操作用于贡献于(例如，pmos)晶体管151的总驱动电流。沟道区115b中的每个可以操作用于贡献于(例如，nmos)晶体管152的总驱动电流。
27.如下文进一步描述的，偶极子v
t
移位器可以被引入到栅极绝缘体材料中以围绕沟道区115a或115b中的至少一个并且由此调制晶体管阈值电压。在一些实施例中，例如，p型偶极子v
t
移位器仅存在于p型沟道区115a周围。那么具有沟道区115b的晶体管的阈值电压将主要是功函数金属的函数，而具有沟道区115a的晶体管的阈值电压将是功函数金属和偶极子v
t
移位器两者的函数。在一些其他实施例中，n型偶极子v
t
移位器仅存在于n型沟道区115b周围。那么具有沟道区115a的晶体管的阈值电压将主要是功函数金属的函数，而具有沟道区115b的晶体管的阈值电压将是功函数金属和偶极子v
t
移位器两者的函数。在其他实施例中，不同的(例如，互补的)偶极子移位器围绕沟道区115a和115b。在其他实施例中，不同的非零量的偶极子移位器围绕沟道区115a和/或沟道区115b。在其他实施例中，p型和n型偶极子v
t
移位器都可以存在于沟道区115a和115b中的至少一个内。
28.根据一些其他实施例，row晶体管堆叠体结构100是pmos row晶体管堆叠体。对于这样的实施例，晶体管151是具有第一v
t
的pmos晶体管，例如取决于沟道区115a周围的p型偶极子v
t
移位器的存在与否，而晶体管152是具有第二v
t
的pmos晶体管，例如取决于沟道区115b周围的p型偶极子移位器的存在与否。如果存在，沟道区115a周围的p型偶极子移位器
可以与沟道区115b周围的p型偶极子移位器相同或不同。类似地，row晶体管堆叠体结构100可以替代地是nmos row晶体管堆叠体。对于这样的实施例，晶体管151可以是具有第一v
t
的nmos晶体管，例如取决于沟道区115a周围的n型偶极子v
t
移位器的存在与否，而晶体管152是具有第二v
t
的nmos晶体管，例如取决于沟道区115b周围的n型偶极子移位器的存在与否。如果存在，沟道区115a周围的n型偶极子v
t
移位器可以与围绕沟道区115b的n型偶极子v
t
移位器相同或不同。
29.如图1进一步所示，沟道区115a、115b可以在子沟道材料101之上，子沟道材料101可以是工件衬底的部分，例如大幅面半导体晶片。例如，包括row晶体管堆叠体结构100的集成电路可以包括在晶体管结构100的“顶部”或“前”侧之上的任何数量的金属化层级180。金属化层级180可以具有任何已知的结构，以及将一个或多个晶体管端子与电路中的其他节点互连的任何数量的层级。然而，未在图1中描绘衬底材料101和金属化层180的结构方面以使row晶体管堆叠体结构100的视图难以理解。在参考衬底101和/或金属化层级180时，沟道区115a在本文中可以被称为“下部”沟道区，而沟道区115b在本文中可以被称为“上部”沟道区。
30.在图1中，两个正交平面a和b由虚线区分。平面a是穿过栅电极110的横向宽度并穿过沟道区115a、115b的纵向长度的“栅极切割”平面。平面b是穿过沟道区115a、115b的横向宽度并穿过栅电极110的纵向长度的“鳍状物切割”平面。如进一步示出的，源极区和漏极区106电耦合且物理耦合到沟道区115a、115b的相对侧。在该示例中，源极区和漏极区106包括已经例如从嵌入间隔体电介质材料111中的沟道区115a、115b的端部部分横向生长、和/或从以虚线绘制的悬臂式源极/漏极纳米线端部(例如，105)生长、和/或从子沟道区101生长的小面外延材料。对于cmos row晶体管堆叠体，源极区和漏极区106可以包括与晶体管151和152中的每一个相关联的p型(例如下部)和n型(上部)部分。对于其中晶体管151和152都是pmos的pmos row晶体管堆叠体，源极区和漏极区106可以是同质的p型。对于其中晶体管151和152都是nmos的nmos row晶体管堆叠体，源极区和漏极区106可以是同质的n型。
31.源极区和漏极区106不需要是外延材料，在这种情况下，图1中所示的小面可以不存在。源极区和漏极区106也不需要合并成单一的主体，在这种情况下，悬臂式源极/漏极纳米线端部(例如，105)可以通过端子接触金属被单独接触。尽管为了清楚起见未描绘，但是金属化层级180可以包括与源极和漏极区106类似地接触的源极和/或漏极接触部。同样地，前侧金属化层级180可以还包括到栅电极110的接触部(未描绘)。
32.栅电极110在源极区和漏极区106之间，并且在栅电极110与源极区和漏极区106之间有居间间隔体电介质材料111。row晶体管堆叠体结构100可以还包括一种或多种附加电介质材料。在所示示例中，在栅电极110下方存在电介质材料140，在该处，栅电极110横向延伸超过沟道区115a、115b。其他电介质材料140(未描绘)可以围绕源极区和漏极区106、以及栅电极110。
33.图2a示出了根据一些实施例的沿图1中引入的a-a’平面的row晶体管堆叠体结构100的截面图。图2b示出了根据一些实施例的沿图1中引入的b-b’平面的row晶体管堆叠体结构100的第二截面图。
34.如图2a所示，沟道区115a、115b具有与源极区和漏极区106之间的距离相关联的纵向沟道长度(例如，沿y轴)。沟道区115a、115b可以延伸穿过电介质间隔体111，如图2a所示。
例如，沟道区115a、115b是可以从衬底材料层的鳍状物图案化出来的半导体材料主体。图2b所示的沟道区115a、115b的梯形轮廓表示与前侧晶体管制造相关联的结构不对称。例如，这种不对称可以是在半导体鳍状物的减法图案化期间演变的特征侧壁斜坡的结果。尽管沟道区115a、115b在图2b中被示为横向宽度大于其垂直厚度的纳米带，沟道区115a、115b可以替代地是垂直厚度和横向宽度大体上相等的纳米线。
35.在一些实施例中，沟道区115a、115b是晶体半导体。虽然晶体半导体包括多晶薄膜材料，但晶体半导体可以有利地大体上是单晶的。在一些这样的实施例中，沟道区115a、115b的结晶度是立方的，其中最靠近金属化层级180的顶表面具有例如(100)、(111)或(110)的晶体取向。其他晶体取向也是可能的。在一些实施例中，沟道区115a、115b是大体上单晶的iv族半导体材料，例如但不限于大体上纯的硅(例如，仅具有微量杂质)、硅合金(例如，sige)或大体上纯的锗(例如，仅具有微量杂质)。沟道区115a、115b在替代的多晶或非晶实施例中也可以具有这些相同的示例性成分中的任一种，例如其中row晶体管堆叠体结构100已经由薄膜半导体材料层制造。沟道区115a和115b的多晶或非晶实施例还可以包括半导体金属氧化物，例如igzo。尽管沟道区115a、115b被示为具有大体上同质的成分，但是它们可以替代地包括一个或多个半导体异质结，其例如还包括与第二半导体材料相邻的第一半导体材料。
36.源极/漏极区106可以类似地包括适用于晶体管的任何半导体材料。在一些实施例中，源极/漏极区106的半导体材料包括半导体材料的杂质掺杂部分，其横向突出超过沟道区115a、115b，如图2a中的虚线所示。在所示实施例中，源极/漏极区106包括统一的外延半导体源极/漏极结构。源极/漏极区106可以包括一种或多种电活性杂质。在一些实施例中，例如，源极/漏极区106是具有p型杂质(例如，硼或镓)或n型杂质(例如，磷、砷或锑)中的至少一种的iv族半导体材料(例如，si、ge或sige合金)。在示例性cmos row晶体管堆叠体结构中，源极/漏极区106包括p型部分(例如，106a)和n型部分(例如，106b)两者。
37.如图2a和图2b进一步所示，子沟道材料101在沟道区115a、115b的堆叠体之下、在栅电极110之下，并且可以是例如形成沟道区115a、115b的鳍状物的基部。因此，子沟道材料101可以具有类似于沟道区115a、115b的成分和/或微结构。例如，在沟道区115a、115b是iv族材料(例如，硅)的一些实施例中，子沟道材料101也是iv族材料(例如，硅)。在沟道区115a、115b大体上是单晶的一些其他实施例中，子沟道材料101也大体上是单晶的，并且具有与沟道区115a、115b相同的结晶度和/或晶体取向。在替代实施例中，子沟道材料101是掩埋绝缘体层(例如，sio2)，例如绝缘体上半导体(soi)衬底。
38.如图2a和图2b进一步所示，row晶体管堆叠体结构100包括栅极堆叠体，栅极堆叠体包括包覆沟道区115a、115b的栅电极110和栅极绝缘体217，以提供对沟道导电性的全环栅控制。在所示实施例中，栅电极110是单一的同质材料。对于此类实施例，单一的同质材料是单一的功函数金属。在一些实施例中，栅电极110仅包括n型功函数金属，其可以具有例如介于约3.9ev和约4.2ev之间的功函数。合适的n型功函数金属包括但不限于铪、锆、钛、钽、铝和包括这些元素的金属碳化物(例如，碳化钛、碳化锆、碳化钽、碳化铪和碳化铝)。在一些其他实施例中，栅电极110仅包括p型功函数金属，其可以具有例如介于约4.9ev和约5.2ev之间的功函数。合适的p型材料包括但不限于钌、钯、铂、钴、镍、钛、钨、导电金属氮化物(例如tin、wn)和导电金属氧化物(例如氧化钌)。在其他实施例中，栅电极110可以替代地仅包
括中间带隙功函数金属，其具有在n型和p型功函数金属的功函数之间的功函数(例如，4.2-4.9ev)。虽然图2a或图2b中未示出，但成分不同的栅极填充金属可以在功函数金属之上，其中功函数金属的厚度不足以占据分配给栅电极110的形貌。虽然具有单一功函数金属的实施例对于极大地易于制造可能是有利的，但栅电极110可以替代地包括多种功函数金属。例如，如下文进一步描述的，栅电极110a可以包括上述n型或p型功函数金属中的任一种与n型或p型功函数金属中的任何其他功函数金属的组合。对于cmos row晶体管堆叠体结构，栅电极110a可以更具体地包括上述n型功函数金属中的任一种与p型功函数金属中的任一种的组合。
39.如图2a和图2b进一步所示，晶体管堆叠体结构100包括完全围绕沟道区115a的栅极绝缘体217a和完全围绕沟道区115b的栅极绝缘体217b。栅极绝缘体217a和217b因此分别位于栅电极110与沟道区115a和115b之间。根据一些示例性实施例，栅极绝缘体217a和217b都包括高k材料(具有大于8的体相对介电常数)。对于栅极绝缘体217a和217b，该高k材料可以有利地具有大体上相同的化学成分。虽然栅极绝缘体217a和217b可以是相同的高k材料，但是两个栅极绝缘体在偶极子v
t
移位器存在的量上不同。在示例性实施例中，偶极子v
t
移位器是一种或多种金属化合物，其还包括与可以存在于栅极绝缘体217a和217b两者中包括的高k材料中的任何其他金属不同的补充金属。
40.因此图2a和图2b所示的栅极绝缘体217a和217b的化学成分的差别至少为该偶极子金属的量(浓度)。虽然大多数情况下偶极子金属可能存在于栅极绝缘体217a或217b中，但包括这种偶极子金属的偶极子物质的变化量有利地使晶体管151的阈值电压从晶体管152的阈值电压改变。由此产生的v
t
变化可能足以使栅电极110包括单一功函数金属，即使在晶体管151和152是互补导电类型的情况下也是如此。替代地，归因于偶极子金属量在整个栅极绝缘体217a和217b上的变化的v
t
的变化增加了归因于晶体管151和152之间的其他区别的v
t
的任何变化，例如对于栅电极110替代地包括多种(例如，两种)功函数金属的实施例。
41.如图2a中进一步所示，栅极绝缘体217a、217b在沟道区115a、115b和栅电极110之间具有厚度t1。在所示示例中，厚度t1大于沉积的绝缘体材料厚度t0，其存在于栅电极110的侧壁和间隔体111之间。t1和t0之间的厚度差可归因于可能仅存在于沟道区115a、115b的表面上的热(化学)氧化物。因此，栅极绝缘体217b包括化学氧化物层和高k材料层两者，但是该堆叠体可以仅存在于沟道115a、115b的表面之上，因为化学氧化物仅选择性地形成在沟道区115a、115b上。
42.图3示出了根据一些实施例的row晶体管堆叠体结构100的放大截面图。如图所示，栅极绝缘体217a包括围绕与沟道区115a直接接触的原生或化学氧化物材料315’的高k材料315。对于沟道区115a包括硅(例如，纯si或合金)的示例性实施例，化学氧化物材料315’包括si和氧(例如，siox)两者并且可以具有任何厚度，但是有利地小于1.5nm并且更有利地小于1.0nm。除了硅之外的元素可以存在于用于其他沟道成分的化学氧化物材料315’内。例如，对于沟道区主要包括ge的实施例，ge可以存在于化学氧化物材料315’内。
43.高k材料315与化学氧化物材料315’直接接触，并且可以具有已知适合作为晶体管栅极绝缘体的任何成分，其具有大于8的体相对介电常数。一种示例性高k材料是金属氧化物(m1o
x
)。示例包括主要包括铝的金属氧化物(例如alo
x
)、主要包括镁的金属氧化物(例如
mgo)、主要包括镧的金属氧化物(例如lao
x
)、主要包括铪的金属氧化物(例如hfo
x
)或主要包括锆的金属氧化物(例如，zro
x
)。在其他示例中，高k材料是包括两种或更多种金属的显著部分的合金金属氧化物(例如，hfalo
x
或hfzro
x
)。在一些其他实施例中，高k材料还包括硅。例如，诸如但不限于hfsio
x
、hfalsio
x
、hfzrsio
x
的金属硅酸盐也可以是用于一些沟道成分(例如，si、ge、sige、iii-v)的适合的栅极绝缘体。其他高k材料的一些具体示例包括氧化镧铝、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化钇、氧化铅钪钽和铌酸铅锌。尽管高k材料315的厚度可以变化，但在一些示例性实施例中，该变化不超过2.0nm，并且也可以小于1.0nm。
44.如图3进一步所示，栅极绝缘体217b类似地包括与沟道区115接触的化学氧化物材料315’和与化学氧化物315接触的高k材料315。如上所述，对于栅极绝缘体217a和217b两者，高k材料315可以大体上相同，例如都包括金属氧化物m1o
x
。栅极绝缘体217b与栅极绝缘体217a的不同之处在于包括偶极子金属m2的偶极子v
t
移位器的量。在所示示例中，金属m2存在于栅极绝缘体217b内，但大体上不存在于栅极绝缘体217a中。在其他实施例中，金属m2存在于栅极绝缘体217b和217a两者中，但金属m2的量(浓度)在其中一个或另一个中较少(例如，在栅极绝缘体217a中少于在栅极绝缘体217b中)。
45.在所示的具体示例中，金属m2存在于化学氧化物材料315’内，并且因此非常接近(例如，在1.0nm内)沟道区115b，这对于强力地影响晶体管v
t
可能是有利的。然而，金属m2大体上不存在于围绕沟道区115a的化学氧化物材料315’中。在金属m2的量在两种化学氧化物材料315’之间变化(例如，其中仅一种包括第二金属m2)的情况下，两种化学氧化物材料315’在row晶体管151和152之间在成分上不同。对于这样的实施例，两种化学氧化物材料315’因此可以被认为是两种不同的栅极绝缘体材料。
46.如图3中定性地示出的，栅极绝缘体217b内的金属m2的浓度朝向沟道区115b增加，其中金属m2在从沟道区115b超出约1.0nm的栅极绝缘体217b内变得不可检测。因此，在化学氧化物材料315’是1.0nm的该示例中，高k材料315中大体上不存在金属m2。然而，除了存在于化学氧化物材料315’内之外，金属m2也可以存在于高k材料315内。在金属m2存在于高k材料315内的一些实施例中，金属m2的浓度小于金属m1的浓度。因此，高k材料315仍可以被认为主要是m1o
x
，并且偶极子掺杂剂中存在一些金属m2。在其他实施例中，金属m2也可以仅以可检测的水平存在于高k材料315内。
47.金属m2可以作为非离子氧化物(例如，m2o
x
)或作为离子氧化物存在，例如当金属m2在化学氧化物材料315’内时，金属m2进一步包括硅(例如，作为硅酸盐)，或者当金属m2在高k材料315(例如，hfo
x
)内时，金属m2进一步包括金属m1(例如，作为铪酸盐)。金属m2可以是形成稳定的偶极子化合物的任何金属，包括已知适合作为高k材料的金属以及形成具有较低介电常数的化合物的金属。例如，上面作为用于高k材料315的合适选择列出的任何金属可以适合作为金属m2。可以基于它在化学氧化物材料315’和/或高k材料315内形成的化合物的偶极子性质来选择金属m2，以实现针对给定晶体管导电类型的特定晶体管阈值电压调制。例如，在一些pmos实施例中，金属m2是al(例如将偶极子形成为alo
x
、alsio
x
或alhfo
x
等)、ga(例如形成偶极子物质gao
x
、gasio
x
或gahfo
x
等)、mo(例如，形成偶极子物质moo
x
、mosio
x
或mohfo
x
等)、或co(例如，形成偶极子物质coo
x
、cosio
x
或cohfo
x
等)、或ni(例如，形成偶极子物质nio
x
、nisio
x
或nihfo
x
等)、或nb(例如，形成偶极子物质nbo
x
、nbsio
x
或nbhfo
x
等)。在一些nmos实施例中，金属m2是mg(例如，形成偶极子物质mgo
x
、mgsio
x
或mghfo
x
等)、ca(例如，形成偶极子物质cao
x
、casio
x
或cahfo
x
等)、sr(例如、形成偶极子物质sro
x
、srsio
x
或srhfo
x
等)、ba(例如形成偶极子物质bao
x
或basio
x
、bahfo
x
等)、la(例如形成偶极子物质lao
x
、lasio
x
或lahfo
x
，等)、sc(例如，形成偶极子物质sco
x
、scsio
x
或schfo
x
等)、或y(例如，形成偶极子物质yo
x
、或ysio
x
、yhfo
x
等)、或gd(例如，形成偶极子物质gdo
x
，或gdsio
x
、gdhfo
x
等)、或er(例如，形成偶极子物质ero
x
、或ersio
x
、erhfo
x
等)、或yb(例如，形成偶极子物质ybo
x
、或ybsio
x
、ybhfo
x
等)、或lu(例如，形成偶极子物质luo
x
、或lusio
x
、luhfo
x
等)。
48.可以将包括金属m2的偶极子v
t
移位器从可以牺牲的固态掺杂剂源极材料引入化学氧化物材料315’和/或高k材料315中。替代地，源极材料可以保留在row晶体管堆叠体内作为栅极堆叠体的永久特征，例如如下文进一步描述的。通过选择性地施加和/或去除偶极子v
t
移位器源极材料，可以将不同量的偶极子v
t
移位器引入到row晶体管堆叠体结构内的栅极堆叠体中的各个栅极堆叠体中。替代地或另外地，通过选择性地施加和/或去除位于源极材料和化学氧化物材料315’和/或高k材料315之间的扩散阻挡部，可以将不同量的偶极子v
t
移位器引入到row晶体管堆叠体结构内的栅极堆叠体中的各个栅极堆叠体中。
49.图4a是示出根据一些实施例的用于在row晶体管堆叠体内的v
t
的选择性偶极子移位的方法401的流程图。通过方法401的实践，单个row晶体管堆叠体内的晶体管可以被设置为在不同的阈值电压下操作。方法401不是依赖于栅电极功函数的调制，而是调整一种或多种栅极绝缘体材料的偶极子性质。虽然这种偶极子调整可以与栅电极功函数调整相结合，但在一些实施例中，堆叠的晶体管包括具有不同阈值电压的单一的栅电极功函数金属，这是唯一地通过偶极子调整方法401实现的。方法401可以被实践以获得row晶体管堆叠体结构100，但也可以被实践以形成其他row晶体管堆叠体结构。类似地，可以实践除方法401之外的方法来获得row晶体管堆叠体结构100。
50.方法401开始于块465处，其中暴露了晶体管沟道区的垂直堆叠体。在垂直堆叠体内有多个晶体管沟道区，一个沟道区在另一个沟道区之上。垂直堆叠体包括至少两个沟道区并且可以包括任何整数数量的沟道区(例如，3、4、5
…
10
…
20等)。例如，沟道区可以包括任何沟道材料，诸如si、ge或sige。沟道区可以有利地全部包括大体上相同的沟道材料。沟道区可以适用于两个晶体管。在一些实施例中，沟道适用于在堆叠体内具有互补导电类型的晶体管的cmos晶体管堆叠结构。
51.方法401在块475处继续，其中在沟道区中的不同沟道区周围形成不同的栅极绝缘体材料堆叠体。在示例性实施例中，电介质材料堆叠体都包括适合作为高k绝缘体的第一金属化合物。除了第一金属化合物之外，沟道区中的至少一些沟道区周围的电介质材料堆叠体还包括第二金属化合物。相对于沟道材料，第一和第二金属化合物的层的次序可以变化，其中一个或另一个更接近沟道材料。在一些实施例中，适合作为高k材料的第一金属化合物可以形成在所有沟道区之上。在其他实施例中，适合作为偶极子移位器的第二金属化合物可以形成在高k材料之上、在堆叠体内的少于所有沟道区周围。替代地，不同厚度的第二金属化合物可以形成在高k材料之上、在所有沟道区周围。在其他实施例中，扩散阻挡部可以形成在高k材料之上，但在少于所有沟道区周围。适合作为偶极子源极材料的第二金属化合物然后可以形成在高k材料之上，并且在扩散阻挡部(如果存在)之上。
52.方法401在块495处继续，其中不同量的偶极子v
t
移位器向晶体管堆叠体的各个沟
道区扩散。在示例性实施例中，偶极子v
t
移位器的扩散由高温处理驱动。可以在块495处执行一个或多个热处理以使偶极子v
t
移位器向沟道区扩散，直到它例如在第一金属氧化物和沟道材料之间的化学氧化物内恢复静止。
53.图4b是示出根据一些实施例的用于在row晶体管堆叠体中选择性地形成一个或多个偶极子v
t
移位器的方法402的流程图。例如，方法402可以在方法401的一些实施方式中实践。方法402开始于在要成为ic芯片的衬底(例如半导体晶片)的区域之上形成晶体管沟道材料堆叠体，该晶体管沟道材料堆叠体包括多个双层，该双层包括牺牲材料和沟道材料。在一些实施例中，牺牲材料层包括比沟道材料多的锗。例如，在沟道材料主要是硅的情况下，牺牲层是si
1-x
ge
x
，并且x可以在0.1-0.5之间。
54.在块420处，晶体管沟道材料堆叠体被图案化成鳍状物。可以在块420处实践任何图案化工艺，例如但不限于基于间隔体的光刻间距减小图案化工艺。可以在块420处实践任何减法蚀刻以将特征(例如，鳍状物)描画到沟道材料堆叠体中。在一些实施例中，可以利用等离子体蚀刻工艺来限定特征。在块420处执行的图案化工艺还可以蚀刻下方衬底(例如，硅)的一部分。
55.在块430处，用沟道掩模保护在块420处图案化的特征的一部分。沟道掩模可以包括一个或多个材料层。在形成沟道掩模之前，可以在堆叠沟道材料的鳍状物之上以及鳍状物的侧壁上沉积电介质材料。然后可以平坦化电介质，使得电介质材料的顶表面与鳍状物的顶表面大体上共面。平面电介质材料可以凹陷到堆叠体中的沟道材料中的一种或多种沟道材料处或下方的层级。在一些实施例中，形成在鳍状物的暴露部分之上的沟道掩模包括牺牲栅极堆叠体，例如还包括诸如氧化硅或al2o3的电介质层，以及诸如但不限于多晶硅的任何其他材料。可选地，间隔体电介质可以沉积在沟道掩模之上并且被各向异性地蚀刻以在沟道掩模周围形成间隔体。
56.方法401在块450处继续，其中源极区和漏极区形成为与沟道掩模和/或间隔体相邻。块450可以包括至少去除沟道材料之间的牺牲材料层，并且还可以进一步包括去除沟道材料。在沟道材料堆叠体蚀刻之后，可以沉积或外延生长源极和漏极材料以与鳍状物的沟道材料层接触。在一些实施例中，源极和漏极结构通过低压cvd(lpcvd)工艺外延生长。在pmos实施例中，源极区和漏极区主要包括硅或si
1-x
ge
x
并且x可以在0.1-0.5之间，源极区和漏极区还包括一种或多种p
+
掺杂剂，例如硼、镓、铟或铝。在nmos实施例中，源极区和漏极区主要包括硅和一种或多种n-掺杂剂，例如磷、砷或锑。在cmos实施例中，块450可能需要重复地进行牺牲材料层的去除和源极漏极材料的沉积/生长。cmos row晶体管堆叠体的pmos和nmos源极和漏极材料可以连续生长，或生长为由居间非晶材料(例如，电介质)隔离的单独的晶体。
57.方法401在块460处继续，其中去除沟道掩模并且从暴露的沟道材料堆叠体的沟道区之间剥离牺牲材料。在一些实施例中，利用湿化学蚀刻工艺从居间的沟道材料中选择性地去除牺牲层以将沟道材料暴露为带状或线状(row)。在暴露row沟道区之后，方法401可以继续在块470处沉积栅极绝缘体材料，并在块475处形成一种或多种偶极子v
t
移位器源极材料。可选地，在块475处，(多个)扩散阻挡部也可以形成在一些row沟道区周围。
58.在一些实施例中，在块470处，通过原子层沉积(ald)工艺沉积高k栅极材料层。在ald工艺之前，可以首先例如在不破坏真空的情况下在row沟道区上形成化学氧化物。化学
氧化物可以通过热氧化、等离子体辅助氧化、uv辅助氧化或热ald中的任一种形成。氧化物生长可以是大体上各向同性的，例如生长到1.0nm的自限厚度。随后的ald工艺类似地促进了具有高k材料的row沟道区的共形覆盖，所述高k材料例如是上述材料中的任一种。ald工艺可以包括多个周期，每个周期包括沉积阶段，例如其中沉积第一金属前体，然后是共反应物阶段，例如其中第一金属前体与氧反应以形成第一金属氧化物。可以执行一到五个(或更多)这样的周期，例如以沉积1.0-2.0nm的高k材料。
59.在一些其他实施例中，在块475处，用ald工艺类似地沉积偶极子v
t
移位器源极材料。ald工艺可以再次包括多个周期，每个周期包括沉积阶段，例如其中沉积第二金属前体，然后是共反应物阶段，例如其中第二金属前体与氧反应以形成第二金属氧化物。可以执行一到五个(或更多)这样的周期，例如以沉积1.0-2.0nm的偶极子移位器源极材料。
60.在一些实施例中，在块475处形成扩散阻挡部，例如形成在沟道材料处的高k材料之间。因此，例如，扩散阻挡部的沉积可以在高k材料的ald之后，并且在偶极子移位器源极材料的ald之前。扩散阻挡部的形成仅对在其栅极堆叠体内具有较少量的偶极子v
t
移位器的晶体管的那些沟道区是选择性的。可以再次在块475处用ald工艺进行扩散阻挡部的沉积。ald工艺可以再次包括多个周期，每个周期包括沉积阶段，例如其中沉积包括金属的第三金属前体，例如但不限于mo、w、nb、ta或ti。在沉积阶段之后，在共反应物阶段，第三金属前体例如与氮反应以形成金属氮化物(例如，mon、wn、tan、nbn或tin)。可以执行一到五个(或更多)这样的周期，例如以沉积1.0-2.0nm的扩散阻挡部。
61.方法401在块480处继续，其中堆叠体结构被热退火。例如，块480可以包括加热周期，在该加热周期期间，在存在诸如但不限于氮气(n2)或合成气体(n2:h2)的任何合适的环境的情况下，堆叠体结构在预定时间内达到超过500℃(例如，700℃、750℃、800℃或850℃)的温度。
62.在偶极子v
t
移位器的热驱动之后，(多种)偶极子移位器源极材料可以作为牺牲物在块490处被剥离。可以在块490处实践对偶极子移位器源极材料具有选择性的任何合适的化学蚀刻工艺。如上所述，偶极子移位器源极材料的去除是可选的，并且假设偶极子移位器源极材料的保留对后续制造(例如，栅电极形成)和/或晶体管操作没有问题，则可以跳过块490。
63.方法402在块495处继续，其中在栅极绝缘体周围形成一个或多个栅电极。在一些实施例中，栅电极形成包括沉积一种或多种功函数金属。例如，功函数金属可以通过ald或化学气相沉积(cvd)来沉积。栅电极形成还可以包括诸如但不限于w的填充金属的沉积。例如，填充金属的沉积可以通过ald或cvd。栅电极形成还可以包括诸如但不限于tin、mon、wn、tan或nbn的扩散阻挡部的沉积。扩散阻挡部可以沉积在功函数金属与栅极绝缘体和填充金属中的至少一个之间(即，在功函数金属的任一侧上)。
64.在块495之后，row晶体管堆叠体大体上完成，并且根据已知适用于集成电路(ic)的任何后端制程(beol)制造工艺，row晶体管堆叠体可以通过互连金属化的一个或多个层级与其他row晶体管堆叠体互连。
65.图5示出了根据一些实施例随着实践方法402而演变的在图1中引入的沿b-b’线的row晶体管堆叠体结构的截面图。图5进一步示出偶极子移位器源极材料可以如何选择性地形成在堆叠结构的一些沟道区周围。row晶体管堆叠体结构500共享上述用于row晶体管结
构100的结构元件中的许多结构元件。在图5中保留在图1、图2a和图2b中引入的附图标记，以用于row晶体管堆叠体结构500中的具有row晶体管堆叠体结构100中的直接模拟的结构特征。
66.如图所示，在操作505处，偶极子v
t
移位器源极材料515(例如，p型)被沉积为与高k材料315接触。然后在操作510处用电介质材料520选择性地掩蔽下部沟道区215a(例如，pmos row)。电介质材料520是牺牲性的，并且因此可以具有任何便于制造的成分，例如但不限于基于碳(例如，dlc)的硬掩模材料。选择性掩模工艺可以例如需要电介质材料520的沉积、电介质材料520与row晶体管堆叠体结构500的顶部的平坦化、以及电介质材料520的部分回蚀刻以暴露仅在上部沟道区215b(例如，nmos row)周围的偶极子v
t
移位器源极材料515。
67.如图5进一步所示，在操作518处，从上部沟道区215b剥离偶极子v
t
移位器源极材料，重新暴露高k材料315。可选地，然后可以在操作522处在暴露的高k材料315之上沉积不同的偶极子v
t
移位器源极材料516(例如，n型)。然后在操作525处可以剥离电介质材料520，并且使row堆叠体结构500退火，以使偶极子掺杂剂从偶极子v
t
移位器源极材料515(和偶极子v
t
移位器源极材料516，如果存在)扩散。
68.如图5进一步所示，在操作530处，功函数金属510a(例如，p型)沉积在所有row的(多个)栅极绝缘体之上。在操作535处，功函数金属510a可以与row晶体管堆叠体500的顶表面平坦化并且凹陷，以暴露上部row晶体管152。在操作540处，另一种功函数金属510b(例如，n型)沉积在上部row的(多个)栅极绝缘体之上。例如，功函数金属510a和510b均可以是上述用于栅电极110的功函数金属的任何金属。row晶体管堆叠体结构500的栅极堆叠体大体上以源极区和漏极区的制造而完成，源极区和漏极区的制造可以在操作505之前执行，或者在操作540之后执行，因为实施例在这方面不受限制。
69.图6示出了根据一些替代实施例的随着实践方法402而演变的沿图1中引入的b-b’线的row晶体管堆叠体结构601的截面图。图6进一步示出如何通过形成扩散阻挡部而在堆叠结构的一些沟道区周围选择性地形成偶极子移位器源极材料。row晶体管堆叠体结构601共享上述用于row晶体管结构100的结构元件中的许多结构元件。在图6中保留在图1、图2a和图2b中引入的附图标记，以用于row晶体管堆叠体结构601中的具有row晶体管堆叠体结构100中的直接模拟的结构特征。
70.如图6所示，在操作505处，偶极子v
t
移位器源极材料515(例如，p型)沉积在高k材料315之上。然后在操作510处，用电介质材料520选择性地掩蔽下部沟道区215a(例如，pmos row)。然后从上部沟道区215b周围剥离偶极子v
t
移位器源极材料515，并且用额外厚度的电介质材料620补充电介质材料520以覆盖上部沟道区215b之一(例如，nmos row)。
71.在操作625处，在未被电介质材料620覆盖的剩余沟道区215b周围沉积扩散阻挡部615。例如，扩散阻挡部615可以是上述任何材料(例如，tan、tin等)。在沉积扩散阻挡部615之后，可以例如对电介质材料520有选择性地回蚀刻电介质材料620。然后可以在暴露的沟道区215b周围沉积偶极子v
t
移位器源极材料(例如，n型)516。
72.然后在操作630处的退火将驱动偶极子掺杂剂从源极材料515和516进入沟道区215a和215b中的相应沟道区，并且较少的偶极子掺杂剂扩散被驱动到由扩散阻挡部615保护的那些沟道区。因此，在多个row晶体管152(全n型)之间，(多种)栅极绝缘体材料内的偶
极子掺杂剂浓度发生变化，并且因此row晶体管152可以具有不同的阈值电压。在退火之后，然后可以在操作630处剥离任何(或所有)偶极子源极材料515和516。扩散阻挡部615可以类似地被剥离。
73.如图6进一步所示，在操作535处，在所有row 151和152的栅极绝缘体之上沉积单一的功函数金属510。替代地，可以沉积多种功函数金属。还可以进一步沉积扩散阻挡部和填充金属(未描绘)中的一个或多个作为栅电极堆叠体的部分。
74.图7a、图7b、图7c、图7d、图7e和图7f示出了根据一些实施例的沿图1中引入的b-b’线的row晶体管堆叠体的截面图。row晶体管堆叠体结构701-706共享上述用于row晶体管结构100、500和601的结构元件中的许多结构元件。在图7中保留在图1、图2a、图2b、图5和图6中引入的附图标记，以用于具有先前描述的row晶体管堆叠体结构中的直接模拟的结构特征。
75.图7a示出了包括所有row晶体管151和152的沟道周围的同质功函数金属的row晶体管堆叠体结构701。row晶体管151、152中的每一个周围的栅极堆叠体还包括化学氧化物材料层315’和高k材料层315，例如大体上如上所述，其中这些栅极绝缘体中的至少一个包括偶极子v
t
移位器。尽管偶极子v
t
移位器含量至少在沟道区215a和215b之间变化，但它可以进一步在沟道区215a和/或215b中的各个沟道区之间变化。除了栅极绝缘体材料315’、315中的一个或多个内的不同偶极子v
t
移位器含量之外，栅极绝缘体堆叠体中没有其他差异。例如，在row晶体管堆叠体701的制造中可能已经采用的任何偶极子v
t
移位器源极材料和/或扩散阻挡部已经作为牺牲材料被去除。然而，通过例如借助于stem-eels(电子能量损失光谱学)/eds(能量色散x射线光谱学)用栅极绝缘体材料315’、315的化学分析来检测偶极子金属，可以推断row晶体管151和152之间的阈值电压差的基础。在堆叠体结构701中，栅电极仅包括单一功函数金属510。
76.图7b示出了包括分别在沟道215a、215b周围的两种(异质)功函数金属710a和710b的row晶体管堆叠体结构702。在row晶体管151、152中的每一个周围的栅极堆叠体还包括化学氧化物材料315’和高k材料315，例如大体上如上所述，其中这些栅极绝缘体中的至少一个包括偶极子v
t
移位器。v
t
移位器含量可以再次在沟道区215a和215b之间以及在沟道区215a和/或215b中的各个沟道区上发生变化。在row晶体管堆叠体702的制造中可能已经采用以补充功函数金属710a和710b的任何偶极子v
t
移位器源极材料和/或扩散阻挡部已作为牺牲材料被去除。然而，绝缘体材料315’、315的化学分析仍然可以容易地识别出与存在的任何偶极子移位器相关联的金属物质。
77.图7c示出了同样包括单个(同质)功函数金属510的row晶体管堆叠体结构703。扩散阻挡部615已被保留在沟道区215a周围，并且扩散阻挡部615的缺少指示偶极子v
t
移位器在沟道区215b周围的栅极绝缘体材料315’、315内的选择性引入。
78.图7d示出了在栅极绝缘体堆叠体周围包括单个(同质)功函数金属的row晶体管堆叠体结构704，该栅极绝缘体堆叠体包括仅围绕沟道区215b的偶极子移位器源极材料415。结构704说明偶极子移位器源极材料不完全是牺牲的实施例。结构704可以通过栅极绝缘体材料315’、315的化学分析与其他多层栅极绝缘体结构区分开，该化学分析识别出偶极子移位器源极材料415的金属也在化学氧化物材料315’和/或高k材料315内。
79.图7e示出了类似地包括仅围绕沟道区215b的偶极子移位器源极材料415的row晶
体管堆叠体结构705。然而，在该示例中，偶极子移位器源极材料415在化学氧化物材料315’和高k材料315之间。结构705可以通过栅极绝缘体层315’、315的化学分析与多层栅极绝缘体结构区分开。识别出金属物质来自位于沟道区215b周围的化学氧化物材料315’和/或高k材料315内的偶极子移位器源极材料415，但沟道区215a周围的那些绝缘体不存在金属物质，将推断出偶极子移位器源极材料415的功能。
80.图7f示出了类似地包括偶极子移位器源极材料415、但仅在沟道区215b的子集周围包括偶极子移位器源极材料415的row晶体管堆叠体结构706。row晶体管152之间的阈值电压差异因此可以归因于偶极子移位器源极材料415，特别是在栅极绝缘体材料315’、315的化学分析识别出来自偶极子移位器源极材料415的金属物质也在沟道区215b周围的化学氧化物材料315’和/或高k材料315内，但在沟道区215a周围的电介质中不存在该金属物质的情况下。
81.具有变化的阈值电压的row晶体管堆叠体结构，以及本文描述的形成这种结构的方法可以被集成到各种各样的ic和包括这种ic的计算系统中。图8示出了其中移动计算平台805和/或数据服务器机器806采用具有存储器和/或微处理器ic的ic的系统，该存储器和/或微处理器ic具有例如根据本文其他地方描述的一些实施例的包括偶极子v
t
移位器的row晶体管堆叠体结构。服务器机器806可以是任何商业服务器，其例如包括处于机架内并且联网在一起以用于电子数据处理的任何数量的高性能计算平台，其在示例性实施例中包括单片式ic 850。移动计算平台805可以是被配置为用于电子数据显示、电子数据处理、无线电子数据传输等中的每一个的任何便携式装置。例如，移动计算平台805可以是平板电脑、智能电话、膝上型计算机等中的任一种，并且可以包括显示屏(例如，电容式、电感式、电阻式或光学触摸屏)、芯片级集成系统810和电池815。
82.无论是设置在扩展视图811中所示的集成系统810内，还是作为服务器机器806内的独立封装芯片，ic 850都可以包括存储器电路(例如，ram)和/或逻辑电路(例如，微处理器、多核微处理器、图形处理器等)。这些电路中的至少一个还包括例如根据本文其他地方描述的一些实施例的包括偶极子v
t
移位器的一个或多个row晶体管堆叠体结构。ic 850可以进一步耦合到板或封装衬底860，封装衬底860进一步承载一个或多个附加的ic，例如功率管理ic 830和射频ic 825。rfic 825可以具有耦合到天线(未示出)的输出以实施多种无线标准或协议中的任一种，包括但不限于wi-fi(ieee 802.11系列)、wimax(ieee 802.16系列)、ieee 802.20、长期演进(lte)、ev-do、hspa+、hsdpa+、hsupa+、edge、gsm、gprs、cdma、tdma、dect、蓝牙、其衍生物、以及被指定为3g、4g、5g及后续代的任何其他无线协议。
83.图9是根据一些实施例的电子计算装置900的功能块图。装置900还包括承载多个部件的母板902，所述部件例如但不限于处理器904(例如，应用处理器)。处理器904可以物理和/或电耦合到母板902。在一些示例中，处理器904是包括例如如本文其他地方描述的包括偶极子v
t
移位器的一个或多个row晶体管堆叠体结构的ic的部分。一般而言，术语“处理器”或“微处理器”可以指处理来自寄存器和/或存储器的电子数据以将该电子数据转换成可以进一步存储在寄存器和/或存储器中的其他电子数据的任何装置或装置的部分。
84.在各种示例中，一个或多个通信芯片906也可以物理和/或电耦合到母板902。在其他实施方式中，通信芯片906可以是处理器904的部分。取决于其应用，计算装置900可以包括可以或可以不物理和电耦合到母板902的其他部件。这些其他部件包括但不限于易失性
存储器(例如dram 932)、非易失性存储器(例如rom 935)、闪存(例如，nand或nor)、磁存储器(mram 930)、图形处理器922、数字信号处理器、密码处理器、芯片组912、天线925、触摸屏显示器915、触摸屏控制器965、电池916、音频编解码器、视频编解码器、功率放大器921、全球定位系统(gps)装置940、罗盘945、加速度计、陀螺仪、扬声器920、相机941和大容量存储装置(例如硬盘驱动器、固态驱动器(ssd)、紧凑盘(cd)、数字多用盘(dvd)及其他等等。
85.通信芯片906可以实现用于向计算装置900传输数据和从计算装置900传输数据的无线通信。术语“无线”及其派生词可以用来描述可以通过非固体介质通过使用经调制的电磁辐射来传递数据的电路、装置、系统、方法、技术、通信信道等。该术语并不暗示相关联的装置不包含任何导线，尽管在一些实施例中它们可能不包含。通信芯片906可以实现许多无线标准或协议中的任一种，包括但不限于本文其他地方描述的那些。如所讨论的，计算装置900可以包括多个通信芯片906。例如，第一通信芯片可以专用于诸如wi-fi和蓝牙的较短距离无线通信，并且第二通信芯片可以专用于诸如gps、edge、gprs、cdma、wimax、lte、ev-do等的较长距离无线通信。
86.虽然已经参考各种实施方式描述了本文阐述的某些特征，但是该描述并不旨在被解释为限制性意义。因此，对本公开所属领域的技术人员将显而易见的本文描述的实施方式的各种修改以及其他实施方式被认为落入本公开的精神和范围内。
87.将认识到，本发明不限于如此描述的实施例，而是可以在不脱离所附权利要求的范围的情况下利用修改和改变来实践本发明。例如，以上实施例可以包括如下进一步提供的特征的特定组合。
88.在第一示例中，一种晶体管堆叠体包括在第二沟道区之上的第一沟道区。第一和第二沟道区包括si或ge中的至少一个。该结构包括处于第一沟道区周围和第二沟道区周围的栅电极。第一栅极绝缘体材料处于栅电极与第一沟道区和第二沟道区中的每个之间。第一栅极绝缘体材料包括氧和第一金属。晶体管堆叠体结构还包括处于第一栅极绝缘体材料与第一沟道区之间的第二栅极绝缘体材料。晶体管堆叠体结构还包括处于第一栅极绝缘体材料与第二沟道区之间的第三栅极绝缘体材料。第二和第三栅极绝缘体材料两者包括si或ge中的至少一个以及氧。第二和第三栅极绝缘体材料中的至少一个包括第二金属；并且第二金属的量在第二和第三栅极绝缘体材料之间变化。
89.在第二示例中，对于第一示例中的任一个，第一金属是hf、al、zr或y中的第一个，并且其中第二金属是mg、ca、sr、la、sc、ba、gd、er、yb、lu、ga、mo、co、ni、nb、或者hf、al、zr或y中的第二个。
90.在第三示例中，对于第一至第二示例中的任一个，第一沟道材料和第二沟道区具有大体上相同的成分，第一晶体管包括第一沟道区并且第一晶体管具有第一阈值电压，并且第二晶体管包括第二沟道材料并且第二晶体管具有第二阈值电压。
91.在第四示例中，对于第一至第三示例中的任一个，第二金属存在于第二栅极绝缘体材料和第三栅极绝缘体材料两者中。
92.在第五示例中，对于第一至第四示例中的任一个，晶体管堆叠体还包括通过第一沟道区耦合到第一漏极材料的第一源极材料。第一源极材料和第一漏极材料具有第一导电类型。堆叠体还包括通过第二沟道区耦合到第二漏极材料的第二源极材料，其中第二源极材料和第二漏极材料具有与第一导电类型互补的第二导电类型。
93.在第六示例中，对于第五示例中的任一个，第一导电类型是p型，并且第二导电类型是n型，并且第二金属仅存在于第二栅极绝缘体材料或第三栅极绝缘体材料中的一个中。
94.在第七示例中，对于第六示例中的任何一个，第二金属是al、ga、mo、co、ni或nb，并且第二金属在第二栅极绝缘体材料中的量大于在第三栅极绝缘体材料中的量。替代地，第二金属是mg、ca、sr、ba、la、sc、y、gd、er、yb或lu，并且第二金属在第三栅极绝缘体材料中的量大于在第二栅极绝缘体材料中的量。
95.在第八示例中，对于第一至第七示例中的任一个，晶体管堆叠体还包括扩散阻挡部。第一栅极绝缘体材料处于扩散阻挡部与第一沟道区或第二沟道区中的至少一个之间。扩散阻挡部包括第三金属和氮。
96.在第九示例中，对于第八示例中的任一个，第三金属是mo、nb、ti或w。
97.在第十示例中，对于第一至第九示例中的任一个，晶体管堆叠体还包括处于第一沟道区或第二沟道区中的至少一个周围的第四栅极绝缘体材料，其中第四栅极绝缘体材料包括氧和第二金属。
98.在第十一示例中，对于第十示例中的任一个，第四栅极绝缘体材料在第一栅极绝缘体和栅电极之间。
99.在第十二示例中，对于第十一示例中的任一个，第四栅极绝缘体材料在第一栅极绝缘体材料与第二或第三栅极绝缘体材料中的至少一个之间。
100.在第十三示例中，对于第一至第十二示例中的任一个，栅电极包括至少在第一沟道区周围并与第一栅极绝缘体材料物理接触的功函数金属。
101.在第十四示例中，对于第十三示例中的任一个，栅电极还包括在第二沟道区周围并且与第一栅极绝缘体材料物理接触的第二功函数金属。
102.在第十五示例中，一种计算机系统包括：电源；以及耦合到电源的ic管芯。ic管芯包括集成电路(ic)结构，该集成电路(ic)结构包括cmos晶体管堆叠体。cmos晶体管堆叠体包括在第二导电类型的第二沟道区之上的第一导电类型的第一沟道区，第二导电类型与第一导电类型互补，其中第一和第二沟道区包括si或ge中的至少一个。cmos晶体管堆叠体包括处于第一沟道区周围和第二沟道区周围的栅电极。cmos晶体管堆叠体包括处于栅电极与第一沟道区和第二沟道区中的每个之间的第一栅极绝缘体材料。第一栅极绝缘体材料包括氧和第一金属。cmos晶体管堆叠体包括在第一栅极绝缘体材料和第一沟道区之间的第二栅极绝缘体材料，以及在第一栅极绝缘体材料和第二沟道区之间的第三栅极绝缘体材料。第二和第三栅极绝缘体材料两者包括si或ge中的至少一个以及氧。第二和第三栅极绝缘体材料中的至少一个包括第二金属，并且第二金属的量在第二和第三栅极绝缘体材料之间变化。
103.在第十六示例中，对于第十五示例中的任一个，第一导电类型是p型，并且第二导电类型是n型。第二金属为al、ga、mo、co、ni或nb，第二栅极绝缘体材料包括第二金属，并且第三栅极绝缘体材料中不存在第二金属。替代地，第二金属为mg、ca、sr、ba、la、sc、y、gd、er、yb或lu，第三栅极绝缘体材料包括第二金属，并且第二栅极绝缘体材料中不存在第二金属。
104.在第十七示例中，对于第十五到第十六示例中的任一个，系统包括耦合到电源的电池。
105.在第十八示例中，一种制造晶体管堆叠体的方法包括在第二沟道区之上暴露第一沟道区，其中第一和第二沟道区包括si或ge中的至少一个。该方法包括在第一沟道区周围和第二沟道区周围沉积栅极绝缘体材料。栅极绝缘体材料包括氧和第一金属。该方法包括在第一沟道区或第二沟道区中的至少一个周围形成v
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移位材料。v
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移位材料包括第二金属和氧。该方法包括使第二金属从v
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移位材料向第一或第二沟道区中的至少一个扩散。
106.在第十九示例中，对于第十八示例中的任一个，第一晶体管包括第一沟道区并且第一沟道区具有第一导电类型。第二晶体管包括第二沟道区并且第二沟道区具有与第一导电类型互补的第二导电类型。形成v
t
移位材料包括用1-10个原子层沉积(ald)周期沉积v
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移位材料，并且该方法还包括在扩散后去除v
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移位材料，并在第一沟道区周围和第二沟道区周围沉积栅电极，并且栅极绝缘体材料处于第一沟道区与栅电极之间以及第二沟道区与栅电极之间。
107.在第二十示例中，对于第十八到第十九示例中的任一个，扩散还包括在至少700℃的温度下执行热退火。
108.在第二十一示例中，对于第十八至第二十示例中的任一个，该方法包括在v
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移位材料之上沉积掩模材料，去除掩模材料的一部分以暴露v
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移位材料的仅在第一或第二沟道区中的一个周围的一部分，并且在扩散之前去除v
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移位材料的该部分。
109.在第二十二示例中，对于第二十一示例中的任一个，该方法包括形成与栅极绝缘体材料直接接触并且仅在第一或第二沟道区中的一个周围的扩散阻挡部。沉积v
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移位材料包括沉积与扩散阻挡部直接接触并且在没有扩散阻挡部的地方与栅极绝缘体材料直接接触的v
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移位材料。
110.在第二十三示例中，对于第二十二示例中的任一个，形成扩散阻挡部还包括通过在第一和第二沟道区两者周围进行ald来沉积氮和mo、nb、w或ti的化合物，并且从第一或第二沟道区中的一个选择性地去除扩散阻挡部。替代地，形成扩散阻挡部还包括掩蔽第一或第二沟道区中的一个，在第一和第二沟道区中的未掩蔽的一个周围沉积氮和mo、nb、w或ti的化合物，以及随后去除对第一沟道区或第二沟道区中的所述一个的掩蔽。
111.在第二十四示例中，对于第二十二示例中的任何一个，该方法还包括在沉积栅电极之前去除扩散阻挡部。
112.然而，以上实施例在这方面不受限制，并且在各种实施方式中，以上实施例可以包括仅负责这种特征的子集、负责这种特征的不同次序、负责这种特征的不同组合、和/或负责除明确列出的那些特征之外的附加的特征。因此，本发明的范围应当参考所附权利要求以及为这些权利要求赋予权利的等同物的完整范围来确定。