半导体存储器装置及其制造方法与流程

1.本公开的各种实施方式涉及电子装置，并且更具体地，涉及垂直沟道结构的半导体存储器装置以及制造该半导体存储器装置的方法。


背景技术：

2.近来，计算机环境的范例已转变为无处不在的计算，使得可以随时随地使用计算机系统。由此，诸如移动电话、数码相机和笔记本计算机之类的便携式电子装置的使用迅速增加。通常，这样的便携式电子装置使用采用了半导体存储器装置的存储器系统，换句话说，数据储存装置。数据储存装置用作便携式电子装置的主存储器装置或辅助存储器装置。
3.使用半导体存储器装置的数据储存装置提供的优点在于：没有机械驱动器，使得稳定性和耐久性优异，信息访问速度增加，并且功耗降低。被提出作为具有这些优点的存储器系统的数据储存装置的示例包括通用串行总线(usb)存储器装置、具有各种接口的存储卡、固态驱动器(ssd)。
4.半导体存储器装置被分类为易失性存储器装置和非易失性存储器装置。
5.尽管读取速度和写入速度相对较低，但是非易失性存储器装置即使在供电中断时也可以保留存储在其中的数据。因此，当需要存储不管供电如何都应当保持的数据时，使用非易失性存储器装置。非易失性存储器装置的代表性示例包括只读存储器(rom)、掩模rom(mrom)、可编程rom(prom)、可擦除可编程rom(eprom)、电可擦除可编程rom(eeprom)、闪存、相变随机存取存储器(pram)、磁ram(mram)、电阻式ram(rram)、铁电式ram(fram)等。闪存被分类为nor型和nand型。


技术实现要素：

6.本公开的实施方式可以提供一种半导体存储器装置，该半导体存储器装置包括：具有互补金属氧化物半导体(cmos)电路的基板；栅极层叠体，其具有在垂直方向上交替地层叠在基板上的层间绝缘层和导电图案；多个沟道结构，其穿过栅极层叠体，每个沟道结构具有突出到栅极层叠体上方的第一端部；以及多个导电层，其设置在栅极层叠体上方。多个导电层中的每一个与多个沟道结构中的至少一个的第一端部接触。
7.本公开的实施方式可以提供一种半导体存储器装置，该半导体存储器装置包括：位线；多个单元串，其在其第一端部联接到位线；以及放电单元，其联接在源极线与多个单元串的第二端部之间。多个单元串可以包括串联联接在位线与放电单元之间的至少一个漏极选择晶体管和多个存储器单元，并且存储器单元当中的最外的存储器单元可以电联接到放电单元。
8.本公开的实施方式可以提供一种制造半导体存储器装置的方法，该方法包括以下步骤：在第一基板上形成存储器单元阵列，存储器单元阵列包括：栅极层叠体，其具有在垂直方向上交替地层叠的层间绝缘层和导电图案；多个沟道结构，其穿过栅极层叠体并且端部延伸到第一基板中；以及存储器层，其从多个沟道结构与栅极层叠体之间延伸到第一基
板与多个沟道结构的端部之间；形成联接到存储器单元阵列的位线；去除第一基板以使得存储器层被暴露；去除存储器层的一部分以暴露出多个沟道结构的端部；以及在栅极层叠体上方形成与多个沟道结构当中的至少一个沟道结构的端部接触的多个导电层。
附图说明
9.图1是例示根据本公开的实施方式的半导体存储器装置的框图。
10.图2是例示根据本公开的实施方式的图1的存储器单元阵列的图。
11.图3是例示图2的多个存储块中的任何一个存储块的电路图。
12.图4是例示图1的存储器单元阵列的截面图。
13.图5a至图5f、图6、图7、图8a至图8d以及图9a和图9b是例示根据本公开的实施方式的制造半导体存储器装置的方法的截面图和平面图。
14.图10是例示根据本公开的实施方式的存储器系统的配置的框图。
15.图11是例示根据本公开的实施方式的计算系统的配置的框图。
具体实施方式
16.本说明书或本技术中介绍的本公开的实施方式中的具体结构性描述或功能性描述仅用于描述本公开的实施方式。这些描述不应被解释为限于本说明书或本技术中描述的实施方式。
17.在下文中，将参照附图更全面地描述本公开的各种实施方式，其中示出了本公开的优选实施方式，使得本领域的普通技术人员能够容易地施行本公开的技术思想。
18.本公开的各种实施方式涉及能够通过放电晶体管将包括在存储块中的多个单元串中的每一个连接到源极线的半导体存储器装置以及制造该半导体存储器装置的方法。
19.图1是例示根据本公开的实施方式的半导体存储器装置的框图。
20.参照图1，半导体存储器装置10可以包括外围电路pc和存储器单元阵列20。
21.外围电路pc可以被配置为控制用于在存储器单元阵列20中存储数据的编程操作、用于输出存储在存储器单元阵列20中的数据的读取操作、或者用于擦除存储在存储器单元阵列20中的数据的擦除操作。
22.在实施方式中，外围电路pc可以包括电压发生器31、行解码器33、控制逻辑35和页缓冲器组37。
23.存储器单元阵列20可以包括多个存储块。存储器单元阵列20可以通过字线wl联接到行解码器33并且可以通过位线bl联接到页缓冲器组37。
24.控制电路35可以响应于命令cmd和地址add而控制外围电路pc。
25.电压发生器31可以基于控制电路35来产生诸如用于编程操作、读取操作和擦除操作的预擦除电压、擦除电压、接地电压、编程电压、验证电压、通过电压和读取电压之类的各种操作电压。
26.行解码器33可以基于控制电路35来选择存储块。行解码器33可以被配置为将操作电压施加到与被选存储块联接的字线wl。
27.页缓冲器组37可以通过位线bl联接到存储器单元阵列20。页缓冲器组37可以基于控制电路35来在编程操作期间临时存储从输入/输出电路(未示出)接收的数据。页缓冲器
组37可以基于控制电路35来在读取操作或验证操作期间感测位线bl的电压或电流。页缓冲器组37可以基于控制电路35来选择位线bl。
28.在结构上，存储器单元阵列20可以与外围电路pc的一部分交叠。
29.图2是例示根据本公开的实施方式的图1的存储器单元阵列的图。
30.参照图2，存储器单元阵列20可以包括多个存储块blk1至blkz。每个存储块可以具有三维结构。每个存储块可以包括层叠在基板上的多个存储器单元。多个存储器单元可以在+x方向、+y方向和+z方向上布置。将参照图3和图4更详细地描述每个存储块的结构。
31.图3是例示图2的多个存储块中的任何一个存储块的电路图。
32.参照图3，存储块blk1可以包括联接到多条位线bl的多个单元串cs1和cs2以及联接在源极线与多个单元串cs1和cs2之间的放电单元dcu。
33.多个单元串cs1和cs2可以共同联接到多条字线wl1至wln。多个单元串cs1和cs2中的每一个可以通过放电单元dcu联接到源极线sl。例如，分别联接到多条位线bl的第一单元串cs1可以通过放电单元dcu的第一晶体管dt1联接到源极线sl。分别联接到多条位线bl的第二单元串cs2可以通过放电单元dcu的第二晶体管dt2联接到源极线sl。
34.单元串cs1和cs2中的每一个可以包括联接到位线bl的至少一个漏极选择晶体管dst，以及串联联接在漏极选择晶体管dst与放电单元dcu的第一晶体管dt1或第二晶体管dt2之间的多个存储器单元mc1至mcn。换句话说，存储器单元mc1至mcn当中设置在最外部分上的存储器单元mc1可以通过串线stl联接到第一晶体管dt1或第二晶体管dt2。
35.存储器单元mc1至mcn的栅极可以分别联接到彼此间隔开的多条字线wl1至wln并且可以被层叠。多条字线wl1至wln可以设置在两条或更多条漏极选择线dsl1和dsl2之间。两条或更多条漏极选择线dsl1和dsl2可以在同一高度上彼此间隔开。
36.多个单元串cs1和cs2可以被划分成分别联接到两条或更多条漏极选择线dsl1和dsl2的串组。联接到同一位线的单元串可以由不同的漏极选择线独立地控制。此外，联接到同一漏极选择线的单元串可以由不同的位线独立地控制。
37.放电单元dcu可以包括多个晶体管dt1和dt2，并且晶体管dt1和dt2中的每一个可以响应于多个放电信号dis1和dis2中的任何一个而使多个单元串cs1和cs2与源极线sl电连接或电断开。
38.例如，晶体管dt1可以联接在每个单元串cs1的存储器单元mc1与源极线sl之间，并且可以响应于放电信号dis1而使存储器单元mc1的沟道与源极线sl电连接或电断开。此外，晶体管dt2可以联接在每个单元串cs2的存储器单元mc1与源极线sl之间，并且可以响应于放电信号dis2而使存储器单元mc1的沟道与源极线sl电连接或电断开。
39.在上述实施方式中，已经例示和描述了一个晶体管联接到每个串组。然而，一个单元串可以通过一个晶体管联接到源极线sl。换句话说，多个单元串cs1和cs2中的每一个可以通过一个对应的晶体管单独地连接到源极线sl或从源极线sl断开。
40.在上述实施方式中，将多个单元串cs1和cs2联接到多个晶体管dt1和dt2的线可以被定义为串线stl。也就是说，单元串cs1和cs2的沟道可以通过串线stl联接到晶体管dt1和dt2。
41.图4是例示图1的存储器单元阵列的截面图。
42.参照图4，存储器单元阵列可以被配置为使得下部结构u和上部结构t彼此接合
(bonding)，并且串线结构stl_s可以设置在上部结构t上方。
43.上部结构t可以包括通过狭缝si彼此分离的栅极层叠体gst、穿过栅极层叠体gst的沟道结构ch、沿着每个沟道结构ch的侧壁延伸的存储器层ml、设置在栅极层叠体gst下方的位线41、以及第一连接结构c1。
44.栅极层叠体gst可以包括在垂直方向上交替地层叠的层间绝缘层ild和导电图案cp1至cpn。导电图案cp1至cpn中的每一个可以包括诸如掺杂硅层、金属层、金属硅化物层和屏障层之类的各种导电材料，并且可以包括两种或更多种类型的导电材料。例如，导电图案cp1至cpn中的每一个可以包括钨和围绕钨的表面的氮化钛层(tin)。钨是低电阻金属并且可以降低导电图案cp1至cpn的电阻。氮化钛层tin是屏障层并且可以防止钨与层间绝缘层ild之间的直接接触。
45.在导电图案cp1至cpn当中，与位线41相邻的第一导电图案cp1可以用作漏极选择线dsl。在实施方式中，与位线41相邻且连续层叠的两层或更多层的导电图案可以用作漏极选择线。在垂直方向上彼此相邻并且设置在漏极选择线上方的导电图案(例如，cp2至cpn)可以用作上面参照图3描述的字线wl1至wln。
46.沟道结构ch可以垂直地穿过栅极层叠体gst，并且沟道结构ch的第一端部可以形成为从栅极层叠体gst突出。沟道结构ch可以形成为中空型。沟道结构ch可以包括填充中央区域的芯绝缘层11、位于芯绝缘层11的下端的掺杂半导体层13、以及围绕芯绝缘层11和掺杂半导体层13的表面的沟道层15。沟道层15可以用作对应的单元串的沟道区域。沟道层15可以由半导体材料形成。在实施方式中，沟道层15可以包括硅层。
47.根据上述结构，可以在沟道结构ch和用作字线的导电图案(例如，cp2至cpn)的交叉处限定存储器单元，并且可以在沟道结构ch和用作漏极选择线的导电图案(例如，cp1)的交叉处限定漏极选择晶体管。存储器单元可以通过沟道结构ch与漏极选择晶体管串联联接以形成上面参照图3描述的单元串cs1和cs2。
48.存储器层ml可以形成为包围沟道结构ch的表面。存储器层ml可以包括包围沟道结构ch的沟道层15的阻挡绝缘层bi、包围阻挡绝缘层bi的数据储存层ds和包围数据储存层ds的隧道绝缘层ti。存储器层ml在垂直方向上可以比沟道结构ch短。
49.位线41可以设置在栅极层叠体gst下方。位线41可以通过穿过多个绝缘层21、25和27的接触插塞27联接到沟道结构ch。位线41可以通过第一绝缘结构51和第二绝缘结构81与基板sub间隔开。
50.第一连接结构1st_cs可以包括第一绝缘结构51和形成在第一绝缘结构51中的第一连接结构c1。第一连接结构c1可以包括各种导电图案63、65和67。第一绝缘结构结构51可以包括层叠在位线41与第二绝缘结构81之间的两个或更多个绝缘层51a至51d。
51.下部结构u可以包括形成在基板sub上的具有多个晶体管tr的cmos电路结构cmos以及形成在cmos电路结构cmos上的第二连接结构2nd_cs。
52.第二连接结构2nd_cs可以包括形成在基板sub上的第二绝缘结构81和形成在第二绝缘结构81中的第二连接结构c2。每个第二连接结构c2可以包括嵌入在第二绝缘结构81中的各种导电图案83、85、87、89和91。第二绝缘结构81可以包括依次层叠的两个或更多个绝缘层81a至81d。
53.上部结构t和下部结构u可以通过接合工艺彼此接合以形成组合结构。例如，上部
结构t的第一连接结构1nd_cs的暴露的导电图案67和下部结构u的第二连接结构2nd_cs的暴露的导电图案91可以设置为彼此面对并且可以彼此接合。导电图案67和导电图案91可以定义为接合金属。
54.串线结构stl_s可以设置在上部结构t上。串线结构stl_s可以包括设置在栅极层叠体gst上方并且与从栅极层叠体gst突出的沟道结构ch接触的多个导电层93、设置在多个导电层93上方的多条上部线99、以及分别联接多个导电层93和多条上部线99的接触插塞ct。多个导电层93可以是至少两个或更多个导电层。
55.导电层93可以电联接到至少一个沟道结构ch。共同联接到一个导电层93的至少一个沟道结构ch可以共同联接到一条串线stl，如图3所示。
56.接触插塞ct可以包括接触导电层95和包围接触导电层的侧壁的扩散屏障97。每个接触插塞ct可以电联接一个导电层93和一条上部线99。
57.多条上部线99可以彼此平行地设置在同一层上，并且每条上部线99可以联接到图3的放电单元dcu的晶体管dt1和dt2。
58.如上所述，根据本公开的实施方式的存储器单元阵列可以被配置为使得栅极层叠体gst不包括源极选择线，并且对应于单元串的多个沟道结构ch共同联接到设置在栅极层叠体gst上方的串线，以联接到放电单元dcu的晶体管dt1和dt2。
59.图5a至图5f、图6、图7、图8a至图8d以及图9a和图9b是例示根据本公开的实施方式的制造半导体存储器装置的方法的截面图和平面图。
60.图5a至图5f是例示在第一基板上形成存储器单元阵列、第一线阵列和第一连接结构的步骤的截面图。
61.参照图5a，第一材料层111和第二材料层113可以交替地层叠在第一基板101上。
62.第一基板101可以由蚀刻速率与第一材料层111和第二材料层113的蚀刻速率不同的材料形成。例如，基板101可以包括硅。
63.在实施方式中，第一材料层111可以是用于上面参照图4描述的层间绝缘层ild的绝缘材料。第二材料层113可以是蚀刻速率与第一材料层111的蚀刻速率不同的材料。例如，第一材料层111可以包括氧化硅，并且第二材料层113可以包括氮化硅。以下附图示出了第一材料层111由绝缘材料形成并且第二材料层113由牺牲层形成的实施方式。然而，本公开不限于此。第一材料层111和第二材料层113的物理属性可以变化。例如，第一材料层111可以是用于上面参照图4描述的层间绝缘层ild的绝缘材料。第二材料层113可以包括用于上面参照图4描述的导电图案cp1至cpn的导电材料。
64.参照图5b，可以在第一材料层111和第二材料层113的层叠结构上形成具有第一开口125的第一掩模图案121。随后，可以通过第一掩模图案121的第一开口125形成穿过第一材料层111和第二材料层113的沟道孔115。沟道孔115可以延伸到第一基板101中。取决于用于形成沟道孔115的蚀刻材料，沟道孔115可以形成为各种形状。
65.在实施方式中，可以通过使用第一蚀刻材料来形成沟道孔115。第一材料层111和第二材料层113对于第一蚀刻材料的蚀刻速率可以高于第一基板101对于第一蚀刻材料的蚀刻速率。因此，延伸到第一基板101中的沟道孔115的端部可以形成为在宽度上比穿过第一材料层111和第二材料层113的沟道孔115窄。
66.参照图5c，可以在沟道孔115中形成存储器层137和沟道结构147。沟道结构147的
侧壁和沟道结构147的延伸到第一基板101中的端部可以被存储器层137围绕。
67.形成存储器层137的步骤可以包括在每个沟道孔115的表面上依次层叠阻挡绝缘层135、数据储存层133和隧道绝缘层131的步骤。阻挡绝缘层135、数据储存层133和隧道绝缘层131可以包括与上面参照图4描述的阻挡绝缘层bi、数据储存层ds和隧道绝缘层ti相同的材料。存储器层137可以形成为线形状，并且沟道孔115的中央区域可以由存储器层137限定。
68.随后，可以通过在存储器层137的表面上形成沟道层141来形成沟道结构147。沟道层141可以包括用作沟道区域的半导体层。例如，沟道层141可以包括硅。
69.在实施方式中，沟道层141可以形成为内衬(liner)的形式，并且沟道孔115的中央区域可以包括未被沟道层141填充的部分。当沟道层141形成为内衬的形式时，形成沟道结构147的步骤可以包括用芯绝缘层143填充沟道层141上的沟道孔115的中央区域的步骤，蚀刻芯绝缘层143的一部分以在沟道孔115的中央区域的一部分中限定凹陷区域的步骤，以及用掺杂半导体层145填充凹陷区域的步骤。芯绝缘层143可以包括氧化物，并且掺杂半导体层145可以包括导电掺杂剂。导电掺杂剂可以包括用于结的n型掺杂剂。导电掺杂剂可以包括反掺杂的p型掺杂剂。
70.在实施方式中，沟道层141可以形成为填充沟道孔115的中央区域，并且可以省略芯绝缘层143和掺杂半导体层145。当省略芯绝缘层143和掺杂半导体层145时，形成沟道结构147的步骤还可以包括在沟道层141中掺杂导电掺杂剂的步骤。
71.参照图5d，可以在去除图5c所示的第一掩模图案121之后形成第一绝缘层151。
72.随后，可以形成狭缝153。狭缝153可以穿过第一绝缘层151并且可以穿过第一材料层111和第二材料层113的层叠结构。狭缝153可以对应于图4所示的狭缝si。随后，可以通过选择性地去除通过狭缝153暴露的第二材料层113来限定水平空间155。水平空间155可以被限定在彼此垂直地相邻的第一材料层111之间。
73.参照图5e，图5d所示的水平空间155可以分别通过狭缝153被第三材料层157填充。第三材料层157可以是上面参照图4描述的导电图案cp1至cpn。第三材料层157可以填充水平空间155以包围沟道结构147和存储器层137。
74.如上所述，可以通过用作为导电图案的第三材料层157代替作为牺牲层的第二材料层113来在第一基板101上形成栅极层叠体150。栅极层叠体150可以包括其中作为层间绝缘层的第一材料层111和作为导电图案的第三材料层157交替地层叠的结构。栅极层叠体150可以被沟道结构147贯穿，并且沟道结构147可以延伸到第一基板101中。存储器层137可以从沟道结构147与栅极层叠体150之间延伸到沟道结构147的端部与第一基板101之间。
75.上面参照图3描述的具有多个单元串cs1和cs2的存储块可以通过上面参照图5a至图5e描述的工艺形成在第一基板101上。每个单元串可以包括如上面参照图3描述的串联联接的漏极选择晶体管dst和存储器单元mc1至mcn。上面参照图3描述的漏极选择晶体管dst和存储器单元mc1至mcn可以被限定在沟道结构147和如图5e所示的作为导电图案的第三材料层157的交叉处，并且可以通过沟道结构147串联联接。
76.随后，可以形成侧壁绝缘层161以覆盖栅极层叠体150的侧壁。此后，可以形成延伸以填充狭缝153的内部并覆盖侧壁绝缘层161和第一绝缘层151的第二绝缘层163。
77.参照图5f，可以在第二绝缘层163上形成第三绝缘层171。随后，可以形成穿过第三
绝缘层171或穿过第三绝缘层171和第二绝缘层163的接触插塞173。接触插塞173可以延伸以与沟道结构147接触。
78.随后，可以形成第一线阵列175。线阵列175可以是联接到接触插塞173的位线。随后，可以形成第一绝缘结构181以覆盖第一线阵列175。第一绝缘结构181可以包括两个或更多个绝缘层181a至181d。第一连接结构185、189、191和193可以嵌入在第一绝缘结构181中，并且第一连接结构185、189、191和193可以通过接触插塞(未示出)电联接。
79.第一连接结构185、189、191和193可以包括具有暴露于第一绝缘结构181的外部的表面的第一接合金属193。
80.图6是例示在第二基板上形成cmos电路和第二连接结构的步骤的截面图。
81.参见图6，可以包括在第二基板201上形成构成互补金属氧化物半导体(cmos)电路的多个晶体管200的步骤。
82.第二基板201可以是体硅基板、绝缘体上硅基板、锗基板、绝缘体上锗基板、硅锗基板或通过选择性外延生长方法形成的外延层。
83.每个晶体管200可以形成在由隔离层203分隔的第二基板201的有源区域中。每个晶体管200可以包括层叠在对应的有源区域上的栅极绝缘层207和栅电极209，以及在栅电极209两侧上形成在有源区域中的结205a和205b。结205a和205b可以包括用于实现对应的晶体管的导电掺杂剂。结205a和205b可以包括n型掺杂剂和p型掺杂剂中的至少一种。
84.在形成多个晶体管200之后，可以形成连接到形成cmos电路的晶体管200的第二连接结构220，以及覆盖第二连接结构220和晶体管200的第二绝缘结构211。
85.第二绝缘结构211可以包括两个或更多个绝缘层211a至211d。第二连接结构220可以嵌入在第二绝缘结构211中。每个第二连接结构220可以包括多个导电图案213、215、217、219、221和223。第二绝缘结构211和第二连接结构220可以以各种方式改变而不限于图中所示的示例。
86.包括在每个第二连接结构220中的导电图案213、215、217、219、221和223可以包括具有暴露于第二绝缘结构211的外部的表面的第二接合金属223。
87.图7是用于说明将第一连接结构和第二连接结构彼此接合的步骤的截面图。
88.参照图7，第一基板101和第二基板201可以对齐，使得第一基板101上的第一接合金属193和第二基板201上的第二接合金属223可以彼此接触。第一接合金属193和第二接合金属223可以包括各种金属，例如铜。
89.随后，第一接合金属193和第二接合金属223可以彼此接合。为此，在对第一接合金属193和第二接合金属223施加热之后，可以使第一接合金属193和第二接合金属223硬化。本公开不限于此，并且可以引入用于接合第一接合金属193和第二接合金属223的各种工艺。
90.图8a至图8d是用于说明在栅极层叠体150上形成联接到多个单元串的串线的步骤的截面图。
91.参照图8a，可以去除图7所示的第一基板101。当去除第一基板101时，存储器层137可以用作蚀刻停止层。因此，从栅极层叠体150突出的沟道层141可以被存储器层137保护。
92.参照图8b，可以去除从栅极层叠体150突出的存储器层137以暴露沟道层141。暴露的沟道层141可以从栅极层叠体150突出。
93.参照图8c，与突出的沟道层141接触的导电层301可以形成在栅极层叠体150上方。导电层301可以由多晶硅层形成。因此，沟道层141的形成沟道结构147的突起的部分可以延伸到导电层301中。随后，可以在导电层301上形成第二掩模图案303。第二掩模图案303可以形成为暴露形成在狭缝中的第二绝缘层163。此后，可以通过使用第二掩模图案303执行蚀刻工艺来图案化导电层301。经图案化的导电层301可以由至少两个或更多个导电层形成。导电层301的布局可以由第二掩模图案303限定。在本公开的实施方式中，四个相邻的沟道结构147的沟道层141可以通过一个经图案化的导电层301彼此电联接。导电层301可以以各种方式被图案化。例如，经图案化的导电层301可以对应于一个沟道结构147并且可以电联接到对应的沟道结构147的沟道层141。
94.参照图8d，在去除图8c的第二掩模图案303之后，可以形成覆盖导电层301的层间绝缘层305。此后，可以形成穿过层间绝缘层305的接触插塞315。每个接触插塞315可以与经图案化的导电层301接触。每个接触插塞315可以包括形成在接触孔的侧壁上的扩散屏障311和填充接触孔的接触导电层313。
95.此后，可以在层间绝缘层305上形成对应于接触插塞315并联接到接触插塞315的上部线317。上述经图案化的导电层301、接触插塞315和上部线317可以被定义为图3的串线stl。
96.图9a和图9b是例示接触插塞与上部线之间的联接关系的平面图。
97.参照图9a，穿过层间绝缘层305的多个接触插塞315a和315b可以分别联接到彼此平行的多条上部线317a和317b。因此，在图8d所示的多个沟道结构147中，联接到经图案化的导电层301的四个沟道结构147可以联接到一条上部线。上部线317a和317b可以分别联接到图3的晶体管dt1和dt2。
98.参照图9b，相邻的存储块blk1和blk2可以共用多条上部线317a、317b、317c和317d。例如，相邻的存储块blk1和blk2的接触插塞315a可以联接到一条上部线317a，相邻的存储块blk1和blk2的接触插塞315b可以联接到一条上部线317b，相邻的存储块blk1和blk2的接触插塞315c可以联接到一条上部线317c，并且相邻的存储块blk1和blk2的接触插塞315d可以联接到一条上部线317d。
99.如上所述，根据本公开的实施方式，用于控制源极线与单元串之间的连接的源极选择晶体管可以不设置在单元串结构中，使得可以简化工艺步骤。此外，多个单元串可以通过串线和放电单元选择性地联接到源极线，使得可以防止在存储块的读取操作和编程操作期间由源极选择晶体管引起的干扰现象。
100.图10是例示根据本公开的实施方式的存储器系统1100的配置的框图。
101.参照图10，存储器系统1100可以包括半导体存储器装置1120和存储器控制器1110。
102.半导体存储器装置1120可以包括被配置为穿过其中多个层间绝缘层和多个栅电极可以交替地层叠的层叠结构的多个沟道结构。多个沟道结构可以包括阻挡绝缘层、电荷储存层、隧道绝缘层、沟道层和芯绝缘层。在实施方式中，沟道层可以由多层结构形成，并且多层结构可以包括多晶硅层和硅锗层。
103.半导体存储器装置1120可以是由多个闪存芯片形成的多芯片封装件。半导体存储器装置1120可以是参照图1至图4描述的半导体存储器装置。
104.存储器控制器1110可以被配置为控制半导体存储器装置1120并且可以包括静态随机存取存储器(sram)1111、中央处理单元(cpu)1112、主机接口1113、纠错块1114和存储器接口1115。sram 1111可以用作cpu 1112的操作存储器。cpu 1112可以执行用于存储器控制器1110的数据交换的总体控制操作。主机接口1113可以设置有与存储器系统1100联接的主机的数据交换协议。此外，纠错块1114可以检测并纠正从存储器装置1120读取的数据中包括的错误，并且存储接口1115可以与存储器装置1120接口连接。此外，存储器控制器1110还可以包括只读存储器(rom)等，其存储用于与主机接口连接的代码数据。
105.上述存储器系统1100可以是配备有半导体存储器装置1120和存储器控制器1110的存储卡或固态盘(ssd)。例如，当存储器系统1100是ssd时，存储器控制器1110可以经由诸如通用串行总线(usb)、多媒体卡(mmc)、外围组件互连-快速(pci-e)、串行高级技术附件(sata)、并行高级技术附件(pata)、小型计算机系统接口(scsi)、增强型小磁盘接口(esdi)和集成驱动电子(ide)协议之类的各种接口协议之一与外部装置(例如，主机)通信。
106.图11是例示根据本公开的实施方式的计算系统的配置的框图。
107.参照图11，根据本公开的实施方式的计算系统1200可以包括电联接到系统总线1260的cpu 1220、随机存取存储器(ram)1230、用户接口1240、调制解调器1250和存储器系统1210。此外，如果计算系统1200是移动装置，则它还可以包括用于向计算系统1200提供操作电压的电池。还可以包括应用芯片组、相机图像处理器cis、移动dram等。
108.虽然为了例示性目的公开了本公开的示例性实施方式，但是本领域技术人员将认识到各种修改、添加和替换是可能的。因此，本公开的范围必须由所附权利要求和权利要求的等同物而不是由它们之前的描述来限定。
109.根据本公开，包括在存储块中的多个单元串中的每一个的沟道可以通过放电晶体管连接到源极线。因而，多个单元串没有源极选择晶体管，使得能够简化制造工艺。此外，每个单元串和源极线可以选择性地连接或断开，使得能够防止半导体存储器装置的编程操作和读取操作中的干扰现象。
110.相关申请的交叉引用
111.本技术要求于2021年4月14日提交的韩国专利申请no.10-2021-0048648的优先权，其全部公开内容通过引用合并于此。