具有低导通电阻的超结MOSFET的制作方法

具有低导通电阻的超结mosfet
技术领域
1.本实用新型属于微电子技术领域，具体地说是一种具有低导通电阻的超结mosfet。


背景技术：

2.目前，常规的超结mosfet，如图1所示，它包括n型衬底1、n型外延层2、p型柱3、p型体区4、n型源区5、屏蔽栅氧化层6、屏蔽栅多晶硅7、绝缘介质层8与发射极金属9；
3.在n型衬底1的正面设置n型外延层2，在n型外延层2的正面向下开设有沟槽，在沟槽内填充p型柱3，在p型柱3的上端设置p型体区4，在p型体区4内设置n型源区5，在n型外延层2的正面设置屏蔽栅氧化层6，在屏蔽栅氧化层6的正面设置屏蔽栅多晶硅7，在屏蔽栅多晶硅7的正面设置绝缘介质层8，在绝缘介质层8的正面设置发射极金属9，发射极金属9通过接触柱与p型体区4以及n型源区5欧姆接触。
4.在p型体区4光刻、注入与推进步骤中，推进温度控制在1100℃、推进时间控制在60min，使得该超结mosfet中的p型体区4的宽度较大，导致其沟道电阻变大，最终使得该超结mosfet具有较高的导通电阻。


技术实现要素：

5.本实用新型的目的是克服现有技术中存在的不足，提供一种具有更低的导通电阻且性能更优的超结mosfet。
6.按照本实用新型提供的技术方案，所述具有低导通电阻的超结mosfet，包括n型衬底、n型外延层、p型柱、p型体区、n型源区、屏蔽栅氧化层、屏蔽栅多晶硅、绝缘介质层与发射极金属；
7.在n型衬底的正面设置n型外延层，在n型外延层的正面向下开设有沟槽，在沟槽内填充p型柱，在p型柱的上端设置p型体区，在p型体区内设置n型源区，在n型外延层的正面设置屏蔽栅氧化层，在屏蔽栅氧化层的正面设置屏蔽栅多晶硅，在屏蔽栅多晶硅的正面设置绝缘介质层，在绝缘介质层的正面设置发射极金属，发射极金属通过接触柱与p型体区以及n型源区欧姆接触。
8.作为优选，所述p型体区的宽度为2~5μm。
9.作为优选，所述p型体区的宽度大于p型柱的宽度。
10.本实用新型通过缩短推进时间来实现更短的p型体区的宽度，从而得到更低的沟道电阻，进而实现了更低的导通电阻，使得mosfet性能更加优异。
附图说明
11.图1是现有技术中常规mosfet的结构示意图。
12.图2是本实用新型的mosfet的结构示意图。
具体实施方式
13.下面结合具体实施例对本实用新型作进一步说明。
14.本实用新型的具有低导通电阻的超结mosfet，如图2所示，它包括n型衬底1、n型外延层2、p型柱3、p型体区4、n型源区5、屏蔽栅氧化层6、屏蔽栅多晶硅7、绝缘介质层8与发射极金属9；
15.在n型衬底1的正面设置n型外延层2，在n型外延层2的正面向下开设有沟槽，在沟槽内填充p型柱3，在p型柱3的上端设置p型体区4，在p型体区4内设置n型源区5，在n型外延层2的正面设置屏蔽栅氧化层6，在屏蔽栅氧化层6的正面设置屏蔽栅多晶硅7，在屏蔽栅多晶硅7的正面设置绝缘介质层8，在绝缘介质层8的正面设置发射极金属9，发射极金属9通过接触柱与p型体区4以及n型源区5欧姆接触。
16.所述p型体区4的宽度为2~5μm。
17.所述p型体区4的宽度大于p型柱3的宽度。
18.上述具有低导通电阻的超结mosfet的制造方法包括以下步骤：
19.步骤一、在n型衬底1的正面生长出n型外延层2；
20.步骤二、进行jfet光刻与注入；
21.步骤三、在n型外延层2的正面进行沟槽光刻、刻蚀与沟槽填充，形成p型柱3；
22.步骤四、进行p型体区4光刻、注入与推进，推进温度控制在1100℃、推进时间控制在20~40min；
23.步骤五、进行场氧层氧化、场氧层光刻与刻蚀；
24.步骤六、进行栅氧化，形成屏蔽栅氧化层6；
25.步骤七、进行多晶硅淀积、光刻与刻蚀，形成屏蔽栅多晶硅7；
26.步骤八、进行n型源区5光刻、注入与推进；
27.步骤九、进行硼磷硅玻璃淀积，形成绝缘介质层8；
28.步骤十、进行接触孔光刻与刻蚀；
29.步骤十一、进行正面金属淀积、光刻与刻蚀，形成发射极金属9。
30.本实用新型在现有技术的工艺基础上优化了p型体区4的推进工艺，通过需要实现的不同导通电阻进行p型体区4的工艺调节来形成超结mosfet的沟道电阻，根据沟道电阻的计算公式：rch=lch/zunicox(vg
‑
vth)，式中，rch 为沟道电阻，lch为沟道宽度（即p型体区4的宽度），z为元胞长度，uni为反型层迁移率，cox为栅氧化层特征电容，vg为栅偏置电压，vth为阈值电压，可以通过缩短推进时间来实现更短的p型体区4的宽度，从而得到更低的沟道电阻，进而实现更低的导通电阻。


技术特征：
1.一种具有低导通电阻的超结mosfet，其特征是：包括n型衬底（1）、n型外延层（2）、p型柱（3）、p型体区（4）、n型源区（5）、屏蔽栅氧化层（6）、屏蔽栅多晶硅（7）、绝缘介质层（8）与发射极金属（9）；在n型衬底（1）的正面设置n型外延层（2），在n型外延层（2）的正面向下开设有沟槽，在沟槽内填充p型柱（3），在p型柱（3）的上端设置p型体区（4），在p型体区（4）内设置n型源区（5），在n型外延层（2）的正面设置屏蔽栅氧化层（6），在屏蔽栅氧化层（6）的正面设置屏蔽栅多晶硅（7），在屏蔽栅多晶硅（7）的正面设置绝缘介质层（8），在绝缘介质层（8）的正面设置发射极金属（9），发射极金属（9）通过接触柱与p型体区（4）以及n型源区（5）欧姆接触；所述p型体区（4）的宽度为2~5μm，所述p型体区（4）的宽度大于p型柱（3）的宽度。

技术总结
本实用新型涉及一种具有低导通电阻的超结MOSFET，在N型衬底的正面设置N型外延层，在N型外延层的正面向下开设有沟槽，在沟槽内填充P型柱，在P型柱的上端设置P型体区，在P型体区内设置N型源区，在N型外延层的正面设置屏蔽栅氧化层，在屏蔽栅氧化层的正面设置屏蔽栅多晶硅，在屏蔽栅多晶硅的正面设置绝缘介质层，在绝缘介质层的正面设置发射极金属，发射极金属通过接触柱与P型体区以及N型源区欧姆接触。本实用新型通过缩短推进时间来实现更短的P型体区的宽度，从而得到更低的沟道电阻，进而实现了更低的导通电阻，使得MOSFET性能更加优异。使得MOSFET性能更加优异。使得MOSFET性能更加优异。


技术研发人员：姜鹏 张海涛
受保护的技术使用者：无锡紫光微电子有限公司
技术研发日：2021.01.13
技术公布日：2021/11/16