静电保护单元的制作方法

1.本技术属于集成电路制造技术领域，尤其涉及一种静电保护单元。


背景技术：

2.esd(electro-static discharge)是指“静电释放”。静电是一种客观的自然现象，不均匀分布在芯片本身、人体上和机器上以及芯片能够存在的环境及周围的事物上。这些静止的电荷，随时都可能通过某种方式释放出来。静电释放的特点是高电压、低电量、小电流和作用时间短。测试集成电路(ic，也可称之为芯片)对静电释放的防护能力是非常重要。
3.芯片的esd测试有以下几种情况：信号管脚与信号管脚之间、信号管脚与电源管脚之间、信号管脚与接地管脚之间、电源管脚与电源管脚之间、电源管脚与接地管脚之间和接地管脚与接地管脚之间。
4.通常芯片管脚设置有常见的电压钳位静电释放保护单元(voltage clamp esd cell)，在当芯片管脚端出现异常电平时，检测电路才会动作，令芯片管脚的电位得以释放。但是若在工艺开发初期，例如检测电路中构成稳压电容的金属氧化物层(oxide)的漏电太大，极可能让此esd cell不停的呈现在导通状态，esd cell乃至于整个芯片，甚至是老化(burn-in)测试机台，都会因超额的大电流而烧毁。
5.esd cell的烧毁将让可靠度的验证方向产生偏差，浪费时间和资源，而且无法在预定期间分析完整的失效模式，工艺开发时程势必往后推迟几个季度的。


技术实现要素：

6.本技术的目的在于提供一种静电保护单元，旨在解决传统的静电释放保护单元在的开发初期由于稳压电容漏电会引起静电释放保护单元乃至芯片失效的问题。
7.本技术实施例提供了一种静电保护单元，包括：
8.静电释放晶体管，所述静电释放晶体管连接在芯片的电源端口和地之间；
9.静电检测电路，设置在所述电源端口和地之间，所述静电检测电路的输出端与所述静电释放晶体管的栅极连接，用于检测所述电源端口处的静电，在静电释放事件出现的状态下，所述静电检测电路侦测到所述电源端口出现的静电，所述静电检测电路的输出端的信号使所述静电释放晶体管导通，从而将所述电源端口的静电释放到地；
10.可靠测试电路，用于检测所述静电释放晶体管在预设时长内的导通次数，若所述预设时长内的导通次数超过预设次数，则控制所述静电释放晶体管保持关闭。
11.在其中一个实施例中，所述可靠测试电路被设置为通过检测所述静电释放晶体管栅极电压的电平状态，或与该栅极电压的电平状态关联的信号的电平状态，来确定所述静电释放晶体管是否导通。
12.在其中一个实施例中，所述可靠测试电路被设置为通过所述检测静电释放晶体管的电流流入端或电流流出端是否有电流流过，来确定所述静电释放晶体管是否导通。
13.在其中一个实施例中，所述静电检测电路包括第一电阻、第一电容和反相器；
14.所述第一电阻的第一端连接所述电源端口，所述第一电阻的第二端连接所述第一电容的第一端，所述第一电容的第二端接地；所述第一电阻的第二端连接所述反相器的输入端，所述反相器的输出端作为所述静电检测电路的输出端。
15.在其中一个实施例中，所述反相器包括第一pmos管和第一nmos管，所述第一pmos管的栅极和所述第一nmos管的栅极连接并作为所述反相器的输入端，所述第一pmos管的漏极和所述第一nmos管的漏极连接并作为所述反相器的输出端，所述第一pmos管的源极连接所述电源端口，所述第一nmos管的源极接地。
16.在其中一个实施例中，所述可靠测试电路包括：
17.计数模块，用于采集所述静电释放晶体管的栅极电压，并将利用能导通所述静电释放晶体管的所述电压对时钟脉冲进行计数，当所述计数超过所述预设次数时输出一计数信号；
18.控制模块，与所述计数模块连接，用于在测试模式时，接入一所述预设时长的测试信号与所述计数信号进行运算，并输出一驱动信号；
19.开关晶体管，与所述第一电阻并联或连接在所述静电释放晶体管的栅极和地之间，在接收到所述驱动信号时导通，以使得所述静电释放晶体管保持关断。
20.在其中一个实施例中，所述计数模块包括：
21.第一与非门，所述第一与非门的其中一个输入端耦接所述静电释放晶体管的栅极，用于采集所述静电释放晶体管的栅极电压，另一个输入端连接所述时钟脉冲；
22.计数器，所述计数器的输入端连接所述第一与非门的输出端，所述计数器的输出端用于输出所述计数信号。
23.在其中一个实施例中，所述计数模块还包括串联连接的两个非门，所述串联连接的两个非门的输入连接所述反相器的输出端，所述串联连接的两个非门的输出连接所述第一与非门的一个输入端；或
24.所述第一与非门的其中一个输入端时，所述计数模块还包括一个非门，所述非门输入用于接入连接所述反相器的输入端，所述非门输出连接所述第一与非门的一个输入端。
25.在其中一个实施例中，所述控制模块包括：
26.第二与非门，所述第二与非门的两个输入端其中一个与所述计数模块连接，另一个用于接入所述测试信号，所述第二与非门的输出端连接所述开关晶体管的栅极。
27.在其中一个实施例中，所述静电释放晶体管为一nmos管，所述静电释放晶体管的尺寸满足在静电释放事件出现的状态下进行静电释放的要求。
28.上述的静电保护单元通过侦测静电释放晶体管是否频繁的打开，并设定一个合理的开启次数，只要静电释放晶体管打开的次数超过预设次数，即可判定静电保护单元发生异了，应予以强制关闭，以用于应对在先进或是高压工艺开发时，器件漏电可能引发静电防护电路异常动作，以避免器件、芯片及测试机严重损坏。
附图说明
29.图1为本技术实施例提供的静电保护单元的结构示意图；
30.图2为图1所示的静电保护单元的实施例一的示例电路原理图；
31.图3为图1所示的静电保护单元的实施例二的示例电路原理图；
32.图4为图1所示的静电保护单元的测试信号波形图。
具体实施方式
33.为了使本技术所要解决的技术问题、技术方案及有益效果更加清楚明白，以下结合附图及实施例，对本技术进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本技术，并不用于限定本技术。
34.需要说明的是，当元件被称为“固定于”或“设置于”另一个元件，它可以直接在另一个元件上或者间接在该另一个元件上。当一个元件被称为是“连接于”另一个元件，它可以是直接连接到另一个元件或间接连接至该另一个元件上。
35.需要理解的是，术语“长度”、“宽度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本技术和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本技术的限制。
36.此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本技术的描述中，“多个”的含义是两个或两个以上，“若干个”的含义是一个或多个，除非另有明确具体的限定。
37.图1示出了本技术实施例提供的静电保护单元的结构示意图，为了便于说明，仅示出了与本实施例相关的部分，详述如下：
38.静电保护单元包括静电释放晶体管m1、静电检测电路100和可靠测试电路200。
39.静电释放晶体管m1连接在芯片的电源端口10和地20之间，该电源端口10可以是芯片的电源管脚。静电检测电路100设置在电源端口10和地20之间，静电检测电路100的输出端与静电释放晶体管m1的栅极连接，用于检测电源端口10处的静电，在静电释放事件出现的状态下，静电检测电路100侦测到电源端口10出现的静电时，静电检测电路100的输出端的信号(即栅极电压vg)使静电释放晶体管m1导通，从而将电源端口10的静电释放到地20，以实现静电防护的基本功能。
40.但由于芯片在工艺开发初期，例如检测电路中构成电容的金属氧化物层的漏电太大，让静电检测电路100的输出端的信号使静电释放晶体管m1不停的呈现在导通状态，此时芯片和设备可能会出现异常和销毁，因此设置可靠测试电路200，该可靠测试电路200被实现为检测静电释放晶体管m1在预设时长内的导通次数，若预设时长内的导通次数超过预设次数，则控制静电释放晶体管m1保持关闭，从而关闭整个静电保护单元，以避免漏电可能引发静电防护电路异常动作，导致器件、芯片及测试机严重损坏。
41.在一些实施例中，检测静电释放晶体管m1是否在导通状态，可以通过检测其栅极电压或与该栅极电压的电平状态关联的其他信号状态，来确定静电释放晶体管m1是否在导通状态。
42.比如，静电释放晶体管m1为一个尺寸满足在静电释放事件出现的状态下进行静电释放的要求的nmos管，那么如果检测到栅极电压为能导通该nmos管高电平时，则可以确定该nmos管是被导通。即是说，可靠测试电路200可以与静电释放晶体管m1的栅极直接连接或
间接连接。如此，本实施例中可靠测试电路200除了可以与静电释放晶体管m1的栅极直接连接之外，也可以通过静电检测电路100连接到静电释放晶体管m1的栅极。
43.在另外一些实施方式中，还可以通过检测静电释放晶体管m1的电流流入端或电流流出端(比如nmos管的源极或漏极)是否有电流流过，来确定静电释放晶体管m1是否在导通状态。
44.请参阅图2和图3，在其中一个实施例中，静电检测电路100包括第一电阻r、第一电容c和反相器110。
45.第一电阻r的第一端连接电源端口10，第一电阻r的第二端连接第一电容c的第一端，第一电容c的第二端接地20；第一电阻r的第二端连接反相器110的输入端，反相器110的输出端作为静电检测电路100的输出端。其中，第一电容c即上述在工艺开发初期容易出现漏电的器件。反相器110的数量可以为一个或多个，主要用于提高静电检测电路100的输出端的信号的驱动能力。更具体地，如果静电释放晶体管m1为nmos管，那么反相器110的数量则为奇数个；如果静电释放晶体管m1为pmos管，那么反相器110的数量则为偶数个。
46.一般地，每个反相器110包括第一pmos管mp和第一nmos管mn，第一pmos管mp的栅极和第一nmos管mn的栅极连接并作为反相器110的输入端，第一pmos管mp的漏极和第一nmos管mn的漏极连接并作为反相器110的输出端，第一pmos管mp的源极连接电源端口10，第一nmos管mn的源极接地20。
47.在正常状况下电源端口10的电压vdd维持稳定，第一电容c的电压vx＝vdd，第一pmos管mp关断但第一nmos管mn导通，因此静电检测电路100的输出端的信号电压(即栅极电压)vg＝vss(地端电压)，此时静电释放晶体管m1关断。
48.当电源端口10的电压vdd出现电压突波(比如静电)时，由于第一电容c有稳压的作用使其电压vx维持不变，因此第一pmos管mp的栅源电压vgs大过其临限导通电压时，第一pmos管mp导通而静电释放晶体管m1的栅极电压vg被拉高，此时静电释放晶体管m1导通，因而将电源端口10的电压vdd上异常高压的通过放电下拉，以避免电路中的器件损坏。
49.如果形成第一电容c的半导体器件的闸极氧化层有高漏电流，第一电容c的电压vx即使在电源端口10的电压vdd没有异常高压时，也会低于电源端口10的电压vdd，因而导致静电释放晶体管m1意外被激发而导通，如果形成的大电流持续流通将让芯片烧毁，或因电致迁移而导致电源端口10上的信号线断路。此种情形下，本技术将设置一个可靠测试电路200来防止这种让芯片、设备出现烧毁的情况。
50.请参阅图2～图4，在其中一个实施例中，可靠测试电路200包括计数模块210、控制模块220和开关晶体管m2。
51.计数模块210用于采集静电释放晶体管m1的栅极电压vg，计数模块210与静电释放晶体管m1的栅极直接(请参阅图2)连接或间接连接(请参阅图3)，并利用能导通静电释放晶体管m1的电压对时钟脉冲clk进行计数，以得到导通次数，当导通次数超过预设次数时输出一有效的计数信号esd_pt；控制模块220与计数模块210连接，用于在测试模式，比如老化测试(burn-in mode)时，接入预设时长的测试信号bi与计数信号esd_pt进行运算，并输出一有效的驱动信号esd_dis；开关晶体管m2与第一电阻r并联(请参阅图2)或连接在静电释放晶体管m1的栅极和地20之间(请参阅图3)，在接收到驱动信号esd_dis时导通，以使得静电释放晶体管m1保持关断。
52.对于可靠测试电路200的工作过程，从另一个角度可以理解为，在老化测试的预设时长内测试信号bi为有效信号，如果在该预设时长内能导通静电释放晶体管m1的栅极电压vg的对时钟脉冲clk数计数超过预设次数，则计数信号esd_pt也为有效信号，此时可视静电保护单元为功能异常，则控制模块220基于有效的测试信号bi和有效信号的计数信号esd_pt输出一个有效的驱动信号esd_dis，以驱动开关晶体管m2将静电释放晶体管m1(nmos管)的栅极电压vg拉低，使其常闭，以避免形成持续的大电流流通让芯片烧毁。
53.其中，开关晶体管m2与第一电阻r并联(请参阅图2)，即控制静电释放晶体管m1的栅极电压vg的关联信号电压，间接控制栅极电压vg。而开关晶体管m2连接在静电释放晶体管m1的栅极和地20之间(请参阅图3)，即是直接控制静电释放晶体管m1的栅极电压vg。开关晶体管m2例如可以是nmos管。
54.在其中一个实施例中，计数模块210包括：第一与非门211和计数器212，第一与非门211的其中一个输入端耦接(表示直接或间接地连接)静电释放晶体管m1的栅极，用于采集静电释放晶体管m1的栅极电压vg，另一个输入端连接时钟脉冲clk，如此，可以利用能导通静电释放晶体管m1的栅极电压vg对时钟脉冲clk进行计数，比如栅极电压vg为高电平，则第一与非门211输出一个高电平。计数器212的输入端连接第一与非门211的输出端，计数器212的输出端用于输出计数信号esd_pt，该计数器212可自定义上述的预设次数，比如20次、30次、50次等，当接收到的高电平信号的次数达到预设次数时，将输出一个有效的计数信号esd_pt，比如高电平。
55.请参阅图2，在其中一个实施例中，计数模块210还包括串联连接的两个非门213，串联连接的两个非门213的输入连接反相器110的输出端，用于采集静电释放晶体管m1的栅极电压vg，串联连接的两个非门213的输出连接第一与非门211的一个输入端；本例中，两个非门213的作用主要在于对接入的信号进行整形，以便于第一非门213能够识别。请参阅图3，在一个可替代的实施例中，计数模块210还包括一个非门213，该非门213输入连接反相器110的输入端，用于(间接)采集静电释放晶体管m1的栅极电压vg，非门213输出连接第一与非门211的一个输入端；本例中，非门213的作用主要在于信号状态的反转，且整形，以便于第一非门213能够识别。
56.在其中一个实施例中，控制模块220包括第二与非门，第二与非门的两个输入端其中一个与计数模块210连接，接入计数信号esd_pt，另一个用于接入测试信号bi，第二与非门的输出端连接开关晶体管m2的栅极，仅在所接入的计数信号esd_pt、测试信号bi都有效信号(高电平)时，第二与非门则输出驱动信号esd_dis控制开关晶体管m2开启，以将静电释放晶体管m1的关断。
57.请参阅图4，由此可见，在芯片的开发初期：
58.正常模式下(phase-1阶段)，静电保护单元在静电释放事件出现的状态下启动后，其可靠测试电路200带来的保护功能并不会被触发。
59.在老化测试模式下(phase-2阶段)，静电保护单元在静电释放事件出现的状态下启动后，静电释放晶体管m1连续导通的时间未达上限，其可靠测试电路200带来的保护功能也不会被触发。
60.而在老化测试模式下(phase-3阶段)，静电保护单元在静电释放事件出现的状态下启动后，静电释放晶体管m1连续导通的时间未达上限，其可靠测试电路200带来的保护功
能也不会被触发。静电保护单元将静电释放晶体管m1被强行关闭而关闭，以避免器件、芯片及测试机严重损坏。
61.本技术实施例的第二方面提供了一种静电保护单元的测试方法，静电保护单元包括静电释放晶体管m1和静电检测电路100，静电释放晶体管m1连接在芯片的电源端口10和地20之间；静电检测电路100设置在电源端口10和地20之间，静电检测电路100的输出端与静电释放晶体管m1的栅极连接，用于检测电源端口10处的静电，在静电释放事件出现的状态下，静电检测电路100侦测到电源端口10出现的静电，静电检测电路100的输出端的信号使静电释放晶体管m1导通，从而将电源端口10的静电释放到地20；测试方法包括：
62.检测静电释放晶体管m1在预设时长内的导通次数；
63.若预设时长内的导通次数超过预设次数，则控制静电释放晶体管m1保持关闭。
64.在其中一个实施例中，检测静电释放晶体管m1在预设时长内的导通次数包括：
65.采集静电释放晶体管m1的栅极电压vg；
66.利用能导通静电释放晶体管m1的电压对时钟脉冲clk进行计数。
67.在其中一个实施例中，若预设时长内的导通次数超过预设次数，则控制静电释放晶体管m1保持关闭包括：
68.当计数超过预设次数时输出一计数信号esd_pt；
69.在测试模式时，在预设时长内接入一测试信号bi与计数信号esd_pt进行运算，并输出一驱动信号esd_dis；
70.基于驱动信号esd_dis的控制，使得静电释放晶体管m1保持关断。
71.静电保护单元的测试方法的具体实施方式可以参照本技术第一方面提供的静电保护单元的具体实施方式，这里不再赘述。
72.上述的静电保护单元的测试方法通过侦测静电释放晶体管m1是否频繁的打开，并设定一个合理的开启次数，只要静电释放晶体管m1打开的次数超过预设次数，即可判定静电保护单元发生异了，应予以强制关闭，以用于应对在先进或是高压工艺开发时，器件漏电可能引发静电防护电路异常动作，以避免器件、芯片及测试机严重损坏。
73.以上所述实施例仅用以说明本技术的技术方案，而非对其限制；尽管参照前述实施例对本技术进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本技术各实施例技术方案的精神和范围，均应包含在本技术的保护范围之内。