一种阵列基板以及显示面板的制作方法

1.本实用新型实施例涉及显示技术领域，尤其涉及一种阵列基板以及显示面板。


背景技术：

2.主动矩阵有机发光二极体面板(active matrix organic light emitting diode，amoled)由于其具有宽视角、宽色域、响应时间短、轻薄、柔性等优势，而备受消费者喜爱。目前用于驱动amoled的薄膜晶体管基板主流为低温多晶硅(low temperature poly
‑
silicon，ltps)技术制备。
3.多晶硅薄膜由于晶粒和晶界的存在，膜层的表面为凹凸起伏的表面，这是ltps技术无法避免的。现有技术中通常是将多晶硅层作为薄膜晶体管中的有源层，并且去除位于其他区域的多晶硅层，以此来避免多晶硅层凹凸起伏的表面对阵列基板和显示面板造成的不良影响，但是去除位于其他区域的多晶硅层的过程使得阵列基板以及显示面板的制备工艺过于复杂。


技术实现要素：

4.本实用新型实施例提供一种阵列基板以及显示面板，以简化阵列基板以及显示面板的制备工艺。
5.第一方面，本实用新型实施例提供了一种阵列基板，包括：
6.衬底基板，所述衬底基板包括显示区和非显示区；
7.缓冲层，所述缓冲层位于所述衬底基板的表面，且覆盖所述显示区和所述非显示区；
8.多晶硅层，所述多晶硅层位于所述缓冲层远离所述衬底基板一侧的表面，且位于所述显示区和所述非显示区，所述多晶硅层远离所述缓冲层的表面为凹凸起伏的表面；
9.薄膜晶体管，所述薄膜晶体管包括多晶硅有源层，所述多晶硅有源层与所述多晶硅层位于同一层。
10.可选地，所述薄膜晶体管包括所述多晶硅有源层、第一绝缘层、栅极、层间绝缘层、源极和漏极，所述多晶硅有源层位于所述衬底基板和所述第一绝缘层之间，所述栅极位于所述第一绝缘层远离所述多晶硅有源层的一侧，所述层间绝缘层覆盖所述栅极，所述源极和所述漏极位于所述层间绝缘层远离所述多晶硅有源层一侧的表面，所述源极和所述漏极分别通过过孔与所述多晶硅有源层连接；
11.所述第一绝缘层的表面结构与所述凹凸起伏的表面相匹配。
12.可选地，还包括金属走线层，所述金属走线层位于所述第一绝缘层远离所述多晶硅层远离所述缓冲层的一侧。
13.可选地，还包括电容结构，所述电容结构包括第一电极层、介质层和第二电极层；
14.所述第一电极层位于所述第一绝缘层远离所述多晶硅层远离所述缓冲层的一侧；
15.所述介质层位于所述第一电极层远离所述第一绝缘层一侧的表面；
16.所述第二电极层位于所述介质层远离所述第一电极层一侧的表面。
17.可选地，还包括薄膜封装层；
18.所述薄膜封装层覆盖所述多晶硅层远离所述缓冲层一侧的表面，且覆盖所述薄膜晶体管。
19.可选地，所述多晶硅层包括凸起的晶界和晶粒，所述晶界和所述晶粒构成所述凹凸起伏的表面。
20.可选地，所述多晶硅层的厚度的最小值大于或等于20nm，且所述多晶硅层的厚度的最大值小于或等于150nm。
21.可选地，所述晶粒的尺寸大于或等于200nm。
22.可选地，所述晶粒的尺寸小于或等于500nm。
23.第二方面，本实用新型实施例还提供了一种显示面板，包括第一方面任意所述的阵列基板。
24.本实用新型实施例提供的技术方案，通过保留具备凹凸起伏表面的多晶硅层，省略了现有技术中除多晶硅有源层以外其他区域的部分多晶硅层去除步骤，以简化阵列基板以及显示面板的制备工艺。此外，本技术在制备多晶硅层的同时，制备了薄膜晶体管的多晶硅有源层，进一步精简了阵列基板以及显示面板的制备工艺流程，降低了阵列基板以及显示面板的制备成本。且本实施例通过保留具备凹凸起伏表面的多晶硅层，增加了多晶硅层远离衬底基板侧表面的各显示功能域层之间的附着面积，增大了各显示功能域层之间的固着力，削弱了外界应力对阵列基板影像显示的负面影响。
附图说明
25.图1是本实用新型实施例提供的一种阵列基板的剖面结构示意图；
26.图2是本实用新型实施例提供的另一种阵列基板的剖面结构示意图；
27.图3是本实用新型实施例提供的又一种阵列基板的剖面结构示意图；
28.图4是本实用新型实施例提供的又一种阵列基板的剖面结构示意图；
29.图5是本实用新型实施例提供的又一种阵列基板的剖面结构示意图；
30.图6是本实用新型实施例提供的一种阵列基板的多晶硅层的结构示意图；
31.图7为本实用新型实施例提供的一种包含4个晶粒的多晶硅层的俯视图。
具体实施方式
32.下面结合附图和实施例对本实用新型作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本实用新型，而非对本实用新型的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本实用新型相关的部分而非全部结构。
33.图1是本实用新型实施例提供的一种阵列基板的剖面结构示意图。参见图1，阵列基板包括衬底基板11、缓冲层12、多晶硅层13和薄膜晶体管14。衬底基板11包括显示区和非显示区。缓冲层12位于衬底基板11的表面，且覆盖显示区和非显示区。多晶硅层13位于缓冲层12远离衬底基板11一侧的表面，且位于显示区和非显示区，多晶硅层13远离缓冲层12的表面13a为凹凸起伏的表面。薄膜晶体管14包括多晶硅有源层141，多晶硅有源层141与多晶硅层13位于同一层。
34.需要说明的是，薄膜晶体管14可以位于显示区，也可以位于非显示区，多晶硅有源层141与多晶硅层13位于同一层，且材料相同，多晶硅有源层141与多晶硅层13绝缘设置。
35.其中，缓冲层12可以是无机材料，例如可以是氧化硅和氮化硅，或者可以是氧化硅和氮化硅的叠层。可以理解的是，缓冲层12的材料包括但不限于以上示例。此外，有关缓冲层12的厚度的选取，可以根据产品的需要自行调整缓冲层12的具体厚度，本实用新型实施例对此不进行限制。
36.可知地，具备凹凸起伏表面13a的多晶硅层13可以位于衬底基板11显示区和非显示区中的任一区域，多晶硅层13的具体制备位置可以根据实际情况进行适应性改变，本实用新型实施例对此不进行限制。
37.示例性地，在阵列基板的制备过程中，当具备凹凸起伏表面13a的多晶硅层13位于衬底基板11的显示区时，制备于多晶硅层13上层的多个显示功能域层会相应产生凹凸起伏的表面，例如薄膜晶体管14的多晶硅有源层141或者构成电容结构的膜层等。基于此，相较于现有技术去除多晶硅层的工艺流程，本实施例通过保留具备凹凸起伏表面的多晶硅层13，不仅增加了各显示功能域层之间的附着面积，增大了各显示功能域层之间的固着力，削弱了外界应力对阵列基板影像显示的负面影响，还节省了除多晶硅有源层141以外其他区域的部分多晶硅层去除步骤，达到了精简工艺流程，降低制备成本的效果。
38.同样地，在阵列基板的制备过程中，当具备凹凸起伏表面的多晶硅层13位于衬底基板11的非显示区时，制备于多晶硅层13上层的多个非显示功能域层也会相应产生凹凸起伏的表面，例如金属走线层等。基于此，通过保留具备凹凸起伏表面的多晶硅层13，本实施例能够增加非显示功能域层之间的接触面积，增大非显示功能域层之间的附着力，增强非显示区的稳定性，降低阵列基板在冲击试验过程中破片的可能性。
39.此外，由于薄膜晶体管14的多晶硅有源层141与多晶硅层13位于同一层，因而本实施例可以在制备多晶硅层13的同时，制备薄膜晶体管14的多晶硅有源层141。基于此，本实施例不仅精简了阵列基板制备薄膜晶体管有源层141的工艺流程，还降低了阵列基板的制备成本。
40.本实用新型实施例提供的技术方案，通过保留具备凹凸起伏表面13a的多晶硅层13，省略了现有技术中除多晶硅有源层141以外其他区域的部分多晶硅层13的去除步骤，以简化阵列基板以及显示面板的制备工艺。此外，本技术在制备多晶硅层13的同时，制备了薄膜晶体管14的多晶硅有源层141，进一步精简了阵列基板以及显示面板的制备工艺流程，降低了阵列基板以及显示面板的制备成本。且本实施例通过保留具备凹凸起伏表面13a的多晶硅层13，增加了多晶硅层13远离衬底基板11侧表面的各显示功能域层之间的附着面积，增大了各显示功能域层之间的固着力，削弱了外界应力对阵列基板影像显示的负面影响。
41.继续参见图1，可选地，薄膜晶体管14包括多晶硅有源层141、第一绝缘层142、栅极143、层间绝缘层144、源极145和漏极146，多晶硅有源层141位于衬底基板11和第一绝缘层142之间，栅极143位于第一绝缘层142远离多晶硅有源层141的一侧，层间绝缘层144覆盖栅极143，源极145和漏极146位于层间绝缘层144远离多晶硅有源层141一侧的表面，源极145和漏极146分别通过过孔与多晶硅有源层141连接。第一绝缘层142的表面结构与凹凸起伏的表面13a相匹配。
42.其中，薄膜晶体管14可以是nmos晶体管或pmos晶体管，本实用新型实施例对于薄
膜晶体管14的沟道类型不进行限制。如图2所示，本实施例中示例性地设置薄膜晶体管14采用顶栅结构。
43.可知地，制备用于连接多晶硅有源层141和源极145的过孔，以及用于连接多晶硅有源层141和漏极146的过孔的具体工艺过程可以是刻蚀，本实用新型实施例对此不进行限制。
44.可知地，由于第一绝缘层142的表面结构与凹凸起伏的表面相匹配，因而第一绝缘层142具备凹凸起伏的表面。基于此，薄膜晶体管14的栅极143、层间绝缘层144、源极145和漏极146均具备凹凸起伏的表面。可以理解的是，当薄膜晶体管14的栅极143、源极145和漏极146具备凹凸起伏表面时，栅极143、源极145和漏极146在x方向和y方向所在平面内的横截面积得以增大。适应性地，栅极143、源极145和漏极146的阻抗得以减小。因此，在相同的驱动电压下，本实施例提供的薄膜晶体管14能够获得更大的导通电流，驱动性能更佳。
45.适应性地，本实施例能够增大第一绝缘层142和层间绝缘层144在x方向和y方向所在平面内的横截面积，进而提升了第一绝缘层142和层间绝缘层144的绝缘性能。同时，本实施例还增加了多晶硅有源层141、第一绝缘层142、栅极143、层间绝缘层144、源极145和漏极146中相邻两层之间的接触面积，进而增强了薄膜晶体管14任意相邻两层之间的附着强度。
46.图2是本实用新型实施例提供的另一种阵列基板的剖面结构示意图。在上述技术方案的基础上，参见图2，可选地，还包括金属走线层15，金属走线层15位于第一绝缘层142远离多晶硅层13远离缓冲层12的一侧。
47.示例性的，参见图2，金属走线层15位于第一绝缘层142远离多晶硅层13远离缓冲层12一侧的表面。其中，本实施例在阵列基板的金属走线区域保留有多晶硅层13，在阵列基板的制备过程中，金属走线层15会沉积出与多晶硅层13及第一绝缘层142相同的凹凸起伏结构，实现金属走线层15的图形化。可以理解的是，当金属走线层15具备凹凸起伏表面时，金属走线层15在x方向和y方向所在平面内的横截面积得以增大。适应性地，金属走线层15的线路阻抗得以减小。
48.基于此，通过增大金属走线层15在x方向和y方向所在平面内的横截面积，在阵列基板的阻抗需求保持不变的情况下，本实施例能够适应性较小走线宽度，进而实现优良的像素密度(pixels per inch，ppi)设计。
49.可知地，由于金属走线层15位于第一绝缘层142远离多晶硅层13远离缓冲层12一侧的表面，因而薄膜晶体管14的栅极143与金属走线层15位于同一层，本实施例可以在制备栅极143的同时，制备金属走线层15。基于此，本实施例不仅精简了阵列基板制备金属走线层15的工艺流程，还降低了阵列基板的制备成本。
50.可知地，由于本实施例提供的金属走线层15结构增大了其在x方向和y方向所在平面内的横截面积，因而金属走线层15与第一绝缘层142之间的接触面积得以增大，进而加强了金属走线层15与第一绝缘层142之间的附着强度。
51.继续参见图2，可选地，还包括电容结构16，电容结构16包括第一电极层161、介质层162和第二电极层163。第一电极层161位于第一绝缘层142远离多晶硅层13远离缓冲层12的一侧。介质层162位于第一电极层161远离第一绝缘层142一侧的表面。第二电极层163位于介质层162远离第一电极层161一侧的表面。
52.其中，本实施例在阵列基板的电容区域保留有多晶硅层13，在阵列基板的制备过
程中，第一电极层161、介质层162和第二电极层163会沉积出与多晶硅层13及第一绝缘层142相同的凹凸起伏结构，实现电容结构16的图形化。可以理解的是，当第一电极层161、介质层162和第二电极层163具备凹凸起伏的表面时，第一电极层161、介质层162和第二电极层163在x方向和y方向所在平面内的横截面积得以增大。适应性地，电容结构16的有效面积得以增大，进而提高了电容结构16的电容容量。
53.需要说明的是，经实验测试，400μm*400μm面积大小的平行板电容，在增加本实施例提供的多晶硅层13作衬底后，平行板电容的电容值增大了3％～5％。
54.可知地，由于第一电极层161位于第一绝缘层142远离多晶硅层13远离缓冲层12的一侧，介质层162位于第一电极层161远离第一绝缘层142一侧的表面，且第二电极层163位于介质层162远离第一电极层161一侧的表面，因而薄膜晶体管14的栅极143、金属走线层15与第一电极层161位于同一层，薄膜晶体管14的层间绝缘层144与介质层162位于同一层，薄膜晶体管14的源极145和漏极146与第二电极层163位于同一层。
55.可以理解的是，本实施例可以在制备栅极143和金属走线层15的同时，制备第一电极层161；还可以在制备层间绝缘层144的同时，制备介质层162；或者可以在制备源极145和漏极146的同时，制备第二电极层163。基于此，本实施例不仅精简了阵列基板制备上述电容结构16的工艺流程，还降低了阵列基板的制备成本。
56.可知地，由于本实施例提供的电容结构16增大了其在x方向和y方向所在平面内的横截面积，因而第一电极层161与第一绝缘层142之间的接触面积得以增大，进而加强了第一电极层161与第一绝缘层142之间的附着强度。基于同样的原理，本实施例还加强了介质层162与第一电极层161之间以及第二电极层163与介质层162之间的附着强度，在此不再赘述。
57.图3是本实用新型实施例提供的又一种阵列基板的剖面结构示意图。参见图3，可选地，金属走线层15还可以位于层间绝缘层144远离多晶硅层13远离缓冲层12一侧的表面。
58.其中，本实施例在阵列基板的金属走线区域保留有多晶硅层13，在阵列基板的制备过程中，金属走线层15会沉积出与多晶硅层13及层间绝缘层144相同的凹凸起伏结构，实现金属走线层15的图形化。可以理解的是，当金属走线层15具备凹凸起伏表面时，金属走线层15在x方向和y方向所在平面内的横截面积得以增大。适应性地，金属走线层15的线路阻抗得以减小。
59.可知地，由于金属走线层15位于层间绝缘层144远离多晶硅层13远离缓冲层12一侧的表面，因而薄膜晶体管14的源极145、漏极146和金属走线层15位于同一层，本实施例可以在制备源极145和漏极146的同时，制备金属走线层15。基于此，本实施例不仅精简了阵列基板制备金属走线层15的工艺流程，还降低了阵列基板的制备成本。
60.可知地，由于本实施例提供的金属走线层15结构增大了其在x方向和y方向所在平面内的横截面积，因而金属走线层15与层间绝缘层144之间的接触面积得以增大，进而加强了金属走线层15与层间绝缘层144之间的附着强度。
61.继续参见图3，可知地，由于第一电极层161位于第一绝缘层142远离多晶硅层13远离缓冲层12一侧的表面，介质层162位于第一电极层161远离第一绝缘层142一侧的表面，且第二电极层163位于介质层162远离第一电极层161一侧的表面，因而薄膜晶体管14的栅极143与第一电极层161位于同一层，薄膜晶体管14的层间绝缘层144与介质层162位于同一
层，薄膜晶体管14的源极145和漏极146、金属走线层15与第二电极层163位于同一层。
62.可以理解的是，本实施例可以在制备栅极143的同时，制备第一电极层161；还可以在制备层间绝缘层144的同时，制备介质层162；或者可以在制备源极145、漏极146和金属走线层15的同时，制备第二电极层163。基于此，本实施例不仅精简了阵列基板制备上述电容结构16的工艺流程，还降低了阵列基板的制备成本。
63.图4是本实用新型实施例提供的又一种阵列基板的剖面结构示意图。在上述技术方案的基础上，参见图4，可选地，还包括薄膜封装层17。薄膜封装层17覆盖多晶硅层13远离缓冲层12一侧的表面，且覆盖薄膜晶体管14。
64.其中，本实施例在阵列基板的封装区域保留有多晶硅层13，在阵列基板的制备过程中，薄膜封装层17会沉积出与多晶硅层13及薄膜晶体管14各层相同的凹凸起伏结构，实现封装基底的图形化。可以理解的是，当薄膜封装层17具备凹凸起伏的基底表面时，薄膜封装层17与薄膜晶体管14之间的接触面积得以增大，进而提高了薄膜封装层17与薄膜晶体管14之间的附着强度，有利于实现优良的薄膜封装效果，保证封装的机械强度。
65.需要说明的是，在阵列基板的其他封装区域，薄膜封装层17可以覆盖金属走线层15(参见图5)和/或电容结构16，当薄膜封装层17具备凹凸起伏的基底表面时，薄膜封装层17与金属走线层15和/或电容结构16之间的接触面积得以增大，进而提高了薄膜封装层17与金属走线层15和/或电容结构16之间的附着强度，有利于实现优良的封装效果，并保证封装的机械强度。
66.可选地，还可以在电容结构16与薄膜封装层17以及薄膜晶体管14与薄膜封装层17设置钝化层和平坦化层的叠层，便于在平坦化层远离薄膜晶体管14以及电容结构16的表面形成发光器件层。需要说明的是，本实用新型实施例中并未示出钝化层和平坦化层以及发光器件层。
67.图6是本实用新型实施例提供的一种阵列基板的多晶硅层的结构示意图。图7为本实用新型实施例提供的一种包含4个晶粒的多晶硅层的俯视图。在上述技术方案的基础上，参见图6和图7，可选地，多晶硅层13包括凸起的晶界131和晶粒132，晶界131和晶粒132构成凹凸起伏的表面13a。
68.需要说明的是，图7仅仅示出了4个晶粒132，且每个晶粒132的俯视图形为正方形。本实用新型实施例对于多晶硅层13包括晶粒132的个数不作限定，对于晶粒132的俯视图形不作限定，对于晶界131的形状不作限定。
69.具体的，多晶硅层13包括凸起的晶界131和晶粒132，晶界131和晶粒132构成凹凸起伏的表面13a，本实用新型实施例提供的技术方案，通过保留具备凹凸起伏表面13a的多晶硅层13，省略了现有技术中除多晶硅有源层以外其他区域的部分多晶硅层去除步骤，以简化阵列基板以及显示面板的制备工艺。此外，本技术在制备多晶硅层13的同时，制备了薄膜晶体管的多晶硅有源层141，进一步精简了阵列基板以及显示面板的制备工艺流程，降低了阵列基板以及显示面板的制备成本。且本实施例通过保留具备凹凸起伏表面13a的多晶硅层13，增加了多晶硅层13远离衬底基板11侧表面的各显示功能域层之间的附着面积，增大了各显示功能域层之间的固着力，削弱了外界应力对阵列基板影像显示的负面影响。
70.可选地，多晶硅层13的厚度h1的最小值大于或等于20nm，且多晶硅层13的厚度h1的最大值小于或等于150nm。
71.具体的，多晶硅层13的厚度h1在大于或等于20nm，且小于或等于150nm的范围内，构成了一个凹凸起伏的表面13a。当多晶硅层13的厚度h1的最小值小于20nm，最大值大于150nm的范围内，使得多晶硅层13厚度h1最小值太小，最大值太大，导致在多晶硅层13远离衬底基板11侧的膜层内存在较大的内应力，使得阵列基板以及显示面板的良率不高。
72.可选地，参见图7，晶粒132的尺寸d1大于或等于200nm。
73.具体的，晶粒132的尺寸d1太小，以至于小于200nm时，导致多晶硅层13的形成难度太大。
74.可选地，参见图7，晶粒132的尺寸d1小于或等于500nm。
75.具体的，晶粒132的尺寸d1太大，以至于大于500nm，导致多晶硅层13的晶粒数目过少，凹凸起伏的表面13a的晶界131较少，进而导致凹凸起伏的表面13a的凹凸起伏程度不够。当晶粒132的尺寸d1小于或等于500nm，晶粒132和晶界131可以形成起伏程度适中的凹凸起伏的表面13a。
76.当晶粒132的尺寸d1大于或等于200nm，小于或等于500nm时，一方面降低了多晶硅层13的形成难度，另一方面，晶粒132和晶界131可以形成起伏程度适中的凹凸起伏的表面13a。
77.其中，需要说明的是，多晶硅层13的厚度h1指的是多晶硅层13在平行于y方向上的尺寸。
78.本实用新型实施例还提供了一种显示面板，包括上述任意实施例提供的阵列基板。
79.本实用新型实施例提供的显示面板可以应用于手机、电脑以及智能可穿戴设备等具有显示功能的显示设备中，本实用新型实施例对此不进行限制。
80.本实用新型实施例提供的显示面板包括了本实用新型实施例提供的阵列基板，具有相同的功能和效果，此处不再赘述。
81.注意，上述仅为本实用新型的较佳实施例及所运用技术原理。本领域技术人员会理解，本实用新型不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整和替代而不会脱离本实用新型的保护范围。因此，虽然通过以上实施例对本实用新型进行了较为详细的说明，但是本实用新型不仅仅限于以上实施例，在不脱离本实用新型构思的情况下，还可以包括更多其他等效实施例，而本实用新型的范围由所附的权利要求范围决定。