包括封装的触点对触点耦接的器件的制作方法

包括封装的触点对触点耦接的器件
1.在35u.s.c.
§
119下的优先权要求
2.本专利申请要求于2020年3月9日提交的题为“device comprising contact to cupling of packages”的非临时申请no.16/812,882的优先权，该非临时申请已经转让给本技术的受让人，并且通过引用明确并入本文。
技术领域
3.各种特征涉及封装和集成器件，但更具体地涉及通过触点对触点耦接进行的封装对封装耦接。


背景技术：

4.图1示出了包括第一封装101和第二封装103的器件100。第一封装101通过多个焊料互连件160耦接到第二封装103。第一封装101包括衬底102和管芯104。管芯104通过多个焊料互连件140耦接到衬底102的第一表面，焊料互连件140可以包括凸块和柱。衬底102包括多个介电层120和多个互连件122。衬底102包括第一阻焊层124、第二阻焊层126和多个焊料互连件130。第二封装103包括衬底105、管芯106和电容器180。衬底105包括多个介电层150和多个互连件152。管芯106和电容器180耦接到衬底105。电容器180在第二封装103中的位置和定位可以限制器件100的性能，这是因为电容器180与管芯104之间的电流必须经过一定距离。需要不断改善封装和器件的性能。


技术实现要素：

5.各种特征涉及封装和集成器件，但更具体地涉及通过触点对触点耦接进行的封装对封装耦接。
6.一个示例提供了一种器件，该器件包括第一封装和通过触点对触点耦接而耦接到第一封装的第二封装。第一封装包括具有正面和背面的第一集成器件、包封第一集成器件的第一包封层、穿过第一包封层的多个通孔、包括第一多个再分布互连件的第一再分布部分、以及耦接到第一集成器件的第一多个触点，其中第一再分布部分耦接到第一包封层。第二封装包括无源器件、包封无源器件的第二包封层、包括第二多个再分布互连件的第二再分布部分、以及耦接到无源器件的第二多个触点，其中第二再分布部分耦接到无源器件和第二包封层，其中第二多个触点耦接到来自第一封装的第一多个触点。
7.另一示例提供了一种装置，该装置包括第一封装和通过触点对触点耦接而耦接到第一封装的第二封装。第一封装包括具有正面和背面的第一集成器件、包封第一集成器件的第一包封部件、穿过第一包封部件的多个通孔、包括第一多个互连件的第一再分布部分、以及耦接到第一集成器件的第一多个触点，其中第一再分布部分耦接到第一包封部件。第二封装包括无源器件、包封无源器件的第二包封部件、包括第二多个互连件的第二再分布部分、以及耦接到无源器件的第二多个触点，其中第二再分布部分耦接到无源器件和第二包封部件，其中第二多个触点耦接到来自第一封装的第一多个触点。
8.另一示例提供了一种用于制造器件的方法。该方法提供第一封装，第一封装包括具有正面和背面的第一集成器件、封装第一集成器件的第一包封层、穿过第一包封层的多个通孔、包括第一多个互连件的第一再分布部分、以及耦接到第一集成器件的第一多个触点，其中第一再分布部分耦接到第一包封层。该方法提供第二封装，第二封装包括无源器件、包封无源器件的第二包封层、包括第二多个互连件的第二再分布部分、以及耦接到无源器件的第二多个触点，其中第二再分布部分耦接到无源器件和第二包封层，其中第二多个触点耦接到来自第一封装的第一多个触点。该方法通过触点对触点耦接将第一封装耦接到第二封装。
附图说明
9.当结合附图进行以下阐述的详细描述时，各种特征、性质和优点将变得很清楚，其中相同的附图标记自始至终对应地表示。
10.图1示出了耦接到另一封装的封装。
11.图2示出了包括通过触点对触点耦接而耦接的封装的示例性器件的轮廓图。
12.图3示出了包括通过触点对触点耦接而耦接的封装的示例性器件的轮廓图。
13.图4示出了包括通过触点对触点耦接而耦接的封装的示例性器件的轮廓图。
14.图5示出了包括通过触点对触点耦接而耦接的封装的示例性器件的轮廓图。
15.图6示出了示例性晶片的视图，该晶片包括具有用于触点对触点耦接的触点的封装。
16.图7示出了示例性晶片的视图，该晶片包括具有用于触点对触点耦接的触点的另一封装。
17.图8(包括图8a-图8e)示出了用于制造具有用于触点对触点耦接的触点的封装的示例性序列。
18.图9(包括图9a-图9c)示出了用于制造具有用于触点对触点耦接的触点的另一封装的示例性序列。
19.图10(包括图10a-图10b)示出了用于制造包括通过触点对触点耦接而耦接的封装的器件的示例性序列。
20.图11示出了用于制造包括通过触点对触点耦接而耦接的封装的器件的方法的示例性流程图。
21.图12示出了包括通过触点对触点耦接而耦接的封装的示例性器件的轮廓图。
22.图13示出了包括通过触点对触点耦接而耦接的封装的示例性器件的轮廓图。
23.图14示出了可以集成本文中描述的管芯、集成器件、集成无源器件(ipd)、器件封装、封装、集成电路和/或pcb的各种电子设备。
具体实施方式
24.在以下描述中，给出了具体细节以提供对本公开的各个方面的透彻理解。然而，本领域普通技术人员将理解，这些方面可以在没有这些具体细节的情况下实践。例如，电路可以以框图示出以避免由于不必要的细节而模糊各个方面。在其他情况下，众所周知的电路、结构和技术可能未详细示出，以免混淆本公开的方面。
25.本公开描述了一种器件，该器件包括第一封装和通过触点对触点耦接而耦接到第一封装的第二封装。第一封装包括具有正面和背面的第一集成器件(例如，第一管芯)、包封第一集成器件的第一包封层、穿过第一包封层的多个通孔、包括第一多个再分布互连件的第一再分布部分、以及耦接到第一集成器件的第一多个触点，其中第一再分布部分耦接到第一包封层。第二封装包括无源器件(例如，集成无源器件(ipd)、无源管芯)、包封无源器件的第二包封层、包括第二多个再分布互连件的第二再分布部分、以及耦接到无源器件的第二多个触点，其中第二再分布部分耦接到无源器件和第二包封层，其中第二多个触点耦接到来自第一封装的第一多个触点。这种配置的一个优点是，无源器件更接近集成器件，这可以有助于减少组件的寄生效应，并且可以有助于提高集成器件、(多个)封装和器件的整体性能。这种配置的另一优点是，降低了封装的制造成本。
26.包括封装的触点对触点耦接的示例性器件
27.图2示出了包括第一封装202和第二封装204的器件200的示例。如下面将进一步描述的，第一封装202和第二封装204通过氧化物对氧化物耦接和/或触点对触点耦接(例如，铜对铜混合键合)彼此耦接，这可以有助于降低器件200的整体形状因数。此外，降低器件200的形状因数允许组件彼此更靠近，这可以有助于器件200和/或器件200的组件的整体性能。例如，一个封装中的无源器件可以能够更接近于另一封装中的集成器件，这可以有助于提高集成器件的性能。
28.如图2所示，第一封装202包括第一多个触点205(例如，铜触点)、氧化物层215、无源器件221、集成器件223(例如，第一集成器件)、集成器件225、再分布部分210(例如，第一再分布部分)、再分布部分220(例如，第三再分布部分)、第一包封层230和多个焊料互连件270。集成器件223和/或集成器件225可以包括管芯(例如，半导体裸片)。
29.再分布部分210可以是正面再分布部分，并且再分布部分220可以是背面再分布部分。再分布部分210可以包括至少一个介电层212和第一多个互连件214。第一多个互连件214可以包括迹线、焊盘和/或通孔。第一多个互连件214可以包括再分布互连件。再分布部分220可以包括至少一个介电层222和第三多个互连件224。第三多个互连件224可以包括迹线、焊盘和/或通孔。第三多个互连件224可以包括再分布互连件。第一多个触点205可以耦接到再分布部分220。例如，第一多个触点205可以耦接到第三多个互连件224。如将进一步描述的，在至少一些实现中，第一多个触点205可以耦接到多个通孔232、集成器件223和/或集成器件225。第一多个触点205可以是互连的形式。
30.第一包封层230包封集成器件223和集成器件225。多个通孔232(例如，穿模通孔(tmv))可以穿过第一包封层230，并且相对于集成器件223和集成器件225横向定位。再分布部分210耦接到第一包封层230。例如，再分布部分210可以耦接到第一包封层230的第一表面。再分布部分220耦接到第一包封层230。例如，再分布部分220可以耦接到第一包封层230的第二表面。第一包封层230的第二表面可以与集成器件223的正面和/或集成器件225的正面在同一侧。第一包封层230可以包括模具、树脂、环氧树脂和/或聚合物。第一包封层230可以是包封部件(例如，第一包封部件)。
31.无源器件221和多个焊料互连件270耦接到再分布部分210。无源器件221和多个焊料互连件270可以耦接到再分布部分210的与第一包封层230相对的一侧。
32.如图2所示，第二封装204包括第二多个触点207(例如，铜触点)、氧化物层217、集
成器件241、无源器件243(例如，集成无源器件(ipd))、无源器件245、再分布部分240(例如，第二再分布部分)、第二包封层250。集成器件241、无源器件243和/或无源器件245可以包括管芯(例如，裸片)。
33.第二包封层250可以包封集成器件241、无源器件243和无源器件245。第二包封层250可以包括模具、树脂、环氧树脂和/或聚合物。第二包封层250可以是包封部件(例如，第二包封部件)。
34.再分布部分240可以是正面再分布部分。再分布部分240可以耦接到第二包封层250、集成器件241、无源器件243和无源器件245。再分布部分240可以包括至少一个介电层242和第二多个互连件244。第二多个互连件244可以包括迹线、焊盘和/或通孔。第二多个互连件244可以包括再分布互连件。第二多个触点207可以耦接到再分布部分240。例如，第二多个触点207可以耦接到第二多个互连件244。如下面将进一步描述的，在至少一些实现中，第二多个触点207可以耦接到集成器件241、无源器件243和/或无源器件245。第二多个触点207可以是互连的形式。
35.如图2所示，第一封装202通过触点对触点耦接而耦接到第二封装204。第一封装202的第一多个触点205耦接(例如，直接耦接)到第二封装204的第二多个触点207。氧化物层215耦接到氧化物层217(例如，氧化物对氧化物键合)。在一些实现中，氧化物层215和氧化物层217可以被认为是一个氧化物层。在一些实现中，至少一个氧化物层(例如，215、217)位于第一封装202与第二封装204之间，其中至少一个氧化物层(例如，215、217)位于第一多个触点205和第二多个触点207周围(例如，横向地位于其围绕)。触点对触点耦接可以包括混合键合和/或直接键合。触点对触点耦接和/或氧化物层对氧化物层耦接的使用有助于降低器件200的整体形状因数。例如，触点对触点耦接和/或氧化物层对氧化物层的使用有助于通过减少封装的耦接之间的组件数目来减小器件200的整体高度和/或厚度。注意，第一多个触点205和/或第二多个触点207的形状和/或尺寸是示例性的。第一多个触点205和/或第二多个触点207可以包括任何形状，包括矩形和正方形。
36.来自第一封装202的集成器件可以电耦接到来自第二封装204的无源器件。例如，集成器件225可以通过第二多个互连件244、第二多个触点207、第一多个触点205和第三多个互连件224耦接到无源器件243。在一些实现中，来自第一封装202和第二封装204的一些互连可以被配置为一个或多个无源器件。至少在图2中示出的配置说明了集成器件与无源器件之间的电流距离减小，这进而减小了互连对封装的电路的寄生效应。这进而可以帮助提高集成器件、封装和器件的性能。
37.图3示出了来自第一封装202和第二封装204的一些互连件如何可以被配置为无源器件的示例。特别地，图3示出了包括第一封装202和第二封装204的器件200的特写视图。如图3所示，器件200包括电感器300，电感器300通过第二多个互连件244、第二多个触点207、第一多个触点205和第三多个互连件224中的至少一些来实现。电感器300可以是螺线管电感器。电感器300在第一封装202和第二封装204两者中实现。电感器300包括通过触点对触点耦接件(例如，直接触点对触点耦接)耦接在一起的触点，诸如第一多个触点205和第二多个触点207中的触点。
38.在图3的示例中，电感器300被配置为电耦接到集成器件223和集成器件241。然而，电感器300可以被配置为耦接到器件200的不同组件和/或不同组件组合(例如，集成器件、
无源器件)。注意，所示的电感器300的形状和配置是示例性的并且可能不是按比例的。电感器300可以具有不同的尺寸、形状、设计和/或定位。此外，器件200可以包括具有相似或不同尺寸、形状和/或设计的多于一个电感器300。
39.不同实现可以包括封装的不同配置和/或布置。图4和图5示出了包括通过触点对触点耦接而耦接在一起的封装的器件的两个示例。图4示出了包括第一封装402和第二封装204的器件400。器件400类似于器件200，并且可以包括与器件200中描述的相似的组件。第一封装402包括再分布部分210、无源器件221、集成器件223、集成器件225、多个通孔232、多个互连件422和至少一个介电层424。第一多个触点205可以耦接到多个通孔232、多个互连件422、集成器件223和/或集成器件225。
40.图5示出了包括第一封装402和第二封装504的器件500。器件500类似于器件200和/或器件400，并且可以包括与器件200和/或器件400中描述的相似的组件。第一封装402通过触点对触点耦接而耦接到第二封装504。例如，第一封装402通过第一多个触点205和第二多个触点207耦接到第二封装504。
41.第一封装402包括第一多个触点205、再分布部分210、无源器件221、集成器件223、集成器件225、多个通孔232、多个互连件422和至少一个介电层424。第一多个触点205可以耦接到多个通孔232、多个互连件422、集成器件223和/或集成器件225。
42.第二封装504包括第二多个触点207、集成器件241、无源器件243、无源器件245、第二包封层250、至少一个介电层542和多个互连件544。第二多个触点207可以耦接到多个互连件544、集成器件241、无源器件243和/或无源器件245。第二多个触点207可以耦接到第一多个触点205(例如，触点对触点键合、铜对铜键合)。氧化物层215耦接到氧化物层217(例如，氧化物对氧化物键合)。一旦氧化物层215和氧化物层217耦接(例如，键合)在一起，氧化物层215和氧化物层217可以被认为是同一氧化物层的一部分(例如，可以被认为是一个氧化物层)。氧化物层215和/或氧化物层217可以是氧化物耦接部件。
43.第一封装(例如，202、402)和第二封装(例如，204、504)每个可以形成在单独的晶片(例如，重组晶片)上。图6示出了包括多个封装202的晶片600(例如，重组晶片)。图7示出了包括多个封装204的晶片700(例如，重组晶片)。不同晶片可以包括不同封装。如下面将进一步描述的，包括第一封装(例如，202)的第一晶片(例如，600)可以耦接(例如，通过触点对触点耦接)到包括第二封装(例如，204)的第二晶片(例如，700)。耦接的晶片可以被分割(例如，切割)以形成包括第一封装和第二封装的个体器件。注意，本公开中描述的任何封装可以使用包括使用晶片的工艺来制造。
44.不同实现可以使用不同工艺来制造封装和器件的各种组件和/或层。用于制造互连和/或再分布互连件的工艺的示例包括半加成法(sap)、改善的半加成法(msap)、或再分布层(rdl)制造工艺。各种工艺可以产生具有各种厚度的互连和/或再分布互连件。作为示例，当使用再分布层(rdl)制造工艺来制造再分布部分(例如，210、220、240)时，每个再分布金属层(其上形成有再分布互连件)的厚度可以约为5-10微米(μm)。相比之下，例如使用半加成法(sap)或改善的半加成法(msap)制造的互连具有大约15微米(μm)的厚度。介电层(例如，212、222、242)可以被认为是一个介电层。然而，在一些实现中，形成介电层的工艺可以包括在彼此之上形成若干介电层。在一些实现中，当使用再分布层(rdl)制造工艺时，每个介电层可以具有大约5-10微米(μm)的厚度。相反，当使用sap或msap形成介电层时，每个介
电层可以约为20-25微米(μm)。在一些实现中，第一多个互连件214(例如，再分布互连件)、第二多个互连件244(例如，再分布互连件)和/或第三多个互连件224(例如，再分布互连件)中的每个再分布互连件可以包括大约5-10微米(μm)的厚度。
45.集成器件(例如，223、225、241)可以包括管芯(例如，裸片)。集成器件可以包括射频(rf)器件、无源器件、滤波器、电容器、电感器、天线、发射器、接收器、表面声波(saw)滤波器、体声波(baw))滤波器、发光二极管(led)集成器件、基于碳化硅(sic)的集成器件、存储器和/或其组合。无源器件(例如，243、245)可以包括电容器和/或电感器。
46.用于制造封装的示例性序列
47.在一些实现中，制造封装包括若干工艺。图8(包括图8a-图8e)示出了用于提供或制造包括集成器件和至少一个再分布部分的封装的示例性序列。在一些实现中，图8a-图8e的序列可以用于提供或制造图2的封装202和/或本公开中描述的其他封装。
48.应当注意，为了简化和/或阐明用于提供或制造封装的序列，图8a-图8e的序列可以组合一个或多个阶段。在一些实现中，工艺的顺序可以改变或修改。在一些实现中，一个或多个工艺可以省略、替换和/或替代，而没有背离本公开的精神。
49.如图8a所示，阶段1示出了在提供载体800之后的状态。载体800可以包括晶片。
50.阶段2示出了在集成器件(例如，223、225)耦接到载体800之后的状态。拾取和放置工艺可以用于将集成器件放置在载体800之上。不同实现可以提供不同器件(例如，无源器件、集成器件)和/或不同数目的器件。
51.阶段3示出了在提供包封层230(例如，第一包封层)之后的状态。不同实现可以不同地提供包封层230。第一包封层230可以包括模具、树脂、环氧树脂和/或聚合物。形成和/或设置第一包封层230的工艺可以包括使用压缩和传递模塑工艺、片材模塑工艺或液体模塑工艺。
52.阶段4示出了在载体800与第一包封层230去耦并且第二载体810耦接到第一包封层230的表面之后的状态。第二载体810可以包括晶片。
53.如图8b所示，阶段5示出了在多个腔体812被形成在第一包封层230中之后的状态。激光工艺或蚀刻工艺可以用于形成腔体812。当第一包封层230包括可光成像的包封层时，光蚀刻工艺可以被使用。腔体812的形状和/或尺寸可以随着不同实现而变化。
54.阶段6示出了多个通孔232形成在腔体812中之后的状态。在一些实现中，沉积工艺(例如，电镀工艺、溅射工艺)可以用于形成多个通孔232。
55.阶段7示出了在第二载体810与第一包封层230去耦之后的状态。
56.阶段8示出了在第三载体820耦接到集成器件(例如，223、225)和第一包封层230之后的状态。
57.如图8c所示，阶段9示出了在多个互连件822形成在多个通孔232和第一包封层230之上之后的状态。多个互连件822可以包括再分布互连件。形成多个互连件822可以包括形成种子层、执行光刻工艺、电镀工艺、剥离工艺和/或蚀刻工艺。
58.阶段10示出了在介电层830形成在第一包封层230和多个互连件822之上之后的状态。沉积工艺可以用于形成介电层830。
59.阶段11示出了在多个腔体831形成在介电层830中之后的状态。蚀刻工艺可以用于形成腔体831。当介电层830包括可光成像的介电层时，可以使用光蚀刻工艺。
60.阶段12示出了在多个互连件832形成在多个腔体831和介电层830之上之后的状态。多个互连件832可以包括再分布互连件。形成多个互连件832可以包括形成种子层、执行光刻工艺、电镀工艺、剥离工艺和/或蚀刻工艺。
61.如图8d所示，阶段13示出了在介电层840形成在介电层830和多个互连件832之上之后的状态。沉积工艺可以用于形成介电层840。
62.阶段14示出了在多个腔体841形成在介电层840中之后的状态。蚀刻工艺可以用于形成腔体841。当介电层840包括可光成像的介电层时，可以使用光蚀刻工艺。
63.阶段15示出了在多个互连件842形成在多个腔体841和介电层840之上之后的状态。多个互连件842可以包括再分布互连件。形成多个互连件842可以包括形成种子层、执行光刻工艺、电镀工艺、剥离工艺和/或蚀刻工艺。
64.阶段16示出了在介电层850形成在介电层840之上之后的状态。沉积工艺可以用于形成介电层850。介电层840可以是钝化层。
65.如图8e所示，阶段17示出了在第三载体820与第一包封层230和集成器件(例如，223、225)去耦之后的状态。阶段17示出了再分布部分210耦接到第一包封层230。再分布部分210包括至少一个介电层212和多个互连件214。至少一个介电层212可以表示介电层830、840和850。多个互连件214可以表示多个互连件822、832和842。再分布部分210可以是背面再分布部分。
66.阶段18示出了在再分布部分220形成在第一包封层230和集成器件(例如，223、225)之上之后的状态。再分布部分220包括至少一个介电层222和多个互连件224。多个互连件224可以包括再分布互连件。再分布部分220可以是正面再分布部分。形成再分布部分包括形成至少一个介电层(例如，222)和多个互连件(例如，224)。沉积工艺可以用于形成至少一个介电层222。形成多个互连件224可以包括形成种子层、执行光刻工艺、电镀工艺、剥离工艺和/或蚀刻工艺。
67.阶段19示出了在第一多个触点205和氧化物层215形成在再分布部分220之上之后的状态。沉积工艺(例如，电镀工艺、溅射工艺)可以用于形成第一多个触点205。然而，不同实现可以使用不同工艺来形成第一多个触点205。另一沉积工艺可以用于形成氧化物层215。注意，第一多个触点205的形状和/或取向是仅是示例性的。不同实现可以具有形状和/或取向不同的第一多个触点205。阶段19可以示出如图2和图3中描述的封装202。阶段19可以示出封装202。封装202可以是形成在晶片(例如，重构晶片)中的一个或若干封装，如图6中所述。
68.用于制造封装的示例性序列
69.在一些实现中，制造封装包括若干工艺。图9(包括图9a-图9c)示出了用于提供或制造包括无源器件和至少一个再分布部分的封装的示例性序列。在一些实现中，图9a-图9c的序列可以用于提供或制造图2的封装204和/或本公开中描述的其他封装。
70.应当注意，为了简化和/或阐明用于提供或制造封装的序列，图9a-图9c的序列可以组合一个或多个阶段。在一些实现中，工艺的顺序可以改变或修改。在一些实现中，一个或多个工艺可以省略、替换和/或替代，而没有背离本公开的精神。
71.如图9a所示，阶段1示出了在提供载体900之后的状态。载体900可以包括晶片。
72.阶段2示出了在集成器件(例如，241)无源器件(例如，243、245)耦接到载体900之
后的状态。拾取和放置工艺可以用于将无源器件放置在载体900之上。不同实现可以提供不同器件(例如，无源器件、集成器件)和/或不同数目的器件。
73.阶段3示出了在提供包封层250(例如，第二包封层)之后的状态。不同实现可以不同地提供包封层250。第二包封层250可以包括模具、树脂、环氧树脂和/或聚合物。形成和/或设置第二包封层250的工艺可以包括使用压缩和传递模塑工艺、片材模塑工艺或液体模塑工艺。
74.阶段4示出了在载体900与第一包封层230去耦之后的状态。
75.阶段5示出了在多个互连件912形成在集成器件(例如，241)和无源器件(例如，243、245)之上之后的状态。多个互连件912可以包括再分布互连件。形成多个互连件912可以包括形成种子层、执行光刻工艺、电镀工艺、剥离工艺和/或蚀刻工艺。
76.如图9b所示，阶段6示出了在介电层920形成在第二包封层250、集成器件241、无源器件(例如，243、245)和多个互连件912之上之后的状态。沉积工艺可以用于形成介电层920。
77.阶段7示出了在多个腔体921形成在介电层920中之后的状态。蚀刻工艺可以用于形成腔体921。当介电层920包括可光成像的介电层时，可以使用光蚀刻工艺。
78.阶段8示出了在多个互连件922形成在多个腔体921和介电层920之上之后的状态。多个互连件922可以包括再分布互连件。形成多个互连件922可以包括形成种子层、执行光刻工艺、电镀工艺、剥离工艺和/或蚀刻工艺。
79.阶段9示出了在介电层930形成在介电层920和多个互连件922之上之后的状态。沉积工艺可以用于形成介电层930。
80.如图9c所示，阶段10示出了在多个腔体931形成在介电层930中之后的状态。蚀刻工艺可以用于形成腔体931。当介电层840包括可光成像的介电层时，可以使用光蚀刻工艺。
81.阶段11示出了在多个互连件932形成在多个腔体931和介电层930之上之后的状态。多个互连件932可以包括再分布互连件。形成多个互连件932可以包括形成种子层、执行光刻工艺、电镀工艺、剥离工艺和/或蚀刻工艺。
82.阶段12示出了在介电层940形成在介电层930之上之后的状态。沉积工艺可以用于形成介电层940。介电层940可以是钝化层。
83.阶段13示出了在第二多个触点207和氧化物层217形成在再分布部分240之上之后的状态。沉积工艺(例如，电镀工艺、溅射工艺)可以用于形成第二多个触点207。然而，不同实现可以使用不同工艺来形成第二多个触点207。另一沉积工艺可以用于形成氧化物层217。注意，第二多个触点207的形状和/或取向是仅是示例性的。不同实现可以具有形状和/或取向不同的第二多个触点207。例如，第二多个触点207可以形成为与来自多个互连件244的通孔类似地对准。阶段13可以示出如图2和图3中描述的封装204。阶段13可以示出封装204。封装204可以是形成在晶片(例如，重构晶片)中的一个或若干封装，如图7中所述。
84.用于制造包括通过触点对触点耦接而耦接的封装的器件的示例性序列
85.在一些实现中，制造包括具有触点对触点耦接的封装的器件包括若干工艺。图10(包括图10a-图10b)示出了用于提供或制造包括具有触点对触点耦接的封装的器件的示例性序列。在一些实现中，图10a-图10b的序列可以用于提供或制造图2的器件200和/或本公开中描述的其他器件。
86.应当注意，为了简化和/或阐明用于提供或制造器件的序列，图10a-图10b的序列可以组合一个或多个阶段。在一些实现中，工艺的顺序可以改变或修改。在一些实现中，一个或多个工艺可以省略、替换和/或替代，而没有背离本公开的精神。
87.如图10a所示，阶段1示出了在提供封装202之后的状态。封装202可以使用图8a-图8e中描述的工艺来制造。封装202可以是晶片的一部分。
88.阶段2示出了在无源器件221耦接到再分布部分210之后的状态。无源器件221的正面可以面向集成器件(例如，221、223)的背面。焊料互连件可以用于耦接无源器件221。不同实现可以提供不同器件(例如，无源器件、集成器件)和/或不同数目的器件。
89.阶段3示出了在多个焊料互连件270耦接到再分布部分210之后的状态。回流工艺可以用于多个焊料互连件270耦接到再分布部分210。
90.阶段4示出了在第二封装204耦接到第一封装202之后的状态。第二封装204耦接到第一封装202，使得第二多个触点207耦接到第一多个触点205，并且氧化物层215耦接到氧化物层217。混合键合工艺可以用于将第二封装204耦接到第一封装202。第二封装204可以是晶片的一部分。在至少一些实现中，包括多个第二封装204的第二晶片耦接到包括多个第一封装202的第一晶片。晶片可以分割成个体器件，该个体器件包括通过混合键合彼此耦接的封装。在一些实现中，混合键合可以包括在室温下通过氧化物对氧化物键合进行耦接，然后通过热压键合进行触点对触点键合(例如，铜对铜键合)。用于制造包括通过触点对触点耦接而耦接的封装的器件的方法的示例性流程图
91.在一些实现中，提供包括具有触点对触点耦接的封装的器件包括若干工艺。图11示出了用于提供或制造包括具有触点对触点耦接的封装的器件的方法1100的示例性流程图。在一些实现中，图11的方法1100可以用于提供或制造图2的器件和/或本公开中描述的其他器件。
92.应当注意，为了简化和/或阐明用于提供或制造包括具有触点对触点耦接的封装的器件的方法，图11的方法可以组合一个或多个工艺。在一些实现中，工艺的顺序可以改变或修改。
93.该方法提供(在1105)第一封装(例如，202)，第一封装包括集成器件(例如，223)、至少一个再分布部分(例如，210、220)和多个触点(例如，205)。图8a-图8e示出了制造的封装的示例。封装202可以是晶片的一部分。
94.该方法将无源器件(例如，221)耦接(在1110)到封装(例如，202)的再分布部分(例如，210)。无源器件可以耦接到再分布部分，使得无源器件221的正面可以面向集成器件(例如，221、223)的背面。无源器件221可以使用焊料互连件进行耦接。不同实现可以提供不同器件(例如，无源器件、集成器件)和/或不同数目的器件。图10a的第2阶段示出了耦接到封装的再分布部分的无源器件的示例。
95.该方法将多个焊料互连件(例如，270)耦接(在1115)到封装(例如，202)的再分布部分(例如，210)。回流工艺可以用于将多个焊料互连件270耦接到再分布部分210。图10b的阶段3示出了耦接到封装的再分布部分的多个焊料互连件的示例。
96.该方法通过混合键合将第二封装(例如，204)耦接(在1120)到封装(例如，202)，这可以包括直接氧化物对氧化物键合(例如，氧化物层对氧化物层的耦接)和/或直接触点对触点键合。第二封装(例如，204)可以包括无源器件和再分布部分。第二封装可以是晶片的
一部分。图9a-图9c示出了制造包括用于触点对触点耦接的多个触点的封装的示例。图10b的阶段4示出了通过触点对触点耦接而耦接到第一封装的第二封装的示例。
97.包括通过触点对触点耦接而耦接的封装的示例性器件
98.如上所述，不同实现可以包括具有不同配置和/或封装布置的器件。
99.图12示出了包括通过触点对触点耦接而耦接在一起的封装的器件。特别地，图12示出了包括第一封装202和第二封装204的器件1200。器件1200类似于器件200，并且可以包括与器件200中描述的相似的组件。第一封装202包括集成器件223和集成器件1225。如图12所示，集成器件1225包括正面和背面。集成器件1225包括多个衬底通孔1227。多个衬底通孔1227可以穿过集成器件1225的背面。集成器件1225的正面面向并且耦接到第一再分布部分210。集成器件1225的背面面向并且耦接到第三再分布部分220。多个衬底通孔1227可以耦接到第三再分布部分220。特别地，多个衬底通孔1227可以耦接到多个互连件224。
100.图12还示出了器件1200包括第一多个触点1205和第二多个触点1207。第一多个触点1205可以类似于第一多个触点205。然而，第一多个触点1205可以具有与第一多个触点205不同的形状和/或以与第一多个触点205不同的取向布置。第二多个触点1207可以类似于第二多个触点207。然而，第二多个触点1207可以具有与第二多个触点207不同的形状和/或以与第二多个触点207不同的取向布置。集成器件1225的布置和/或配置可以在本公开中描述的任何封装中实现。
101.图13示出了包括通过触点对触点耦接而耦接在一起的封装的器件。特别地，图13示出了包括第一封装202和第二封装204的器件1300。器件1300类似于器件200，并且可以包括与器件200中描述的相似的组件。第一封装202可以包括在再分布部分210中的多个再分布互连件1314和在再分布部分220中的多个再分布互连件1324。第二封装204可以包括在再分布部分240中的多个再分布互连件1344。多个再分布互连件1314、1324和1344可以包括包含u形互连件和/或v形互连件的互连件。术语“u形”和“v形”应当可互换。u形互连和v形互连可以具有顶部和底部。u形互连和/或v形互连可以被形成为使得u形互连(或v形互连)的底部耦接到另一u形互连(或v形互连)的顶部。u形互连和/或v形互连的使用可以在本公开中描述的任何封装中实现。
102.图13还示出了器件1300包括第一多个触点1305和第二多个触点1307。第一多个触点1305可以类似于第一多个触点205。然而，第一多个触点1305可以具有与第一多个触点205不同的形状和/或以与第一多个触点205不同的取向布置。第二多个触点1307可以类似于第二多个触点207。然而，第二多个触点1307可以具有与第二多个触点207不同的形状和/或以与第二多个触点207不同的取向布置。此外，氧化物层(例如，215、217)中的触点可以耦接到氧化物层中的其他互连(例如，通孔、焊盘)。集成器件1325的布置和/或配置可以在本公开中描述的任何封装中实现。
103.注意，描述了有助于封装的耦接的触点的各种形状。针对触点而描述的任何形状都可以应用于本公开中描述的任何封装。
104.示例性电子设备
105.图14示出了可以与上述晶体管、器件、集成器件、集成电路(ic)封装、集成电路(ic)器件、半导体器件、集成电路、管芯、中介层、封装或封装上封装(pop)中的任何一个集成的各种电子设备。例如，移动电话设备1402、膝上型计算机设备1404、固定位置终端设备
1406或可穿戴设备1408可以包括如本文中描述的器件1400。例如，器件1400可以是本文中描述的任何器件和/或集成电路(ic)封装。图14所示的设备1402、1404、1406和1408仅是示例性的。其他电子设备也可以以器件1400为特征，包括但不限于一组设备(例如，电子设备)，包括移动设备、手持个人通信系统(pcs)单元、诸如个人数字助理等便携式数据单元、支持全球定位系统(gps)的设备、导航设备、机顶盒、音乐播放器、视频播放器、娱乐单元、诸如抄表设备等固定位置数据单元、通信设备、智能电话、平板计算机、计算机、可穿戴设备(例如，手表、眼镜)、物联网(iot)设备、服务器、路由器、在汽车(例如，自动驾驶汽车)中实现的电子设备、或者存储或检索数据或计算机指令的任何其他设备、或其任何组合。
106.图2-图7、图8a-图8e、图9a-图9c、图10a-图10b和图11-图14中说明的组件、工艺、特征和/或功能中的一个或多个可以重新布置和/或组合成单个组件、工艺、特征或功能、或者体现在若干组件、工艺或功能中。在不背离本公开的情况下，还可以添加附加的元件、组件、工艺和/或功能。还应当注意，图2-图7、图8a-图8e、图9a-图9c、图10a-图10b和图11-图14及其在本公开中的对应描述不限于管芯和/或ic。在一些实现中，图2-图7、图8a-图8e、图9a-图9c、图10a-图10b和图11-图14及其对应描述可以用于制造、创建、提供和/或生产器件和/或集成器件。在一些实现中，器件可以包括管芯、集成器件、集成无源器件(ipd)、管芯封装、集成电路(ic)器件、器件封装、集成电路(ic)封装、晶片、半导体器件、封装上封装(pop)器件和/或中介层。
107.注意，本公开中的附图可以表示各种部分、组件、对象、器件、封装、集成器件、集成电路和/或晶体管的实际表示和/或概念表示。在某些情况下，这些附图可能不是按比例绘制的。在某些情况下，为了清楚起见，可能不会示出所有组件和/或部分。在一些情况下，图中的各个部分和/或组件的位置、定位、尺寸和/或形状可以是示例性的。在一些实现中，图中的各种组件和/或部分可以是可选的。
108.本文中使用“示例性”一词来表示“用作示例、实例或说明”。本文中描述为“示例性”的任何实现或方面不必被解释为比本公开的其他方面更优选或有利。同样，术语“方面”并不要求本公开的所有方面都包括所讨论的特征、优点或操作模式。本文中使用的术语“耦接”是指两个对象之间的直接或间接耦接。例如，如果对象a与对象b物理接触，并且对象b与对象c接触，则对象a和c仍可以被视为彼此耦接——即使它们没有直接物理接触。术语“电耦接”可以表示两个物体直接或间接耦接在一起，使得电流(例如，信号、电源、接地)可以在两个物体之间传播。电耦接的两个物体可以具有或不具有在两个物体之间流动的电流。术语“封装”是指对象可以部分封装或完全封装另一对象。进一步注意，如在本技术中在一个组件位于另一组件之上的上下文中使用的术语“之上”可以用于表示一个组件在另一组件上和/或在另一组件中(例如，在组件的表面上或嵌入组件中)。因此，例如，第一组件在第二组件之上可以表示(1)第一组件在第二组件之上，但不直接接触第二组件，(2)第一组件在第二组件上(例如，在第二组件的表面上)，和/或(3)第一组件在(例如，嵌入)第二组件中。本公开中使用的术语“约
‘
x值
’”
或“大约x值”是指“x值”的10％以内。例如，约1或大约1的值将表示在0.9-1.1范围内的值。
109.在一些实现中，互连是允许或促进两个点、元件和/或组件之间的电连接的器件或封装的元件或组件。在一些实现中，互连可以包括迹线、通孔、焊盘、柱、再分布金属层和/或凸块下金属化(ubm)。互连可以包括一个或多个金属组件(例如，种子层+金属层)。在一些实
现中，互连是可以被配置为为电流(例如，数据信号、接地或电源)提供电路径的导电材料。互连可以是电路的一部分。互连可以包括多于一个元件或组件。互连可以由一个或多个互连件定义。不同实现可以使用相似或不同工艺来形成互连。在一些实现中，化学气相沉积(cvd)工艺和/或物理气相沉积(pvd)工艺用于形成互连。例如，溅射工艺、喷涂和/或电镀工艺可以用于形成互连。
110.此外，应当注意，本文中包含的各种公开可以被描述为被描绘为流程图、流程图表、结构图或框图的工艺。尽管流程图可以将操作描述为顺序工艺，但很多操作可以并行或同时执行。此外，操作的顺序可以重新布置。一个工艺在其操作完成时终止。
111.在不背离本公开的情况下，本文中描述的本公开的各种特征可以在不同系统中实现。应当注意，本公开的上述方面仅仅是示例并且不应当被解释为限制本公开。本公开的各方面的描述旨在说明性的，而不是限制权利要求的范围。因此，本教导可以容易地应用于其他类型的装置，并且很多替代、修改和变化对于本领域技术人员来说将是很清楚的。