用于增强静电放电(ESD)稳健性的电路技术的制作方法

用于增强静电放电(esd)稳健性的电路技术
1.相关申请的交叉引用
2.本技术要求2021年6月22日在美国专利局提交的第17/354,659号非临时申请和2020年6月30日在美国专利局提交的第63/046,331号临时申请的优先权和权益，这些申请的全部说明书通过引用并入本文，如同在下文中出于所有适用的目的完全阐述了它们的全部内容一样。
技术领域
3.本公开的各方面总体上涉及静电放电(esd)保护，并且更特别地，涉及片上esd保护电路。


背景技术：

4.芯片上的电子元件容易受到静电放电(esd)事件的损坏。例如，esd事件可能损坏或破坏芯片上的电子元件的栅极氧化物、金属化和/或pn结。由esd事件导致的损坏可能降低制造产量和/或导致电子元件的操作故障。因此，芯片通常包括一个或多个esd保护电路以保护芯片上的电子元件免受esd事件的影响。


技术实现要素：

5.以下给出了一个或多个实现方式的简化概述以便提供对这些实现方式的基本理解。此发明内容不是所有设想实现方式的广泛综述并且既不旨在识别所有实现方式的关键或重要元件，也不旨在描绘任何或所有实现方式的范围。其唯一目的是以简化的形式呈现一个或多个实现方式的一些概念，作为稍后呈现的具体实施方式的序言。
6.第一方面涉及一种芯片。该芯片包括焊盘和具有被耦合到焊盘的输出的驱动器。该芯片还包括被耦合在焊盘与接地总线之间的一个或多个二极管，其中该一个或多个二极管处于从焊盘到接地总线的正向方向。
7.第二方面涉及一种用于驱动器的静电放电(esd)保护方法，该驱动器具有被耦合到焊盘的输出。该方法包括，在esd事件期间，使被耦合在焊盘与接地总线之间的一个或多个二极管导通，其中该一个或多个二极管处于从焊盘到接地总线的正向方向。
8.第三方面涉及一种对芯片上的静电放电(esd)保护进行编程的方法。该芯片包括二极管。该方法包括：确定要用于esd保护的二极管的数目以及基于所确定的二极管数目对芯片上的金属布线进行编程以将二极管中的一个或多个二极管耦合在焊盘与接地总线之间。
附图说明
9.图1示出了根据本公开的某些方面的包括esd保护电路的芯片的示例。
10.图2示出了根据本公开的某些方面的在负电荷设备模型(cdm)事件期间的电流路径的示例。
11.图3示出了根据本公开的某些方面的包括一个或多个二极管的次级esd电路的示例。
12.图4a示出了根据本公开的某些方面的包括一个或多个二极管的次级esd电路的另一个示例。
13.图4b示出了根据本公开的某些方面的包括堆叠二极管的次级esd电路的示例。
14.图5示出了根据本公开的某些方面的包括用作二极管的一个或多个虚设晶体管的次级esd电路的示例。
15.图6示出了根据本公开的某些方面的包括钳位设备的次级esd电路的示例。
16.图7示出了根据本公开的某些方面的其中由两个钳位晶体管共享触发设备的示例。
17.图8示出了根据本公开的某些方面的触发设备的示例性实现方式。
18.图9示出了根据本公开的某些方面的其中多个钳位晶体管共享触发设备的示例。
19.图10示出了根据本公开的某些方面的将esd保护并入到驱动器中的示例。
20.图11示出了其中根据本公开的某些方面的将esd保护并入到驱动器中的另一个示例。
21.图12示出了根据本公开的某些方面的将esd保护并入到阻抗匹配网络中的示例。
22.图13概念性地概括了根据本公开的各个方面的示例性esd保护方案。
23.图14示出了根据本公开的某些方面的驱动器晶体管共享共用电阻器的示例。
24.图15示出了根据本公开的某些方面的包括从焊盘到接地的正向二极管的esd保护电路的示例。
25.图16示出了根据本公开的某些方面的包括从焊盘到接地的正向二极管的esd保护电路的堆叠的另一个示例。
26.图17是图示根据本公开的某些方面的esd保护的示例性方法的流程图。
27.图18是图示根据本公开的某些方面在芯片上编程esd保护的示例性方法的流程图。
28.图19示出了可以执行本公开的各方面的系统的示例。
具体实施方式
29.下面结合附图阐述的具体实施方式旨在作为对各种配置的描述，而非旨在表示其中可以实践本文所描述概念的仅有配置。具体实施方式包括具体细节，目的是用于提供对各种概念的透彻理解。然而，对于本领域的技术人员来说，显而易见的是，可以在没有这些具体细节的情况下实践这些概念。在一些情况下，为了避免混淆这些概念，公知的结构和部件以框图形式示出。
30.芯片通常包括一个或多个esd保护电路，以保护芯片上的电子元件免受esd事件的影响。例如，当带电物体与芯片的输入/输出(i/o)焊盘接触时(例如，在处理芯片期间)，可能发生esd事件。例如，当芯片获得电荷，并且然后向与芯片的i/o焊盘接触的物体放电时，也可能发生esd事件。esd保护电路可以包括一个或多个钳位设备、一个或多个二极管或其组合。
31.基于人体模型(hbm)和/或带电设备模型(cdm)，芯片可以经历一个或多个esd合格
性测试(qualification test)以评估芯片的esd稳健性。在hbm测试期间，电容器(例如，100pf电容器)被充电到高压(例如，一千伏或几千伏)。一旦电容器被完全充电，电容器通过串联电阻器耦合到芯片的i/o焊盘以模拟由电荷从人转移到芯片导致的esd事件。在此示例中，如果芯片上的一个或多个电子元件遭受esd故障，则芯片不能通过hbm测试。
32.在cdm测试期间，芯片带正电或带负电。然后，芯片通过与芯片的i/o焊盘接触的接地引脚放电。在此示例中，如果芯片上的一个或多个电子元件遭受esd故障，则芯片不能通过cdm测试。
33.先进技术节点中的集成电路(ic)芯片可能需要通过esd合格性测试(例如，hbm+/-1kv和cdm+/-250v)。随着技术规模不断缩小，数据速率不断提高，cdm esd已成为高速i/o焊盘(即接口引脚)的主要挑战，尤其是对于finfet工艺节点。为了实现高数据速度和低功耗，薄氧化物晶体管被用于接口电路(例如，驱动器)。随着技术的进步，薄氧化物晶体管的esd故障电压一直在下降，使得这些晶体管更容易受到esd的影响。
34.图1示出了包括esd保护电路的芯片100的示例。在此示例中，芯片100包括i/o焊盘110和被耦合到i/o焊盘110的驱动器130。驱动器130包括驱动器晶体管132和134、第一电阻器r1和第二电阻器r2。在图1的示例中，第一电阻器r1耦合在驱动器130的输出135和驱动器晶体管132之间，并且第二电阻器r2被耦合在驱动器130的输出135和驱动器晶体管134之间。在正常操作期间，电阻器r1和r2用于阻抗匹配并且可以利用可变电阻器来实现。此外，在正常操作期间，驱动器晶体管132可以用作上拉晶体管并且驱动器晶体管134可以用作下拉晶体管。图1中的虚线指示在一些实现方式中，一个或多个另外的晶体管可以与晶体管132和134堆叠。驱动器晶体管134通常利用n型金属氧化物半导体(nmos)晶体管来实现。驱动器晶体管132通常利用p型金属氧化物半导体(pmos)晶体管来实现。然而，在一些应用中，驱动器晶体管132也可以用nmos晶体管来实现。在正常操作期间，晶体管132和134的栅极可以由预驱动器(未示出)驱动。
35.esd保护电路包括被耦合在i/o焊盘110和vdd总线112之间的第一二极管116，以及被耦合在i/o焊盘110和vss总线114之间的第二二极管118。如下面进一步讨论的，第一二极管116在负cdm esd事件期间提供从i/o焊盘110到vdd总线112的电流路径，并且第二二极管118在正cdm esd事件期间提供从vss总线114到i/o焊盘110的电流路径。二极管116和118也可以为其他类型的esd事件提供电流路径。
36.esd保护电路还包括一个或多个钳位设备120，该一个或多个钳位设备被耦合在vdd总线112和vss总线114之间。钳位设备120可以包括钳位晶体管和触发设备(例如，电阻器-电容器(rc)触发设备)，其中触发设备被配置为在esd事件期间使钳位晶体管导通。
37.在vdd总线112经由vdd焊盘162被耦合到电源、vss总线114经由vss焊盘164被耦合到地、和/或i/o焊盘110被耦合到传输线之前，esd保护电路可以在处理和封装期间为芯片100提供esd保护。esd保护电路还可以在封装后为芯片100提供esd保护。
38.在esd事件期间，esd保护电路需要将i/o焊盘电压(“vpad”)钳位到安全电压电平以防止损坏被耦合到i/o焊盘110的晶体管(例如，晶体管132和134)。随着薄氧化物晶体管被用于实现更高的数据速度，这变得更加具有挑战性。随着技术的进步，这些薄氧化物晶体管的esd故障电压一直在下降，使得这些晶体管更容易受到esd的影响。例如，在当前的先进技术节点中，对于1ns的传输线脉冲(tlp)宽度，薄氧化物晶体管的esd故障电压可以约为
3v，这通常用于表示cdm esd放电流波形的脉冲宽度。因此，esd保护电路需要在esd事件期间将焊盘电压vpad钳位到较低的电压电平以防止损坏这些晶体管。
39.图2示出了针对负cdm esd事件的通过esd保护电路的初级电流路径210。在此情况下，esd电流通过第一二极管116、vdd总线112、钳位设备120和vss总线114从i/o焊盘110流到衬底。衬底可以电容性地耦合到场板。
40.在此示例中，焊盘电压vpad包括二极管116的导通偏移电压和钳位设备120的导通偏移电压。焊盘电压vpad还包括二极管116的电阻、vdd总线112的电阻、钳位设备120的电阻和vss总线114的电阻上的ir电压降。在图2中，vdd总线112的电阻和vss总线114的电阻相应地由电阻rvdd和rvss表示。vdd总线112和vss总线114的电阻可以统称为总线电阻。
41.如图2中所示，在负cdm esd事件期间，驱动器晶体管132的寄生p+/nw漏极-主体二极管215可以提供从i/o焊盘110到vdd总线112的次级电流路径220。该主体可以连接到vdd和/或驱动器晶体管132的源极。流过次级电流路径220的电流跨第一电阻器r1产生电压降vr1。此电压降降低了在驱动器晶体管132处看到的电压，这可以有助于使驱动器晶体管132在负cdm esd事件期间更不容易受到esd故障的影响。
42.在负cdm esd事件期间，由驱动器晶体管134(例如，nmos晶体管)看到焊盘电压vpad。因此，驱动器晶体管134更容易受到esd故障的影响。负面cdm通常更难通过。因此，根据本公开的各方面，针对负cdm的示例，下面讨论用于增强esd保护的示例性电路技术。然而，应理解，示例性电路技术也适用于正cdm和其他类型的esd事件，如下面进一步讨论的。
43.二极管116的导通偏移电压和钳位设备120的导通偏移电压之和可以容易地达到接近2v，这可能不会随着技术节点而迅速缩小。对于在3v时故障的受保护晶体管(例如，晶体管134)，这为仅1v的ir电压降留下了非常小的电压开销。如果cdm峰值电流为5a，则对于此情况下的最大总电阻为0.2ω。因此，在此示例中，二极管导通电阻、总线电阻和钳位电阻之和需要小于0.2ω，这在实践中很难实现。因此，需要用于增强受保护电路的cdm稳健性同时保持高数据速率和性能的电路技术。
44.在某些方面，通过添加次级esd电路来增强esd保护，该次级esd电路被配置为为电阻器r2提供次级电流路径。在负cdm事件期间，流过次级电流路径的电流流过电阻器r2，跨电阻器r2产生电压降vr2。此电压降vr2降低了在负cdm esd事件期间在驱动器晶体管134处看到的电压，并且因此降低了驱动器晶体管134上的电压应力。下面根据本公开的各个方面讨论次级esd电路的示例性实现方式。
45.图3示出了根据某些方面的次级esd电路310的示例性实现方式。在图3的示例中，次级esd电路310被耦合到电阻器r2和驱动器晶体管134(例如，nmos晶体管)之间的节点315。次级esd电路310包括第一二极管320，其中第一二极管320的阳极被耦合到节点315并且第一二极管320的阴极被耦合到vdd总线112。第一二极管320与电阻器r2串联耦合。
46.在负cdm esd事件期间，第一二极管320导通并且提供从节点315到vdd总线112的次级电流路径322。因为第一二极管320与电阻器r2串联耦合，所以流过次级电流路径322的电流流过电阻器r2，跨电阻器r2产生电压降vr2。跨电阻器r2的电压降vr2将驱动器晶体管134的漏极处的电压降低到vpad减去vr2，从而增强了驱动器晶体管134的esd保护。
47.次级esd电路310还可以包括第二二极管325，其中第二二极管325的阳极被耦合到vss总线114，并且第二二极管325的阴极被耦合到节点315。在此示例中，第二二极管325被
配置为(例如，在正cdm esd事件期间)提供从vss总线114到电阻器r2的次级电流路径。
48.应理解，第一二极管320和第二二极管325可以独立存在。例如，次级esd电路310可以包括第一二极管320，但不包括第二二极管325。在另一个示例中，次级esd电路310可以包括第二二极管325，但是不包括第一二极管320。在另一个示例中，次级esd电路310可以包括二极管320和325两者。
49.在一些实现方式中，芯片100还可以包括另一个次级esd电路350，其被耦合到电阻器r1和驱动器晶体管132之间的节点355。次级esd电路350包括第一二极管360，其中第一二极管360的阳极被耦合到节点355，并且第一二极管360的阴极被耦合到vdd总线112。第一二极管360与电阻器r1串联耦合。
50.在负cdm esd事件期间，第一二极管360导通并且提供从节点355到vdd总线112的次级电流路径。因为第一二极管360与电阻器r1串联耦合，所以流过次级电流路径的电流流过电阻器r1。此电流可以是附加于通过电阻器r1流到漏极-主体二极管215的电流。在此示例中，由第一二极管360提供的附加的次级电流增加了跨电阻器r1的电压降vr1，这进一步降低了在驱动器晶体管132的漏极处看到的电压。应理解，第一二极管360也可以用于不存在漏极-主体二极管215的情况中。
51.次级esd电路350还可以包括第二二极管365，其中第二二极管365的阳极被耦合到vss总线114并且第二二极管365的阴极被耦合到节点355。在此示例中，第二二极管365被配置为提供从vss总线114到电阻器r1的次级电流路径(例如，在正cdm esd事件期间)。
52.应理解，次级esd电路310和350可以独立存在。例如，芯片100可以包括次级esd电路310和350中的一者，或芯片100可以包括次级esd电路310和350两者。
53.图4a示出了根据某些方面的次级esd电路410的另一个示例性实现方式。在图4a的示例中，次级esd电路被耦合到电阻器r2和驱动器晶体管134(例如，nmos晶体管)之间的节点415。次级esd电路410包括第一二极管420，其中第一二极管420的阳极被耦合到节点415并且第一二极管420的阴极被耦合到vss总线114。换句话说，第一二极管420处于从节点415到vss总线114的正向方向，使得当节点415的电势高于vss总线114的电势时第一二极管420被正向偏置。第一二极管420与电阻器r2串联耦合。
54.在负cdm esd事件期间，第一二极管420导通并且提供从节点415到vss总线114的次级电流路径422。因为第一二极管420与电阻器r2串联耦合，所以流过次级电流路径422的电流流过电阻器r2，跨电阻器r2产生电压降vr2。跨电阻器r2的电压降vr2将驱动器晶体管134的漏极处见到的电压降低到vpad减去vr2，从而增强了驱动器晶体管134的esd保护。
55.第一二极管420和vss总线114之间的虚线指示一个或多个附加的二极管可以与第一二极管420堆叠。因此，在一些实现方式中，次级esd电路410可以包括被耦合在节点415和vss总线114之间的两个或更多个堆叠二极管。可以使用两个或更多个堆叠二极管来增加导通次级电流路径所需的电压。例如，在单个二极管的导通电压低于正常操作期间驱动器晶体管134的漏极处的电压摆动的情况下，可以这样做以防止次级电流路径在驱动器130的正常操作期间意外导通。
56.在这方面，图4b示出了其中次级esd电路410还包括与第一二极管420串联耦合的第二二极管425的示例。在此示例中，在负cdm esd事件期间，第一二极管420和第二二极管425提供从节点415到vss总线114的次级电流路径。此外，在此示例中，次级电流路径422的
导通电压是第一二极管420的导通电压和第二二极管425的导通电压之和。二极管420和二极管425处于从节点415到vss总线114的正向方向，使得当节点415的电势高于vss总线114的电势时，二极管420和二极管425被正向偏置。
57.次级esd电路410还可以包括第三二极管430，其中第三二极管430的阳极被耦合到vss总线114并且第三二极管430的阴极被耦合到节点415。在此示例中，第三二极管430被配置为提供从vss总线114到电阻器r2的次级电流路径(例如，在正cdm esd事件期间)。应理解，在一些实现方式中可以省略第三二极管430。
58.返回参考图4a，在一些实现方式中，芯片100可以包括被耦合到电阻器r1和驱动器晶体管132之间的节点455的另一个示例性次级esd电路450。次级esd电路450包括第一二极管460，其中第一二极管460的阳极被耦合到节点455并且第一二极管460的阴极被耦合到vss总线114。第一二极管460与电阻器r1串联耦合。
59.在负cdm esd事件期间，第一二极管460导通并且提供从节点455到vss总线114的次级电流路径。因为第一二极管460与电阻器r1串联耦合，所以流过次级电流路径的电流流过电阻器r1。此电流可以是附加于通过电阻器r1流到漏极-主体二极管215的电流。在此示例中，由第一二极管460提供的附加的次级电流流量增加了跨电阻器r1的电压降vr1，这进一步降低了在驱动器晶体管132的漏极处看到的电压。应理解，第一二极管460也可以用于不存在漏极-主体二极管215的情况中。
60.第一二极管460和vss总线114之间的虚线指示一个或多个另外的二极管可以与第一二极管460堆叠。在这方面，图4b示出了一个示例，其中次级esd电路450还包括在节点455和vss总线114之间与第一二极管460串联耦合的第二二极管465。二极管460和二极管465处于从节点455到vss总线114的正向方向，使得当节点455的电势高于vss总线114的电势时二极管460和465被正向偏置。
61.次级esd电路450还可以包括第三二极管470，其中第三二极管470的阳极被耦合到vss总线114并且第三二极管470的阴极被耦合到节点455。在此示例中，第三二极管470被配置为提供从vss总线114到电阻器r1的次级电流路径(例如，在正cdm esd事件期间)。应理解，在一些实现方式中可以省略第三二极管470。
62.应理解，次级esd电路410和次级esd电路450可以独立存在。例如，芯片100可以包括次级esd电路410和次级esd电路450中的一者，或芯片100可以包括次级esd电路410和次级esd电路450两者。
63.图5示出了根据某些方面的次级esd电路510的另一个示例性实现方式。在图5的示例中，次级esd电路510被耦合到电阻器r2和驱动器晶体管134(例如，nmos晶体管)之间的节点515。次级esd电路510包括虚设pmos晶体管520，其中pmos晶体管520的源极和栅极被耦合到vdd总线112，并且pmos晶体管520的漏极被耦合到节点515。在此示例中，pmos晶体管520用作与电阻器r2串联耦合的二极管。
64.在负cdm esd事件期间，焊盘电压vpad上升到高于vdd总线112的电压。由于pmos晶体管520的漏极经由电阻器r2被耦合到i/o焊盘110，并且pmos晶体管520的栅极被耦合到vdd总线112，所以漏极处于比栅极更高的电势。当漏极和栅极之间的电势差超过pmos晶体管520的阈值电压时，pmos晶体管520导通并且提供522从节点515到vdd总线112的次级电流路径。流过次级电流路径522的电流流过电阻器r2，跨电阻器r2产生电压降vr2。跨电阻器r2
的电压降vr2将驱动器晶体管134的漏极处的电压降低到vpad减去vr2，从而增强了驱动器晶体管134的esd保护。
65.次级esd电路510还可以包括虚设nmos晶体管530，其中nmos晶体管530的源极和栅极被耦合到vss总线114并且nmos晶体管530的漏极被耦合到节点515。在此示例中，nmos晶体管530用作与电阻器r2串联耦合的二极管。在此示例中，nmos晶体管530被配置为提供从vss总线114到电阻器r2的次级电流路径(例如，在正cdm esd事件期间)。
66.应理解，虚设pmos晶体管520和虚设nmos晶体管530可以独立存在。例如，次级esd电路510可以包括虚设pmos晶体管520，但是不包括虚设nmos晶体管530。在另一个示例中，次级esd电路510可以包括虚设nmos晶体管530，但是不包括虚设pmos晶体管520。在另一个示例中，次级esd电路510可以包括虚设pmos晶体管520和虚设nmos晶体管530两者。
67.在一些实现方式中，芯片100还可以包括另一个次级esd电路550，其被耦合到电阻器r1和驱动器晶体管132之间的节点555。次级esd电路550包括虚设pmos晶体管560，其中pmos晶体管560的源极和栅极被耦合到vdd总线112并且pmos晶体管560的漏极被耦合到节点555。在此示例中，pmos晶体管560用作与电阻器r1串联耦合的二极管。
68.在负cdm esd事件期间，焊盘电压vpad上升到高于vdd总线112的电压。由于pmos晶体管560的漏极经由电阻器r1被耦合到i/o焊盘110并且pmos晶体管560的栅极被耦合到vdd总线112，所以漏极处于比栅极更高的电势。当漏极和栅极之间的电势差超过pmos晶体管560的阈值电压时，pmos晶体管560导通并且提供从节点555到vdd总线112的次级电流路径。因为pmos晶体管560与电阻器r1串联耦合，所以流过次级电流路径的电流流过电阻器r1。此电流可以是附加于通过电阻器r1流到漏极-主体二极管215的电流。在此示例中，由pmos晶体管560提供的附加的次级电流增加了跨电阻器r1的电压降vr1，这进一步降低了在驱动器晶体管132的漏极处看到的电压。应理解，在不存在漏极-主体二极管215的情况下也可以使用虚设pmos晶体管560。
69.次级esd电路550还可以包括虚设nmos晶体管570，其中nmos晶体管570的源极和栅极被耦合到vss总线114并且nmos晶体管570的漏极被耦合到节点555。在此示例中，nmos晶体管570用作与电阻器r1串联耦合的二极管。在此示例中，nmos晶体管570被配置为提供从vss总线114到电阻器r1的次级电流路径(例如，在正cdm esd事件期间)。
70.应理解，虚设pmos晶体管560和虚设nmos晶体管570可以独立存在。例如，次级esd电路550可以包括虚设pmos晶体管560，但是不包括虚设nmos晶体管570。在另一个示例中，次级esd电路550可以包括虚设nmos晶体管570，但是不包括虚设pmos晶体管560。在另一个示例中，次级esd电路550可以包括虚设pmos晶体管560和虚设nmos晶体管570两者。
71.还应理解，次级esd电路510和次级esd电路550可以独立存在。例如，芯片100可以包括次级esd电路510和次级esd电路550中的一个，或芯片可以包括次级esd电路510和次级esd电路550两者。
72.图6示出了根据某些方面的次级esd电路610的另一个示例性实现方式。在图6的示例中，次级esd电路610被耦合到电阻器r2和驱动器晶体管134(例如，nmos晶体管)之间的节点615。次级esd电路610包括钳位设备，该钳位设备包括钳位晶体管630和触发设备620(例如，rc触发设备)。钳位晶体管630被耦合在节点615和vss总线114之间。触发设备620被配置为在正常操作期间关断钳位晶体管630。触发设备620被配置为在esd事件(例如，负cdm esd
事件)期间使钳位晶体管630导通，以提供次级电流路径624。
73.在图6的示例中，钳位晶体管630利用nmos晶体管实现，其中nmos晶体管的漏极被耦合到节点615，nmos晶体管的源极被耦合到vss总线114，并且nmos晶体管的栅极被耦合到触发设备620的输出622。在此示例中，触发设备620通过在钳位晶体管630的栅极上施加超过钳位晶体管630的阈值电压的电压来使钳位晶体管630导通。应了解，钳位晶体管630不限于nmos晶体管并且可以用另一种类型的晶体管来实现。
74.在负cdm esd事件期间，触发设备620使钳位晶体管630导通，提供从节点615到vss总线114的次级电流路径624。流过次级电流路径的电流流过电阻器r2，跨电阻器r2产生电压降vr2。跨电阻器r2的电压降vr2将驱动器晶体管134的漏极处的电压降低到vpad减去vr2，从而增强了驱动器晶体管134的esd保护。
75.在一些实现方式中，芯片100还可以包括被耦合到电阻器r1和驱动器晶体管132之间的节点655的另一个次级esd电路650。次级esd电路650包括钳位设备，该钳位设备包括钳位晶体管670和触发设备660(例如，rc触发设备)。钳位晶体管670被耦合在节点655和vss总线114之间。触发设备660被配置为在正常操作期间关断钳位晶体管670。触发设备660被配置为在esd事件(例如，负cdm esd事件)期间使钳位晶体管670导通以提供次级电流路径。
76.在图6的示例中，钳位晶体管670利用nmos晶体管而被实现，其中nmos晶体管的漏极被耦合到节点655，nmos晶体管的源极被耦合到vss总线114，并且nmos晶体管的栅极被耦合到触发设备660的输出662。应了解，钳位晶体管670不限于nmos晶体管并且可以用另一种类型的晶体管来实现。
77.在负cdm esd事件期间，触发设备660使钳位晶体管670导通，提供从节点655到vss总线114的次级电流路径。因为钳位晶体管670与电阻器r1串联耦合，所以流过次级电流路径的电流流过电阻器r1。此电流可以是附加于通过电阻器r1流到漏极-主体二极管215的电流。在此示例中，由钳位晶体管670提供的附加的次级电流增加了跨电阻器r1的电压降vr1，这进一步降低了在驱动器晶体管132的漏极处看到的电压。应了解，钳位晶体管670也可以用于不存在漏极-主体二极管215的情况中。
78.还应理解，次级esd电路610和650可以独立存在。例如，芯片100可以包括次级esd电路610和650中的一者，或芯片100可以包括次级esd电路610和650两者。
79.在一些实现方式中，钳位晶体管630和670可以共享触发设备。在这方面，图7示出了钳位晶体管630和670共享触发设备720的示例。触发设备720的输出722被耦合到钳位晶体管630和670的栅极。在图7中示出的示例中，钳位晶体管630和670中的每一者是利用nmos晶体管而被实现的。然而，应了解，本公开不限于此示例并且钳位晶体管630和670可以利用其他类型的晶体管来被实现。
80.在正常操作期间，触发设备720关断钳位晶体管630和670。因此，钳位晶体管630和670在正常操作期间截止。
81.在esd事件期间，触发设备720使钳位晶体管630导通，这提供了允许电流流过电阻器r2的次级电流路径。如上所讨论的，电流跨电阻器r2产生电压降vr2，这降低了驱动器晶体管134的漏极上的电压。在esd事件期间，触发设备720还使钳位晶体管670导通，这提供了允许电流流过电阻器r1的次级电流路径。
82.图8示出了根据某些方面的触发设备820的示例性实现方式。示例性触发设备820
可以被用于实现上面讨论的示例性触发设备620、660和720中的每一者。在此示例中，触发设备820包括串联耦合在vdd总线112和vss总线114之间的电阻器832和电容器834以形成rc瞬态检测器838。触发设备820还包括反相器840。反相器840的输入842被耦合到电阻器832和电容器834之间的节点836。反相器840的输出844被耦合到触发设备820的输出822，触发设备820的输出822可以被耦合到一个或多个钳位晶体管(例如，钳位晶体管630和670)的栅极。反相器840可以由vdd总线112供电，使得在esd事件(例如，负cdm esd事件)期间，当vdd总线112的电势上升时，反相器840被导通。
83.在正常操作期间，电容器834充电到vdd总线112上的电源电压。因此，在正常操作期间，反相器840的输入842处的电压为高。这导致反相器840的输出844为低，并且因此触发设备820的输出822为低。对于利用一个或多个nmos晶体管实现的一个或多个钳位晶体管的示例，低压关断一个或多个钳位晶体管。
84.在负cdm esd事件期间，电容器834没有时间充电。这是因为esd事件是持续时间比rc瞬态检测器838的rc时间常数短的瞬态事件。因此，反相器840的输入842为低。这使得反相器840的输出844为高，并且因此触发设备820的输出822在esd事件期间为高。对于用一个或多个nmos晶体管实现的一个或多个钳位晶体管的示例，高压在esd事件期间使一个或多个钳位晶体管导通。
85.触发设备720也可以用于初级电流路径中的钳位设备120。在这方面，图9示出了其中触发设备720的输出722被耦合到钳位设备120中的钳位晶体管910的栅极的示例。触发设备720可以用图8中示出的示例性触发设备820来实现。在图9的示例中，钳位晶体管910利用nmos晶体管实现。然而，应理解，本公开不限于此示例，并且钳位晶体管910可以利用另一种类型的晶体管来实现。
86.在正常操作期间，触发设备720关断钳位晶体管910。在esd事件期间，触发设备720使钳位晶体管910导通，这提供了vdd总线112和vss总线114之间的电流路径。
87.在某些方面，esd保护可以被并入到驱动器130中，其中一个或多个驱动器晶体管(例如，晶体管132)在esd事件期间被导通。在这方面，图10示出了esd保护被并入驱动器130中的示例。在此示例中，esd保护电路包括触发设备1020(例如，rc触发设备)和传递电路1040。触发设备1020可以用图8中示出的示例性触发设备820来被实现。然而，应理解，触发设备1020不限于此实现方式。
88.传递电路1040具有第一输入1042、第二输入1044和输出1046。在图10的示例中，第一输入1042被耦合到触发设备1020的输出1022并且输出1046被耦合到晶体管134的栅极。如下面进一步讨论的，传递电路1040将触发设备1020被耦合到晶体管134的栅极以使触发设备1020能够在esd事件期间使晶体管134导通。
89.在正常操作期间，传递电路1040的第二输入1044被配置为接收用于驱动器晶体管134的栅极的驱动信号。驱动信号可以携载将由驱动器130在正常操作期间传输的高速数据。在一些实现方式中，驱动信号可以由耦合到第二输入1044的预驱动器电路1030提供。在正常操作期间，传递电路1040将驱动信号传递到晶体管134的栅极。在esd事件期间，传递电路1040将触发信号从触发设备1020传递到晶体管134的栅极，其中触发信号是使晶体管134导通的信号。因此，传递电路1040允许驱动器130中的晶体管134用于esd保护，同时保持晶体管134的正常功能。
90.在图10的示例中，传递电路1040用or(或)门1050实现。在此示例中，触发设备1020的输出1022在正常操作期间为低。因此，在正常操作期间，or门1050将驱动信号传递到晶体管134的栅极。在esd事件期间，触发输出1022为高。这使得or门1050的输出为高，从而使晶体管134导通。因此，or门1050允许触发设备1020在esd事件期间使晶体管134导通，同时在正常操作期间将驱动信号传递到晶体管134的栅极。应理解，传递电路1040不限于or门，并且可以利用另一种类型的逻辑门或逻辑门的组合来实现。
91.在负cdm esd事件期间，触发设备1020使晶体管134导通，提供从电阻器r2到vss总线114的次级电流路径1052。流过次级电流路径1052的电流流过电阻器r2，跨电阻器r2产生电压降vr2。跨电阻器r2的电压降vr2将晶体管134的漏极处的电压降低到vpad减去vr2，从而增强了晶体管134的esd保护。
92.图11示出了esd保护被并入到驱动器130中的另一个示例。在此示例中，esd保护电路使用驱动器晶体管134和132两者进行esd保护，如下面进一步讨论的。esd保护电路包括触发设备1120(例如，rc触发设备)，该触发设备可以用图8中示出的示例性触发设备820来实现。然而，应理解，触发设备1120不限于此实现方式。在图11的示例中，触发设备1120具有被耦合到反相器840的输出844的第一输出1122。触发设备1120还包括，该第二反相器1130具有被耦合到反相器840的输出844的输入1132和被耦合到触发设备1120的第二输出1124的输出1134。
93.esd保护电路还包括上面讨论的传递电路1040。在图11的示例中，传递电路1040的第一输入1042被耦合到触发设备1120的第一输出1122，传递电路1040的第二输入1044被配置为在正常操作期间接收驱动信号，并且传递电路1040的输出1046被耦合到晶体管134的栅极。在图11的示例中，传递电路1040用or门1050实现。然而，应理解，传递电路1040也可以用其他逻辑门来实现。
94.esd保护电路还包括具有第一输入1142、第二输入1144和输出1148的第二传递电路1140。传递电路1140的第一输入1142被耦合到触发设备1120的第二输出1124，传递电路1140的第二输入1144被配置为在正常操作期间接收驱动信号，并且传递电路1140的输出1148被耦合到晶体管132的栅极。在图11的示例中，传递电路1140用and(与)门1150实现。然而，应理解，传递电路1140也可以用其他逻辑门来实现。
95.在正常操作期间，传递电路1040和1140的第二输入1044和1144接收驱动信号。驱动信号可以携载将由驱动器130在正常操作期间传输的高速数据。在一些实现方式中，驱动器信号可以由预驱动器电路1030提供，该预驱动器电路可以被耦合到第二输入1044和1144。在正常操作期间，传递电路1040和1140将驱动信号相应地耦合到晶体管134和132的栅极。因此，传递电路1040和1140允许驱动器130中的晶体管132和134用于esd保护，同时保留这些晶体管132和134的正常功能。
96.在图11的示例中，第一通路电路1040包括上面讨论的or门1050。or门1050的输入被耦合到触发设备1120的第一输出1122和驱动信号，并且or门1050的输出被耦合到晶体管134的栅极。在此示例中，触发设备1120的第一输出1122在正常操作期间为低。因此，在正常操作期间，or门1050将驱动信号传递到晶体管134的栅极。在esd事件期间，触发设备1120的第一输出1122为高。这使得or门1050的输出为高，从而使晶体管134导通。因此，or门1050允许触发设备1120在esd事件期间使晶体管134导通。
97.在图11的示例中，传递电路1140包括and门1150。and门1150的输入被耦合到触发设备1120的第二输出1124和驱动信号，and门1150的输出被耦合到晶体管132的栅极。在此示例中，触发设备1120的第二输出1124在正常操作期间为高。这使得and门1150在正常操作期间将驱动信号传递到晶体管132的栅极。在esd事件期间，触发设备1120的第二输出1124为低。这导致and门1150的输出为低，这使晶体管132导通，因为在图11中示出的示例中，晶体管132是利用pmos晶体管实现的。
98.因此，在负cdm esd事件期间，触发设备1120使晶体管132和134导通。晶体管132的导通提供了次级电流路径1152。流过次级电流路径1152的电流通过电阻器r1，产生跨电阻器r1的电压降vr1，这降低了晶体管132处的电压，并且因此降低了晶体管132上的电压应力。晶体管134的导通提供了次级电流路径1052。流过次级电流路径1052的电流通过电阻器r2，跨电阻器r2产生电压降vr2，这降低了晶体管134上的电压，并且因此降低了晶体管134上的电压应力。
99.应理解，传递电路1140不限于图11中的示例性实现方式。例如，在晶体管132是nmos晶体管的实现方式中，and门1150可以用or门代替。
100.在某些方面，esd保护可以被并入到阻抗匹配网络中。阻抗匹配网络可以在驱动器侧和/或接收器侧上。在这方面，图12示出了根据某些方面将esd保护并入到阻抗匹配网络中的示例。在此示例中，芯片1200包括第一焊盘1210、第二焊盘1215、第一阻抗匹配网络1230、第二阻抗匹配网络1240和晶体管1260(例如，nmos晶体管)。第一阻抗匹配网络1230被耦合在第一焊盘1210和晶体管1260之间，并且第二阻抗匹配网络1240被耦合在第二焊盘1215和晶体管1260之间。阻抗匹配网络1230和1240可以用于例如差分接收器、驱动器和/或另一个接口电路的阻抗匹配。晶体管1260被耦合在每个阻抗匹配网络和vssa总线之间。
101.第一阻抗匹配网络1230包括多个片1232-1至1232-3，其中每个片包括串联耦合的相应电阻器1234-1至1234-3和相应晶体管1236-1至1236-3(例如，nmos晶体管)。尽管在图12的示例中示出了三个切片，但是应理解，第一阻抗匹配网络1230可以包括任意数目的切片。在正常操作期间，阻抗匹配网络1230的阻抗通过控制接通和关断的片的数目来控制。通过使相应的晶体管导通来导通切片并且通过使相应的晶体管关断来关断切片。
102.第二阻抗匹配网络1240包括多个片1242-1至1242-3，其中每个片包括串联耦合的相应电阻器1244-1至1244-3和相应晶体管1246-1至1246-3(例如，nmos晶体管)。在正常操作期间，阻抗匹配网络1240的阻抗通过控制接通和关断的切片的数目来控制。
103.晶体管1260用于将阻抗匹配网络直接切换到地或另一个极性。在一些实现方式中，晶体管1260可以被省略，晶体管1236-1至1236-3和1246-1至1246-3的源极直接连接到vssa总线。
104.esd保护电路包括esd二极管1212和1217、触发设备1220和钳位晶体管1222。钳位晶体管1222(例如，nmos)被耦合在vcca总线和vssa总线之间。钳位晶体管1222在esd事件期间被触发设备1220触发(即，导通)以在vcca和vssa之间提供放电流路径。在图12中示出的示例中，触发设备1220利用rc触发设备实现，该rc触发设备包括串联耦合在vcca总线和vssa总线之间的电阻器1226和电容器1228，其中触发设备1220的输出1227位于电阻器1226和电容器1228之间的节点1225处。然而，应理解，触发设备1220不限于此示例。
105.触发设备1220的输出1227经由传递电路1252(例如，nand(与非)门)被耦合到第一
阻抗匹配网络1230中的晶体管1236-1至1236-3的栅极，经由传递电路1256(nand门)被耦合到第二阻抗匹配网络1240中的晶体管1246-1至1246-3的栅极，并且经由传递电路1254(例如，nand门)被耦合到晶体管1260的栅极。传递电路1252、1254和1256被配置为在正常操作期间将控制信号传递给晶体管。在此示例中，在esd事件期间，在反相器1224之前获取用于阻抗匹配网络1230和1240中的晶体管以及晶体管1260的触发信号。在此示例中，传递电路1252、1254和1256将来自触发设备1220的触发信号反相，从而执行反相器1224的反相功能。在其他实现方式中可以在反相器1224之后获取传递电路1252、1254和1256的触发信号(例如，在传递电路1252、1254和1256是非反相的实现方式中)。因此，触发信号是在反相器1224之前还是之后被获取取决于实现方式。
106.在esd事件期间，触发设备1220使阻抗匹配网络1230和1240中的晶体管以及晶体管1260导通。这创建了从焊盘1210通过第一阻抗匹配网络1230中的电阻器1234-1至1234-3到vssa的次级电流路径，并且创建了从焊盘1215通过次级阻抗匹配网络1240中的电阻器1244-1至1244-3到vssa的次级电流路径。流过电阻器1234-1至1234-3的电流产生，该ir电压降降低了在esd事件期间在晶体管1236-1至1236-3处看到的电压。流过电阻器1244-1至1244-3的电流产生ir电压降，这降低了在esd事件期间在晶体管1246-1至1246-3处看到的电压。因此，降低了这些晶体管上的电压应力。
107.因此，已经提出了一些示例，其中esd保护可以被并入到驱动器和阻抗匹配网络中以利用现有电路的优势。然而，应理解，此技术不限于驱动器和阻抗匹配网络并且esd保护可以被并入到耦合到i/o焊盘的其他类型的现有接口电路中以利用现有电路。
108.图13概念性地概括了根据本公开的各个方面的上述示例性esd电路方案。根据某些方面的示例性esd电路方案涉及创建一个或多个次级电流路径，该次级电流路径在一个或多个电阻器(例如，电阻器r1和/或电阻器r2)上创建一个或多个电压降。一个或多个电压降降低了一个或多个受保护晶体管(例如，晶体管132和/或晶体管134)看到的电压。受保护的晶体管看到的是vpad减去跨与受保护的晶体管串联耦合的电阻器的电压降，而不是全焊盘电压vpad。
109.例如，次级电流路径可以由次级esd电路(例如，上面讨论的示例性次级esd电路中的任一个或多个)创建。在这方面，图13示出了次级电流路径的次级esd电路1310的示例，该次级esd电路1310被耦合到电阻器r2和晶体管134之间的节点并且被配置为创建通过r2。次级esd电路1310可以利用示例性次级esd电路310、410、510和610中的任一个来实现。然而，次级esd电路1310不限于这些示例。图13还示出了另一个次级esd电路1350的示例，该次级esd电路1350被耦合到电阻器r1和晶体管132之间的节点并且被配置为创建通过r1的次级电流路径。次级esd电路1350可以利用示例性次级esd电路350、450、550和650中的任一个来实现。然而，次级esd电路1350不限于这些示例。
110.还可以通过在esd事件期间(例如，使用触发设备1020或1120)使接口电路(例如，驱动器130)中的现有晶体管(例如，晶体管132或134)导通以创建次级电流路径。次级路径也可以来自驱动器设备(例如，驱动器晶体管132)的寄生元件(例如，漏极-主体二极管215)。通过利用一个或多个预先存在的电阻器(例如，电阻器r1和/或电阻器r2)并且通过一个或多个预先存在的电阻器创建一个或多个次级电流路径，根据各个方面的esd保护方案提供了增强的esd稳健性，而对i/o的性能影响最小。
111.根据本公开的各方面的示例性esd电路方案也适用于以下情况：其中一个或多个受保护的晶体管(例如，晶体管132和134)通过寄生电阻器(例如，由于寄生路由电阻器)被耦合到焊盘。
112.根据本公开的各方面的示例性esd电路方案也适用于不存在电阻器r1和r2的情况。在这些情况下，由次级esd电路或通过使现有晶体管(例如，晶体管132或134)导通创建的次级电流路径降低了焊盘vpad上的电压。这是因为流过次级电流路径的电流减少了流过初级电流路径210的电流量，这减少了初级电流路径210中的电压降(例如，ir电压降)，并且因此减少了焊盘电压vpad。在这些情况下，通过在初级电流路径和次级电流路径之间分流电流以及由此导致的焊盘110上的总电压降低，提供了增强的esd保护。
113.应理解，上面讨论的示例性esd保护方案也可以应用于晶体管(例如，驱动器晶体管132和134)共享公共电阻器的情况。在这方面，图14示出了其中驱动器晶体管132和134共享公共电阻器r的示例。在此示例中，电阻器r被耦合在驱动器晶体管134的漏极和焊盘110之间。电阻器r也被耦合在驱动器晶体管132的漏极和焊盘110之间。
114.在此示例中，由上面讨论的任何示例性esd保护方案创建的次级电流路径使得电流流过公共电阻器r，创建跨公共电阻器r的电压降vr。电压降vr降低了晶体管132和134处的电压，从而增强了对这些晶体管132和134的esd保护。
115.次级电流路径可以由次级esd电路(例如，上面讨论的示例性次级esd电路的任一个或多个)创建。在此情况下，次级esd电路可以被耦合到节点1405，使得流过次级esd电路的电流流过电阻器r。在这方面，图14示出了被耦合到节点1405的次级esd电路1410的示例。可以用示例性次级esd电路310、350、410、450、510、550、610和650中的任一个或多个来实现次级esd电路1410。然而，次级esd电路1410不限于这些示例。
116.还可以通过在esd事件期间使现有的晶体管(例如，晶体管132和/或晶体管134)导通来创建次级电流路径。例如，可以通过利用被耦合到晶体管134的栅极的触发设备1420使晶体管134导通来创建次级电流路径。触发设备1420可以利用上面讨论的示例性触发设备820、1020和1120中的任一个来实现，但是不限于这些示例。触发设备1420可以经由传递电路(图14中未示出)被耦合到晶体管134的栅极，该传递电路被配置为在正常操作期间将驱动信号传递到晶体管134。还可以通过利用被耦合到晶体管132的栅极的触发设备1430来使晶体管132导通，以创建次级电流路径。触发设备1430可以利用上面讨论的示例性触发设备820和1120中的任一个来实现，但是不限于这些示例。触发设备1430可以经由传递电路(图14中未示出)被耦合到晶体管132的栅极，该传递电路被配置为在正常操作期间将驱动信号传递到晶体管132。传递电路的示例包括但不限于传递电路1040和1140。次级电流路径也可以来自驱动器设备(例如，晶体管132)的寄生元件(例如，漏极-主体二极管215)。可以通过次级esd电路、使一个或多个现有晶体管导通和/或寄生元件的任意组合来创建次级电流路径。
117.在一些情况下，焊盘110上的正常操作电压可以较低并且低于二极管的导通电压。例如，在一些情况下，低压接口(例如，驱动器)可能具有低压摆动(例如《0.4v)。在这些情况下，可以使用从焊盘110到vss总线的正向二极管的结构来增强esd保护，这与常规的esd保护方案相反，在常规的esd保护方案中，向上二极管116从焊盘110被耦合到vdd总线。在此结构中，esd期间焊盘110上的电压可以比常规方案低得多，因为esd电流通过正向二极管直接
从焊盘110流到vss总线并且对总线电阻的依赖性较小。
118.图15示出了根据本公开的某些方面的esd保护电路的示例，该esd保护电路包括被耦合在焊盘110和vss总线之间的第一二极管1510和第二二极管1520。第一二极管1510的阳极被耦合到焊盘110，第一二极管1510的阴极被耦合到vss总线。第二二极管1520的阳极被耦合到vss总线并且第二二极管1520的阴极被耦合到焊盘。例如，图15中示出的示例性esd保护电路可以用于低压接口(例如，电压摆动《0.4v)，其在正常操作期间不太可能无意地使二极管1510导通。
119.在负cdm esd事件期间，第一二极管1510导通并且提供从焊盘110到vss总线的电流路径1530。由于与图2中的电流路径210相比，电流路径1530中的元件减少，因此流过第一二极管1510的电流降低了焊盘电压vpad。较低的焊盘电压vpad降低了晶体管132和134上的电压应力。第二二极管1520被配置为(例如，在正cdm esd事件期间)提供从vss总线到焊盘110的电流路径。
120.图16示出了示例，其中esd保护电路包括与第一二极管1510串联耦合的另一个二极管1515。因此，在此示例中，esd保护电路包括焊盘110和vss总线之间的两个堆叠二极管。二极管1510和1515处于从焊盘110到vss总线114的正向方向，使得当焊盘110的电势高于vss总线114的电势时，二极管1510和1515被正向偏置。在此示例中，当vpad超过二极管1510和1520的导通电压之和时，堆叠二极管1510和1520导通，以提供从焊盘110到vss总线的电流路径1530(即，放电路径)。例如，在单个二极管的导通电压低于驱动器130的输出电压摆动的情况下，堆叠二极管1510和1520可以被使用以防止电流路径1530在驱动器130的正常操作期间意外导通。
121.在图16的示例中，esd保护电路还包括与第二二极管1520串联耦合的另一个二极管1525。堆叠二极管1520和1525可以(例如，在正cdmesd事件期间)提供从vss总线到焊盘110的电流路径。
122.应理解，在其他实现方式中，可以在从焊盘110到vss总线的正向方向上将两个以上二极管串联耦合在焊盘110和vss总线之间，并且可以在从vss总线到焊盘110的正向方向上将两个以上二极管串联耦合在焊盘110和vss总线之间。
123.在某些方面，二极管可以被布置在芯片上，以仅使用金属变化提供以下选项：将单个正向二极管1510从焊盘110被耦合到vss总线(例如，如图15所示)，或将一堆正向二极管1510和1515从焊盘110被耦合到vss总线。在一些极端的角(诸如高温使用情况)中，从焊盘110到vss总线的单个二极管(例如，二极管1510)可能导致对i/o的性能影响，因为在较高温度下二极管的导通电压降低。在此类角中，通过相应地编程金属布线，两个二极管可以从焊盘110和vss总线串联耦合。在可以使用单个正向二极管而对性能影响很小或没有影响的其他角，可以通过相应地对金属布线进行编程，将单个正向二极管从焊盘110被耦合到vss总线。因此，二极管可以被布置成使得各种esd保护方案可以容易地用仅金属变化来编程。例如，可以通过改变在芯片制造期间为二极管定义金属布线的一个或多个掩模，来对金属变化进行编程。
124.图17图示了根据某些方面的用于驱动器的静电放电(esd)保护的方法1700，该驱动器具有被耦合到焊盘的输出。
125.在框1710处，在esd事件期间，被耦合在焊盘与接地总线之间的一个或多个二极管
被导通，其中该一个或多个二极管处于从焊盘到接地总线的正向方向。例如，在esd事件期间，当焊盘(例如，焊盘110)上的电压超过一个或多个二极管的导通电压时，一个或多个二极管(例如，二极管1510和1515)可以导通。esd事件可以包括带电设备模型(cdm)事件或另一种类型的esd事件。
126.在某些方面，一个或多个二极管包括单个二极管(例如，二极管1510)。在这些方面，方法1700还可以包括在正常操作期间，利用驱动信号驱动驱动器，其中驱动信号使得驱动器在驱动器的输出处产生小于单个二极管的导通电压的电压摆动。驱动信号可以包括数据信号或控制信号。
127.在某些方面，一个或多个二极管包括两个或更多个二极管(例如，二极管510和515)的堆叠。在这些方面，方法1700还可以包括在正常操作期间，利用驱动信号驱动驱动器，其中该驱动信号使得驱动器在驱动器的输出处产生小于两个或更多个二极管的堆叠的导通电压的电压摆动。驱动信号可以包括数据信号或控制信号。两个或更多个二极管的堆叠的导通电压等于两个或更多个二极管的单独导通电压之和。
128.在某些方面，方法1700还可以包括，在正常操作期间，用驱动信号驱动驱动器，其中驱动信号使驱动器在驱动器的输出产生0.4v或更小的电压摆动。
129.图18图示了对芯片上的静电放电(esd)保护进行编程的方法1800。芯片(例如，100)包括二极管(例如，二极管1510、1515、1520和1520)。通过对芯片上的金属布线进行编程，芯片上的二极管提供了对用于esd二极管保护的二极管数目进行编程的选项。
130.在框1810处，确定要用于esd保护的二极管的数目。例如，可以基于芯片的使用情况、芯片的工艺角等来确定要用于esd保护的二极管的数目。
131.在框1820处，基于所确定的二极管数目，对芯片上的金属布线进行编程以将二极管中的一个或多个二极管耦合在焊盘与接地总线之间。例如，对金属布线进行编程可以包括对定义金属布线的图案的一个或多个掩模(例如，一个或多个光掩模)的图案进行编程。在此示例中，一个或多个掩模可以被用于通过蚀刻芯片上的金属层来形成金属布线的光刻工艺中。
132.在某些方面，方法1800可以包括确定芯片上的二极管中的一个的导通电压，其中确定要用于esd保护的二极管的数目包括：基于所确定的导通电压来确定二极管的数目。导通电压可能取决于工艺和/或温度，并且因此，用于芯片esd保护的二极管的数目可能取决于工艺和/或温度。例如，可以通过测量和/或计算机模拟表征二极管来确定导通电压。
133.例如，如果所确定的二极管中的一个的导通电压大于芯片上驱动器的输出电压摆动，则所确定的二极管数目可以是一个。在此示例中，金属布线可以被编程为将二极管中的一个耦合在焊盘与地之间，同时金属布线绕过二极管中的另一个或多个。在此示例中，没有使用二极管中的另一个或多个。
134.在另一个示例中，如果二极管中的一个的所确定的导通电压小于驱动器的输出电压摆动(例如，对于高温使用情况)，则所确定的二极管数目可以是两个或更多个。在此示例中，金属布线可以被编程为将两个或更多个二极管串联耦合在焊盘与地之间。例如，这样做可以防止驱动器的输出电压摆动在正常操作期间无意中导通esd保护。
135.图19图示了根据本公开的某些方面的系统1900的示例。系统1900可以被配置为执行本文讨论的用于编程esd保护的示例性操作中的一个或多个。系统1900包括处理器1920
和被耦合到处理器1920的存储器1910。存储器1910可以存储指令，该指令在由处理器1920执行时使得处理器1920执行本文描述的一个或多个操作。例如，指令可以使处理器1920确定要用于esd保护的二极管的数目和/或基于所确定的二极管数目对芯片上的金属布线进行编程以将二极管中的一个或多个二极管耦合在焊盘与接地总线之间(例如，对定义金属布线的图案的一个或多个光掩模进行编程)。
136.处理器1920可以包括例如一个或多个中央处理单元、数字信号处理器(dsp)、专用集成电路(asic)、现场可编程门阵列(fpga)、分立门或晶体管逻辑、分立硬件部件或其任意组合。存储器1910可以包括例如ram(随机存取存储器)、快闪存储器、rom(只读存储器)、prom(可编程只读存储器)、eprom(可擦除可编程只读存储器)、eeprom(电可擦除可编程只读存储器)、寄存器、磁盘、光盘、硬盘驱动器或任何其他合适的存储介质，或其任意组合。
137.网络接口1930可以被配置为从网络(例如，局域网、广域网等)接收数据，并且将数据提供给处理器1920。网络接口1930还可以被配置为将数据从处理器1920输出到网络。
138.用户接口1940可以被配置为从用户接收数据(例如，经由键盘、鼠标等)，并且将数据提供给处理器1920。用户接口1940还可以被配置为将来自处理器1920的数据输出到用户(例如，经由显示器)。
139.应理解，本公开不限于上面用于描述本公开的各方面的示例性术语。例如，i/o焊盘也可以被称为接口焊盘、集成电路(ic)焊盘、引脚或其他术语。vdd总线也可以被称为电压供应总线、电压供应轨道或其他术语。vss总线也可以被称为接地总线或接地轨。
140.本文使用诸如“第一”、“第二”等名称对元件的任何引用一般不限制这些元件的数目或顺序。而是，这些名称在本文中用作区分两个或更多个元件或元件示例的便利方式。因此，提及第一元件和第二元件并且不意味着只能采用两个元件，或第一元件必须在第二元件之前。
141.在本公开内，词语“示例性”用于表示“用作示例、实例或说明”。本文中描述为“示例性”的任何实现或方面不一定被解释为比本公开的其他方面更优选或更有利。同样，术语“方面”不要求本公开的所有方面都包括所讨论的特征、优点或操作模式。本文关于该值或特性使用的术语“约”旨在指示在规定值或特性的10％以内。
142.提供本公开的前述描述是为了使本领域的任何技术人员能够制造或使用本公开。对本公开的各种修改对于本领域技术人员来说将是显而易见的，并且在不脱离本公开的精神或范围的情况下，本文定义的一般原理可以应用于其他变型。因此，本公开不旨在限于此处描述的示例，而是要符合与此处公开的原理和新颖特征一致的最宽范围。