改进的功率器件的设计和制造的制作方法

背景技术：

1、硅基功率器件长期主导着电力电子器件应用和电力系统应用。另一方面，与硅(eg＝1.1ev)相比，sic是一种具有更宽带隙(eg)(eg＝3.3ev)的材料；因此，sic的阻断电压比si更高。与si(si的击穿电场为0.3×106v/cm)相比，sic的击穿电场(3×106v/cm至5×106v/cm)更高并且是更好的热导体(sic为3.7(w/cm-k)，而si为1.6(w/cm-k))。sic已经成为功率mosfet的首选材料。然而，“即使成功地将sic功率mosfet投入商业市场，但是仍然有多个关键的可靠性问题尚未完全解决”[来源：sic功率mosfet的关键可靠性问题由美国陆军研究实验室的莱利斯、d.哈伯萨特、r.格林和e.穆罗公布于ecs交易，58(4)87-93(2013)，doi：10.1149/05804.0087ecst]。

2、sic存在于被称为多型体的多晶型晶体结构中，例如3c-sic、4h-sic、6h-sic。图1a是b.j.巴利加在先进的高压功率器件概念(施普林格出版社，2011年)中报告的现有技术sic dmosfet结构。图1b图示了为图1a的现有技术sic dmosfet结构而模拟的电场等值线。5-kv屏蔽4h-sic反转模式功率mosfet结构的表面附近的电场分布如图1b所示，以能够对接面闸场效应晶体管(jfet)区域和闸极区域中的电场进行检查。在该现有技术器件中可以观察到p+屏蔽区的边缘处的电场的尖峰，其将产生闸极氧化层中的高电场，从而导致该mosfet器件的性能不良。图1c图示了屏蔽4h-sic反转模式mosfet中的电场分布。图中的模拟结果显示，对于图1a中的现有技术的sic dmosfet结构，闸极氧化层中的电场高达4mv/cm。

3、典型的sic mosfet器件结构(诸如图1a所示的结构)在p井区的拐角处产生高电场集中，这导致在闸极氧化层中产生高电场，尤其是在高汲极偏压(阻断模式)操作期间。4h-sic击穿的高临界电场(≈3mv/cm)会在闸极氧化层中产生非常高(>5mv/cm)的电场。在闸极氧化层中的此类高电场下观察到fowler-nordheim隧穿电流，这可能在闸极氧化层中产生陷井电荷，从而导致器件的可靠性差。

4、si的制程使用掺杂剂扩散等技术，但是这些常规制程无法用于制造sic器件，因为在1800℃以下的温度下，sic中的扩散系数可忽略不计。sic器件是通过离子注入源极区和p井区两者来制造，但是难以在sic中进行离子注入和深离子注入。因此，长期以来，人们一直认为需要对功率器件进行改良，以解决sic功率mosfet的可靠性问题。

5、此外，由于在最先进的sic平面dmosfet上可实现的mos通道迁移率有限(10cm2/vs至25cm2/vs)，因此有必要形成具有亚微米通道长度的mos通道，以使功率mosfet的整体导通电阻不会显著降低。“如果使用不同的屏蔽形成p井区和n+源极区，则两个屏蔽的错位会导致单元每侧的通道长度不一致。为了避免阈值电压(vth)下降和击穿电压(vbr)下降，n+屏蔽相对于p井采用自对准方式。”[来源：1.2kv4h sic dmosfet的设计与制造，由r.huang等人公布于2016年第13届中国国际半导体照明论坛：第三代半导体国际会议(sslchina：ifws)]。dmosfet结构中的p井区和n+源极区之间的偏移形成dmosfet通道区。如果p井区和n+源极区是通过两个单独的屏蔽步骤形成，则这些层之间将不可避免地存在一定量的光刻未对准，从而导致单位单元的两侧上的mos通道长度不一致(或不对称)。采用通常用于大批量半导体制造中的投影光刻技术的两个屏蔽层之间的光刻未对准范围为+/-0.05μm至+/-0.2μm或更大，在没有明显不对称的情况下，这为实际可实现的mos通道长度设置了较低下限。对于0.5μm的目标通道长度，n+源极屏蔽步骤和p井屏蔽步骤之间的+/-0.2μm未对准可导致单位单元的一侧上的mos通道长度为0.3μm，而单位单元另一侧上的mos通道长度为0.7μm。虽然当mos通道长度较长时，mosfet的导通电阻增加，但低于最佳mos通道长度可能会导致不良效应，诸如闸极阈值电压(vth)退化以及其他短通道效应，诸如汲极诱导势垒降低(drain-inducedbarrier lowering,dibl)。

6、文献中已经提出了用于消除p井区和n+源极区之间的未对准的自对准技术。自对准mos通道形成就是此类技术中的一种，其中通道长度由侧壁间隔件沉积和蚀刻限定。图9是r.huang等人在“1.2kv 4h sic dmosfet的设计与制造”中报告的自对准注入技术的现有技术的制程，其中通道长度由侧壁间隔件沉积和蚀刻限定。

7、此外，“虽然sic功率mosfet与硅mosfet有诸多相似之处，但仍存在很多具有挑战性的差异。尤其，4h-sic(eg＝3.26ev)的宽带隙性质既有优点也有缺点，实现了低本质载子浓度和高临界电场的同时对反型层迁移率和钝化介电层的可靠性提出了挑战。”[来源：sic功率mosfet设计面临的挑战，由美国纽约州尼斯卡尤纳市通用电气全球研究中心半导体技术实验室的kevin matocha公布于isdrs 2007，2007年12月12日至14日，美国马里兰州马里兰大学帕克分校]

8、在图1a所示的典型sic平面mosfet结构中，金属氧化物半导体(mos)通道形成在sic的水平或0001晶面上。与垂直侧壁或11-20晶面或10-10的晶面相比，sic的0001晶面上的通道迁移率或场效应迁移率通常比较低。sic的0001晶面上的通道迁移率或场效应迁移率在15cm2/v-sec至25cm2/v-sec的范围内，而相比之下，硅mosfet上的通道迁移率或场效应迁移率可超过350cm2/v-sec。当制作平面sic dmosfet时，导通电阻往往很大，并且mosfet受到场效应通道迁移率的限制。因此，长期以来，人们认为需要对功率器件进行改良，以解决sic mosfet中的低通道迁移率和高导通电阻的问题。

9、此外，“从应用角度看，功率mosfet的阈值电压是重要的设计参数。对于大多数系统应用，最低阈值电压必须保持在1伏以上，从而防止因噪声引起的电压尖峰而形成导通。同时，不期望高阈值电压，因为可用于在通道反型层中产生电荷的电压是由(vg-vt)确定的，其中vg是所施加的闸极偏压，而vt是阈值电压。”[来源：b.j.巴利加，碳化硅功率器件，施普林格出版社(2005)，第234页]

10、图22[来源：b.j.巴利加，碳化硅功率器件，施普林格出版社(2005)，第235页]图示了闸极氧化层厚度为0.1微米时4h-sic平面mosfet的阈值电压。图中还提供了具有相同闸极氧化层厚度的硅功率mosfet的所得结果，以供比较。

11、在竞相使具有高击穿电压额定值的平面闸极sic mosfet实现较低rds,on的情况下，通常采用的做法是使通道长度(lch)尽可能短，从而减少与通道相关的大部分传导损耗。这样做的代价是，随着通道长度变得越来越短，mosfet器件变得容易受到不良现象的影响，诸如dibl效应(汲极诱导势垒降低效应)，这是导致器件性能不佳的原因，包括但不限于高汲极偏压下阈值电压(vth)滚降(roll-off)以及高汲极偏压下汲极泄漏(il)增加。缓解此问题的常规方法是均匀地提高通道区域中的掺杂浓度，但此方法存在高于最佳闸极阈值电压和导通电阻的问题，这可能会抵消缩短通道长度所实现的好处。

12、此外，尤其在电机控制和开关模式电源中，一直存在朝向更高工作频率发展的趋势。在电源中，由于被动组件(电感器和电容器)的尺寸和功率损耗降低，因此在高频率下运行具有吸引力，从而实现更高效、紧凑的系统设计。为了实现在更高频率下运行，使用具有经改良的开关性能的功率晶体管和整流器极其重要。在这方面，sic的电子参数优势将得到显著改善。

13、图27是mps二极管的现有技术的结构，该结构由并联连接的叉指状插脚二极管和肖特基二极管组成，如“t.木本和j.a.库珀的碳化硅技术基础，ieee出版社(2014)，第296页”中所述。如图27中的现有技术所示的mps二极管在顶部具有金属层，该金属层与p+区域形成欧姆接触并且与n-区域形成肖特基接触，因此整个器件由并联连接的叉指肖特基二极管和pin二极管组成。p+阳极区域之间间隔足够远，这使得它们的耗尽区在零偏压或正向偏压下不会产生接触。这将在每个肖特基或非肖特基接触与n+基板之间留下穿过n-漂移区的导电路径。当施加正向偏压时，肖特基或非肖特基区域首先导通，因为在相同的正向电压下，肖特基势垒二极管的电流密度比pin二极管高几个数量级。因此，肖特基或非肖特基区域有效地限制了跨pin区域的压降，并且pin区域不导电。因此，几乎所有的正向电流都是因为电子从n-漂移区通过肖特基或非肖特基接触注入金属而形成。由于p+区域不向漂移区注入空穴，因此不存储少数载子电荷，并且关断瞬态很快，从而最大程度地降低了开关损耗。在不存在电导调制的情况下，漂移区的串联电阻由其厚度和掺杂决定。此类相对较高的电阻导致形成压降vdr，该压降在高电流下占总压降的绝大部分。在肖特基二极管中，在出现高浪涌电流的情况下，这会造成问题，因为纯肖特基二极管会进入热失控状态，造成严重后果。

14、此外，“[一种]碳化硅(sic)器件可包括设置在sic半导体层上方的闸极电极，其中所述sic半导体层包括：第一导电类型的漂移区；邻近所述漂移区设置的井区，其中所述井区为第二导电类型；以及邻近所述井区设置的所述第一导电类型的源极区，其中所述源极区包括源极接触区和夹止区，其中所述夹止区仅部分地设置在所述闸极电极下方，其中所述夹止区中的表面掺杂密度小于2.5×1014cm-2，其中所述夹止区被配置为在电流密度大于所述sic器件的标称电流密度的情况下耗尽，从而增加所述源极区的电阻。”[来源：碳化硅装置及其制造方法由彼得·阿尔芒·洛西、卢比萨·德拉戈柳布·斯特万诺维奇、格雷戈里·托马斯·邓恩、亚历山大·维克托洛维奇·博洛特尼科夫在2018年2月20日以us9899512b2的形式公布]。

15、us20190013312a1公开了分别编号为3、5的基极区，该基极区容纳从上表面2a延伸进入基极区3、5的内部的、编号为4、6的n型第一源极区和第二源极区，并且指出：“第一金属化层在第一表面上方延伸并且与注入结构以及jfet区域直接接触的同时形成jbs二极管。”[来源：具有集成二极管的碳化硅mosfet器件及其制程由马里奥·朱塞佩·萨吉奥、西蒙娜·拉斯村于2019年1月10日在美国专利商标局以us20190013312a1的形式公布]。

16、“一种n-mosfet器件(11)，所述器件在基板(1)和闸极结构(7，8)之间具有n型通道(2)，所述通道(2)由一层n掺杂的锗形成，所述锗层的厚度使得所述通道(2)完全耗尽而无需施加闸极电压，由此所述器件(11)在累积模式下工作。”[来源：锗n-mosfet器件和生产方法由达涅利·凯米、阿萨那西奥斯·迪穆拉斯、让·福佩林、奇亚拉·马尔基奥里、克里斯托夫·p.罗塞尔、玛丽莲·索萨、阿克塞尔m.塔彭尼尔、大卫·j.·韦伯于2011年2月3日以wo2011013042a1的形式公布]。

17、us9318597b2公开了一种包括垂直场效应晶体管(fet)和旁路二极管的半导体器件。它还指出，所述垂直fet器件包括基板、形成在所述基板上的漂移层、闸极接触点和位于与所述基板相对的所述漂移层的第一表面上的多个源极接触点、位于与所述漂移层相对的所述基板的表面上的汲极接触点、以及多个接面植入(junction implant)，所述多个接面植入中的每一者在与所述基板相对的所述漂移层的表面上彼此横向分离并向下朝向所述基板延伸，并且通过在所述漂移层的所述第一表面上放置肖特基金属接触点来形成一个或多个旁路二极管中的每一者，使得每个肖特基金属接触点在所述多个接面植入中的两个接面植入之间运行。[来源：用于将肖特基接触集成到功率晶体管器件中的布局配置由帕拉夫人、爱德华·罗伯特·范布伦特、林成、约翰·威廉姆斯·帕尔穆尔于2016年4月19日在美国专利商标局以us9318597b2的形式公布]。

18、us9876104b2公开了一种多单元mosfet器件，所述器件包括具有集成肖特基二极管的mosfet单元，其中所述mosfet包括在p型井区中形成的n型源极区，所述p型井区形成在n型漂移层中，在所述mosfet的外围形成p型基极接触区，并且所述器件的源极金属化层与邻近所述器件的所述p型基极接触区的n型半导体区形成肖特基接触。[来源：高压半导体器件及其制造方法由凯文·马托查、基兰·查蒂、苏吉特班纳吉于2018年1月23日以us9876104b2的形式公布)。

19、us8436367b1公开了一种场效应型(mosfet、igbt等)sic功率半导体器件，所述器件具有“静音”通道传导、负通道迁移率温度系数、原位“镇流”源极电阻器和优化的单元热管理，以增加安全工作区。通过“主动”通道和“非主动”通道之间的分区以及通过调整感兴趣的温度范围的通道中的载子的迁移率来实现对与汲极电流相关的零温度交叉点(zerotemperature crossover point,ztcp)的位置的控制。”[来源：sic功率垂直dmos，增加了安全操作区域由杜米特鲁·斯杜拉、马克·范登伯格于2013年5月7日在美国专利商标局以us84367b1的形式公开]。

20、考虑到本领域技术人员的知识，长期以来，人们认为需要功率器件具有增加的第三象限交叉电流以克服性能和可靠性问题。

21、此外，图67a图示了垂直平面dmosfet和垂直沟槽umosfet形式的功率mosfet的两种实施方式。术语dmosfet源于相同名称的硅器件，其中n+源极区和p-基极区是由n型杂质和p型杂质通过同一屏蔽开口扩散形成(因此为“双扩散”mosfet)。在sic中，相同的结构通过双注入形成。术语umosfet源自于u形几何结构，但也使用术语沟槽mosfet。从历史上看，第一代sic功率mosfet是umosfet，但很快就加入了离子注入dmosfet。[来源：t.木本，j.a.库珀，《碳化硅技术基础》，ieee出版社(2014)，第320-324页。]

22、由于它们的沟槽几何结构，相对于平面器件(诸如dmosfet)，umosfet既存在机遇也带来挑战。可以在比dmosfet更小的表面区域中制造umosfet，因为mos通道被定向垂直于表面。由于通道长度由外延生长决定，因此也更容易形成短亚微米通道。然而，在晶体的蚀刻非极性面上形成mos通道，并且闸极氧化层的特性不同于(1000)平面上的特性。与垂直侧壁或11-20晶面或10-10晶面相比，0001晶面上的通道迁移率或场效应迁移率通常比较低。在1000平面上，通道迁移率可在15cm2/vs至25cm2/vs的范围内，而在sic的11-20晶面或10-10晶面上，通道迁移率可高达60cm2/vs至80cm2/vs。[来源：t.木本，j.a.库珀，《碳化硅技术基础》，ieee出版社(2014)，第320-324页。]

23、图67b和图67c分别图示了垂直dmosfet和umosfet中的主要电阻，很明显，器件的几何结构有效地消除了存在于dmosfet中的jfet电阻。图67d图示了处于阻断状态的umosfet中的电场，沟槽拐角是出现显著的场拥挤的重要位置。因为氧化物场比半导体中的峰值场高约2.5倍(根据高斯静电定律)，这是umosfet器件设计固有的严重问题。[来源：t.木本，j.a.库珀，《碳化硅技术基础》，ieee出版社(2014)，第320-324页。]

24、因此，长期以来，人们认为需要将平面dmosfet和沟槽umosfet的所需特征组合到单个器件，可以有利地且灵活地将这样的器件设计为利用每个器件结构的特定优点，从而用于给定应用。此外，长期以来，人们认为需要将接面势垒肖特基(junction barrierschottky,jbs)或混合式pin肖特基(mps)整流元件整合到混合dmosfet/umosfet器件几何结构中。

技术实现思路

1、本文公开了本发明的一个或多个方面。

2、在一方面中，本文描述了一种器件。该器件包括位于sic基板上的单位单元。该单位单元包括闸极绝缘膜、井区中的沟槽、具有第二导电类型的第一下沉区和具有第二导电类型的第二下沉区。第一下沉区的深度等于或大于井区的深度。第一下沉区和第二下沉区中的每一者与具有第一导电类型的区域接触以形成p-n接面。

3、在一个实施例中，该器件包括半导体金属绝缘层半导体晶体管组件。

4、在又一个实施例中，井区紧邻绝缘层半导体界面；以及形成在井区内的第一导电类型的源极区。

5、在又一个实施例中，沟槽的深度大于或等于源极区的厚度。

6、在又一个实施例中，第一下沉区位于沟槽下方。

7、在又一个实施例中，第二下沉区的深度小于第一下沉区的深度。

8、在又一个实施例中，第二下沉区的深度大于井区的深度。

9、在又一个实施例中，该器件在闸极绝缘膜中具有小于4毫欧平方厘米的导通电阻、大于1.5伏的闸极阈值电压、大于500伏的击穿电压以及小于3.5兆伏/厘米的电场。

10、在另一方面中，描述了一种包括sic基板上的单位单元的器件。单位单元包括闸极绝缘膜、井区中的沟槽、第二导电类型的第一下沉区、第二导电类型的第二下沉区以及源极区。源极区与第二下沉区直接接触。

11、在一个实施例中，该器件包括半导体金属绝缘层晶体管组件。

12、在另一个实施例中，单位单元还包括第一导电类型的半导体基极，该半导体基极包括漂移区；紧邻绝缘层半导体界面的第二导电类型的井区；以及形成在井区内的第一导电类型的源极区。

13、在又一个实施例中，沟槽的深度大于或等于源极区的厚度。

14、在又一个实施例中，沟槽的深度大于源极区的深度。

15、在又一个实施例中，该器件具有大于10焦耳/平方厘米的崩溃能量，该崩溃能量通过将以焦耳为单位的崩溃能量除以以平方厘米为单位的总晶粒面积来计算。

16、在又一个实施例中，崩溃故障位于单位单元内。

17、在另一方面中，公开了一种包括位于sic基板上的单位单元的器件。单位单元包括闸极绝缘膜、井区中的沟槽、第二导电类型的第一下沉区、第二导电类型的第二下沉区以及源极区。第一下沉区的深度大于第二下沉区的深度。第二下沉层的宽度大于第一下沉层的宽度。

18、在另一个实施例中，第一下沉区位于沟槽下方。

19、在又一个实施例中，第二下沉区的深度小于第一下沉区的深度。

20、在又一个实施例中，第二下沉区的深度大于井区的深度。

21、在又一方面中，公开了一种包括碳化硅(sic)基板上的单位单元的器件。该单位单元包括第一导电类型第一源极区；第一导电类型第二源极区；第二导电类型井区；以及硅化物层。该器件包括垂直碳化硅(sic)双注入金属氧化物半导体场效应晶体管(dmosfet)，该包括位于sic基板背面的汲极端子以及位于sic基板顶面的源极端子。第一导电类型第二源极区的厚度小于第一导电类型第一源极区的厚度。第一导电类型第二源极区散布在第二导电类型井区和硅化物层之间。第一导电类型第二源极区包括位于凹陷的sic沟槽区和第二导电类型井区之间的一片源极区。

22、在一个实施例中，该源极区片包括源极区薄片。

23、在另一个实施例中，第一导电类型第二源极区包括(a)目标厚度和(b)目标掺杂浓度中的至少一者。

24、在又一个实施例中，第一导电类型第二源极区的目标厚度的范围是1nm至1μm，并且目标掺杂浓度的范围是1015cm-3至1021cm-3。

25、在又一个实施例中，第一导电类型第二源极区包括位于硅化物层和第二导电类型井区之间的源极区片。

26、在又一个实施例中，该器件能够在负3伏的汲极电压下承载小于负500毫安的汲极电流。

27、在又一方面中，一种包括碳化硅(sic)基板上的单位单元的器件。该单位单元包括：第一导电类型源极区；第二导电类型井区；以及第二导电类型屏蔽区。第二导电类型屏蔽区被限定在第二导电类型井区内。

28、在一个实施例中，第二导电类型屏蔽区位于金属氧化物半导体场效应晶体管(mosfet)通道内。

29、在另一个实施例中，第二导电类型屏蔽区位于更靠近第二导电类型井区的边缘的位置。

30、在又一个实施例中，第二导电类型井区内的掺杂浓度在横向上是不均匀的。

31、在又一个实施例中，第二导电类型屏蔽区内的掺杂浓度高于第二导电类型井区内的掺杂浓度。

32、在又一个实施例中，第二导电类型屏蔽区延伸超出第二导电类型井区的垂直范围。

33、在又一个实施例中，该器件还包括在第二导电类型井区中的沟槽区。该沟槽区的深度大于或等于第一导电类型源极区的厚度。

34、在又一个实施例中，该器件包括与第二导电类型井区和第一导电类型源极区接触的闸极氧化层。该器件包括双注入金属氧化物半导体场效应晶体管(dmosfet)。

35、在又一个实施例中，该器件包括在金属氧化物半导体场效应晶体管(mosfet)通道内的多个第二导电类型屏蔽区。

36、在又一个实施例中，多个第二导电类型屏蔽区位于更靠近第二导电类型井区域的边缘的位置。

37、在又一个实施例中，多个第二导电类型屏蔽区延伸超出第二导电类型井区的垂直范围。

38、在又一个实施例中，第二导电类型屏蔽区埋入第二导电类型井区内。

39、在又一方面中，公开了一种包括碳化硅(sic)基板上的单位单元的器件。该器件包括第一导电类型源极区；第二导电类型井区；以及第二导电类型屏蔽区。第二导电类型屏蔽区被限定在第二导电类型井区内。第二导电类型屏蔽区将金属氧化物半导体场效应晶体管(mosfet)通道屏蔽以使其免受施加到汲极端子的高电势的影响。

40、在一个实施例中，该器件还包括第二导电类型井区中的沟槽区，该沟槽区的深度大于或等于第一导电类型源极区的厚度。

41、在另一个实施例中，该器件包括大于2.5伏的闸极阈值电压、在0伏的闸极至源极电压下大于3300伏的击穿电压、小于15毫欧平方厘米的导通电阻以及在1500伏的汲极电压下大于4微秒的短路耐受时间。

42、在又一个实施例中，该器件包括大于2伏的闸极阈值电压、在0伏的闸极至源极电压偏压下大于1200伏的击穿电压、小于4.5毫欧平方厘米的导通电阻以及在800伏的汲极电压下大于2.5微秒的短路耐受时间。

43、在又一个实施例中，该器件包括大于2.5伏的闸极阈值电压、在0伏的闸极至源极电压下大于6500伏的击穿电压、小于50毫欧平方厘米的导通电阻以及在3600伏的汲极电压下大于4微秒的短路耐受时间。

44、在又一个实施例中，该器件包括大于2.5伏的闸极阈值电压、在0伏的闸极至源极电压下大于10000伏的击穿电压、小于100毫欧平方厘米的导通电阻以及在5000伏的汲极电压下大于4微秒的短路耐受时间。

45、在又一个实施例中，该器件包括大于2.5伏的闸极阈值电压、在0伏的闸极至源极电压下大于13000伏的击穿电压、小于400毫欧平方厘米的导通电阻以及在10000伏的汲极电压下大于4微秒的短路耐受时间。

46、在又一个实施例中，第二导电类型屏蔽区在关断状态和阻断操作其中之一期间屏蔽金属氧化物半导体场效应晶体管(mosfet)通道，使其免受施加到汲极端子的高电势的影响。

47、在又一方面中，本文描述了一种方法。该方法包括形成碳化硅(sic)金属氧化物半导体场效应晶体管(mosfet)；形成第二导电类型井区；在第二导电类型井区内形成第一导电类型源极区；以及形成第二导电类型屏蔽区。第二导电类型屏蔽区位于第一导电类型源极区之外。

48、在一个实施例中，第二导电类型屏蔽区位于第二导电类型井区内。

49、在另一个实施例中，第二导电类型屏蔽区延伸超出第二导电类型井区。

50、在又一个实施例中，在sic外延芯片上制造sic mosfet，该sic外延芯片的掺杂在1014cm-3至1018cm-3的范围内并且厚度在1微米(μm)至300微米(μm)的范围内。

51、在又一个实施例中，形成第二导电类型井区包括：沉积硬屏蔽，该硬屏蔽包括二氧化硅层、氮化硅层、多晶硅层、氮氧化硅层和金属层中的至少一者并且总厚度在50纳米至5微米的范围内；形成硬屏蔽图案；蚀刻硬屏蔽；以及使用第二导电类型离子进行离子注入和外延生长中的一者。执行离子注入的步骤包括以10kev至1000kev的能量以及1012cm-2至1015cm-2的注入剂量注入第二导电类型离子。该第二导电类型离子包括铝和硼中的一者。

52、在一个实施例中，形成第二导电类型屏蔽区包括形成更靠近第二导电类型井区的边缘的第二导电类型屏蔽区。

53、在另一个实施例中，形成第二导电类型屏蔽区包括形成限制在第二导电类型井区内的第二导电类型屏蔽区。

54、在又一个实施例中，该方法还包括形成金属氧化物半导体场效应晶体管(mosfet)通道。

55、在又一个实施例中，形成第二导电类型屏蔽区包括形成与金属氧化物半导体场效应晶体管(mosfet)通道接触的第二导电类型屏蔽区。

56、在又一个实施例中，形成第二导电类型屏蔽区包括形成与金属氧化物半导体场效应晶体管(mosfet)通道接触的多个第二导电类型屏蔽区。

57、在又一个实施例中，形成第一导电类型源极区包括使用氮离子和磷离子中的一者形成第一导电类型源极区。

58、在又一个实施例中，该方法还包括形成闸极氧化层；形成多晶硅闸极层；形成层间电介质(inter-layer dielectric,ild)层；形成硅化物区域；以及形成互连金属层。

59、在又一个实施例中，形成闸极氧化层包括对二氧化硅层、氮化硅层和氮氧化硅层中的一者的电介层执行热氧化和化学气相沉积(cvd)中的一者或堆栈组合。形成的闸极氧化层的厚度在10纳米至100纳米的范围内。

60、在又一个实施例中，形成多晶硅闸极层包括使用电浆增强化学气相沉积(plasma-enhanced chemical vapor deposition,pecvd)和低压化学气相沉积(low-pressurechemical vapor deposition,lpcvd)中的一者通过原位掺杂和后续推进掺杂中的一者来沉积多晶硅层。

61、在又一个实施例中，形成层间电介质(ild)层包括沉积二氧化硅层、氮化硅层和氮氧化硅层中的至少一者；以及二氧化硅层、氮化硅层和氮氧化硅层的堆栈组合。ild层的厚度大于或等于50纳米。

62、在又一个实施例中，形成硅化物区域包括在暴露的sic表面上形成硅化镍区域。

63、在又一个实施例中，形成第二导电类型屏蔽区包括形成延伸超出第二导电类型井区的垂直范围的第二导电类型屏蔽区。

64、在又一方面中，本文描述了一种方法。该方法包括形成碳化硅(sic)金属氧化物半导体场效应晶体管(mosfet)；形成第二导电类型井区；在第二导电类型井区内形成第一导电类型源极区；以及形成第二导电类型屏蔽区。第二导电类型屏蔽区位于第一导电类型源极区之外。在金属氧化物半导体场效应晶体管(mosfet)通道内的第二导电类型井区中的掺杂浓度是不均匀的。第二导电类型屏蔽区的至少一部分位于第二导电类型井区内。

65、在一个实施例中，第二导电类型屏蔽区在不同位置处的掺杂浓度分布不同。

66、在另一个实施例中，第二导电类型屏蔽区在不同位置处的掺杂浓度分布没有什么不同。

67、在又一方面中，本文描述了一种半导体组件。该半导体组件包括第一导电类型的半导体基极，该半导体基极包括电压阻断层；以及在接触表面上的第二导电类型岛；以及电压阻断层上的金属层。金属层和电压阻断层包括肖特基接触和包括第一导电类型的第一导电类型层，并且该第一导电类型层不与肖特基接触接触，该肖特基接触散布在第二导电类型岛之间。

68、在一个实施例中，第一导电类型层的垂直范围低于第二导电类型岛的底部。

69、在另一个实施例中，第一导电类型层的垂直范围高于第二导电类型岛的底部。

70、在又一个实施例中，第一导电类型层内的掺杂浓度在垂直于肖特基接触的方向上是不均匀的。

71、在又一个实施例中，第一导电类型层的垂直范围高于或低于第二导电类型岛的底部。

72、在又一个实施例中，第一导电类型层的掺杂浓度沿接触表面的任何方向上不发生变化。

73、在又一个实施例中，第一导电类型层的第一掺杂浓度高于漂移区的第二掺杂浓度。

74、在又一个实施例中，第一导电类型层的第一掺杂浓度低于漂移区的第二掺杂浓度。

75、在又一个实施例中，肖特基接触包含包括al、ag、au、mo、ni、ti、w、tixwy、tixny或它们的组合的金属。

76、在又一方面中，一种包括散布在与肖特基层接触的n-区域和n+区域内的p+岛的二极管。

77、在一个实施例中，n+区域的垂直范围低于p+岛的底部。

78、在另一个实施例中，n+区域的垂直范围高于p+岛的底部。

79、在又一个实施例中，n+区域内的掺杂浓度在垂直于肖特基层的方向上是不均匀的。

80、在又一个实施例中，n+区域的垂直范围高于或低于p+岛的底部。

81、在又一方面中，一种包括散布在与肖特基层接触的p-区域和p+区域内的n+岛的二极管。

82、在一个实施例中，p+区域的垂直范围低于n+岛的底部。

83、在另一个实施例中，p+区域的垂直范围高于n+岛的底部。

84、在又一个实施例中，p+区域内的掺杂浓度在垂直于肖特基层的方向上是不均匀的。

85、在又一个实施例中，p+区域的垂直范围高于或低于n+岛的底部。

86、在一方面中，本文公开了一种金属绝缘层半导体场效应晶体管。该金属绝缘层半导体场效应晶体管包括位于sic基板上的单位单元。该单位单元包括在第二导电类型的井区、第一导电类型的源极区、第二导电类型的第一下沉区以及该第二导电类型的第二下沉区中的沟槽。第一下沉区的深度等于或大于井区的深度。第一下沉区和第二下沉区中的每一者与第一导电类型的区域接触，从而形成p-n接面。

87、在一个实施例中，第一下沉区的深度大于第二下沉区的深度。第二下沉层的宽度大于第一下沉层的宽度。

88、在另一方面中，本文公开了一种金属绝缘层半导体场效应晶体管。该金属绝缘层半导体场效应晶体管包括位于碳化硅(sic)基板上的单位单元。该单位单元包括：第一导电类型源极区；第二导电类型井区；以及第二导电类型屏蔽区。第二导电类型屏蔽区位于第一导电类型源极区之外。

89、在一个实施例中，第二导电类型屏蔽区延伸超出第二导电类型井区的垂直范围。

90、在另一个实施例中，该器件还包括位于第二导电类型井区中的沟槽区。该沟槽区的深度大于并等于第一导电类型源极区的厚度。

91、在又一个实施例中，该器件还包括位于沟槽区正下方的第一导电类型的下沉区。

92、在又一方面中，本文公开了一种半导体组件。该半导体组件包括第一导电类型的半导体基极，该半导体基极包括电压阻断层；以及在接触表面上的第二导电类型岛；以及电压阻断层上的金属层。金属层和电压阻断层包括肖特基接触和包括第一导电类型的第一导电类型层，并且该第一导电类型层不与肖特基接触接触，该肖特基接触散布在第二导电类型岛之间。

93、在一个实施例中，第一导电类型层的垂直范围低于第二导电类型岛的底部。

94、在另一个实施例中，第一导电类型层内的掺杂浓度在垂直于肖特基接触的方向上是不均匀的。

95、在又另一方面，本文公开了一种碳化硅二极管。该碳化硅二极管包括散布在第一导电类型的第二区域以及与金属层接触的第一导电类型的第一区域内的第一导电类型岛。

96、附图的简单说明

97、本发明或申请文件包括至少一幅彩色图式。在支付必要费用之后，智慧财产局将应要求提供附带彩色图纸的本发明或本发明之专利申请出版物的副本。

98、图1a图示了b.j.巴利加在先进的高压功率器件概念(施普林格出版社，2011)中报告的现有技术sic dmosfet结构。

99、图1b图示了为图1a中的现有技术sic dmosfet结构模拟的电场等值线。

100、图1c图示了图1a中的现有技术sic dmosfet结构的电场分布。

101、图2a图示了具有p+插塞区的sic dmosfet的实施例，该p+插塞区通过n+源极接触点将p井区接地。

102、图2b图示了图2a中的sic dmosfet结构的击穿模拟。

103、图3图示了sic dmosfet的实施例，其中图2a中的p+插塞区被深p型下沉#1区替代。

104、图4a至图4r为图示了用于制造图3中的sic dmosfet结构的制程步骤的横截面图。

105、图5a图示了sic dmosfet的实施例，其中除了深p型下沉#1区之外，还在n+源极区下方形成了p型下沉#2区。

106、图5b图示了根据图3和图5a所示的实施例设计的sic dmosfet结构的击穿模拟。

107、图6a至图6j为图示了用于制造图5a中的sic dmosfet结构的制程步骤的横截面图。

108、图7a图示了sic dmosfet的实施例，其中在注入p型下沉#1区之前，将沟槽蚀刻到n+源极区中。

109、图7b图示了图7a中的sic mosfet结构的击穿模拟。

110、图8a至图8bb为图示用于制造图7a中的sic dmosfet结构的制程步骤的横截面图。

111、图9图示了用于形成自对准mos通道的现有技术sic dmosfet制程。

112、图10图示了用于去除形成在外围的寄生n+源极区的sic dmosfet结构的实施例。

113、图11a至图11gg为图示了用于制造图10中的sic dmosfet结构的制程步骤的横截面图。

114、图12图示了具有专用制程步骤的sic dmosfet的实施例，该专用制程步骤用于掩蔽器件外围中的n+源极区的注入。

115、图13a至图13gg为图示了用于制造图12中的sic dmosfet结构的制程步骤的横截面图。

116、图14图示了具有专用制程步骤的sic dmosfet的实施例，该专用制程步骤用于掩蔽器件外围中的n+源极区以及主动区中的n+源极区的注入，以实现与p井区的欧姆接触

117、图15a至图15ff为图示了用于制造图14中的sic dmosfet结构的制程步骤的横截面图。

118、图16图示了sic dmosfet的实施例，其中多晶硅闸极金属化层在外围区域中被分段。

119、图17a至图17ff为图示了用于制造图16中的sic dmosfet结构的制程步骤的横截面图。

120、图18图示了sic dmosfet的实施例，其中mos通道的一部分位于(1000)晶面上并且第二部分位于(11-20)晶面或(11-00)晶面上。

121、图19a至图19u为图示了用于制造图18中的sic dmosfet结构的制程步骤的横截面图。

122、图20图示了sic dmosfet的实施例，其中mos通道的一部分位于(1000)晶面上，第二部分位于(11-20)晶面或(11-00)晶面上，p井沟槽更深，并且在n+源极区下方形成第二p井区。

123、图21a至图21v为图示了用于制造图20中的sic dmosfet结构的制程步骤的横截面图。

124、图22为现有技术并且图示了4h-sic平面mosfet的p-基掺杂浓度与阈值电压的关系图。

125、图23a到图23d图示了用于在p井区内的场屏蔽的sic dmosfet结构的实施例。

126、图24a至图24u为图示了用于制造图23a中的sic dmosfet结构的制程步骤的横截面图。

127、图25a到图25d图示了埋在p井结构内形成的用于场屏蔽的sic dmosfet结构的实施例。

128、图26a至图26u为图示了用于制造图25a中的sic dmosfet结构的制程步骤的横截面图。

129、图27为现有技术sic mps二极管的截面示意图。

130、图28a为具有埋置的n+区域的mps二极管结构的实施例。

131、图28b为图28a中描述的实施例的i-v特性。

132、图28c为图28a中的器件的横截面的比较。

133、图29a至图29l为图示了用于制造图28a所示的sic mps二极管的制程步骤的横截面图。

134、图30为mps二极管结构的实施例，其中n+区域的底部高于p+区域的底部。

135、图31a至图31l为图示了用于制造图30所示的sic mps二极管的制程步骤的横截面图。

136、图32a至图32f为具有多个n子区域、p子区域或两者的mps二极管结构的实施例。

137、图33aa至图33al为图示了用于制造图32a所示的sic mps二极管的制程步骤的横截面图。

138、图33ba至图33bl为图示了用于制造图32b所示的sic mps二极管的制程步骤的横截面图。

139、图33ea至图33el为图示了用于制造图32e所示的sic mps二极管的制程步骤的横截面图。

140、图33fa至图33fl为图示了用于制造图32f所示的sic mps二极管的制程步骤的横截面图。

141、图34为mps二极管结构的实施例，该二极管结构具有两种不同类型的p+井，取决于它们的深度与n+层的深度相比。

142、图35a至图35p为图示了用于制造图34所示的sic mps二极管的制程步骤的横截面图。

143、图36a为本发明的器件在w1/d1的变化比率下的阻断性能。

144、图36b为本发明的器件在w1/d1的变化比率下的阻断i-v曲线。

145、图36c为本发明的器件在w1/d1的变化比率下的正向i-v曲线。

146、图36d为本发明的器件在w1/d1的变化比率下的差分比导通电阻的性能。

147、图37a图示了根据一个实施例的dmosfet的器件结构。

148、图37b图示了根据一个实施例的接面型场效应晶体管(jfet)的器件结构。

149、图38图示了根据一个实施例的使用离子注入形成的n型层的示例。

150、图39a至图39c图示了根据各种实施例的jfet中的相对于p+闸极层的n层垂直范围。

151、图40a至图40c图示了根据各种实施例的dmosfet中的相对于p井层的n层垂直范围。

152、图41a至图41e为垂直jfet的横截面示意图，图示了用于图37b所示的器件的制程步骤。

153、图42a至图42d为功率mosfet结构的横截面示意图，图示了用于图37a所示的器件的制程步骤。

154、图43a和图43b图示了使用本发明的示教制造的1200v sic dmosfet的输出和击穿i-v特性。

155、图44a和图44b图示了使用本发明的示教制造的1200v sic mosfet的转移(id v/svgs)特性。

156、图45为对使用本发明的示教制造的1200v sic mosfet进行测量所得的单脉冲崩溃能量。

157、图46为图示了使用这些发明的示教制造并测试单脉冲崩溃能量测试的sicdmosfet的照片。

158、图47a和图47b为使用这些发明的示教制造的两个3.3kv sic mosfet的输出特性。

159、图47c为使用这些发明的示教制造的两个3.3kv sic mosfet的转移特性。

160、图47d为对使用本发明的示教制造的两个3.3kv sic mosfet进行测量的短路测试。

161、图48a图示了双注入金属氧化物半导体场效应晶体管(dmosfet)的单位单元的横截面结构的实施例，该dmosfet包括在第一导电类型第一源极区内的第一导电类型第二源极区。

162、图48b图示了dmosfet的一个或多个单位单元的横截面结构的实施例，包括集成肖特基二极管的一个或多个单位单元，每个dmosfet单位单元包括在第一导电类型第一源极区内的第一导电类型第二源极区。

163、图48c图示了沟槽闸极mosfet的一个或多个单位单元的横截面结构的实施例，包括集成肖特基二极管的一个或多个单位单元，每个mosfet单位单元包括在第一导电类型第一源极区内的第一导电类型第二源极区。

164、图49a至图49t图示了制造图48a中所示的dmosfet结构的制程的实施例。

165、图50a图示了具有常规p-n接面的sic dmosfet与具有去激活p-n接面的sicdmosfet(即，第一导电类型第二源极区)的电压-电流特性的实施例。

166、图50b为图示了与晶粒相关的dmosfet的侧面的实施例的透视图。

167、图50c和50d图示了分别通过mosfet以及通过h桥电路中的本质反并联二极管区的电流流动路径。

168、图51a图示了双注入金属氧化物半导体场效应晶体管(dmosfet)的单位单元的横截面结构的实施例，该dmosfet包括在第一导电类型第一源极区内的第一导电类型第二源极区。

169、图51b图示了dmosfet的一个或多个单位单元的横截面结构的实施例，包括集成肖特基二极管的一个或多个单位单元，每个dmosfet单位单元包括在第一导电类型第一源极区内的第一导电类型第二源极区。

170、图52a至图52t图示了制造图51a中所示的dmosfet结构的制程的实施例。

171、图53a图示了双注入金属氧化物半导体场效应晶体管(dmosfet)的单位单元的横截面结构的实施例，该dmosfet包括与第二导电类型井接触区直接接触的第一金属区。

172、图53b图示了dmosfet的一个或多个单位单元的横截面结构的实施例，包括集成肖特基二极管的一个或多个单位单元，每个dmosfet单位单元包括与相应的第二导电类型井接触区直接接触的第一金属区。

173、图53c图示了通过本质p-n接面二极管区与并联连接到dmosfet的肖特基二极管区的第三象限电流传导的实施例。

174、图53d图示了在将一个或多个肖特基二极管区与dmosfet的一个或多个基极二极管区串联连接后通过dmosfet的第三象限电流传导的实施例。

175、图54a至图54x图示了制造图53a中所示的dmosfet结构的制程的实施例。

176、图55a、图55b和图55c图示了双注入金属氧化物半导体场效应晶体管(dmosfet)的单位单元的横截面结构的实施例，该dmosfet包括分别在三个不同位置处弯曲的第二导电类型井接触区。

177、图55d、图55e和图55f图示了二极管集成dmosfet的一个或多个单位单元的横截面结构的实施例，每个dmosfet单位单元包括分别在三个不同位置处弯曲的第二导电类型井接触区。

178、图56a至图56t图示了制造图55a中所示的dmosfet结构的制程的实施例。

179、图57a至图57t图示了制造图55b中所示的dmosfet结构的制程的实施例。

180、图58a至图58t图示了制造图55c中所示的dmosfet结构的制程的实施例。

181、图59a、图59b和图59c图示了双注入金属氧化物半导体场效应晶体管(dmosfet)的单位单元的横截面结构的实施例，该dmosfet包括分别在三个不同位置处弯曲的第二导电类型井接触区，使第二导电类型井区能够仅通过第二导电类型井接触区与源极金属接触。

182、图59d、图59e和图59f图示了二极管集成dmosfet的一个或多个单位单元的横截面结构的实施例，每个dmosfet单位单元包括分别在三个不同位置处弯曲的第二导电类型井接触区，使第二导电类型井区能够仅通过第二导电类型井接触区与源极金属接触。

183、图59g图示了二极管集成沟槽闸极mosfet的一个或多个单位单元的横截面结构的实施例，包括集成肖特基二极管的一个或多个单位单元，每个mosfet单位单元包括在第一位置处的第二导电类型井接触区，使第二导电类型井区能够仅通过第二导电类型井接触区与源极金属接触。

184、图60a至图60t图示了制造图59a中所示的dmosfet结构的制程的实施例。

185、图61a至图61t图示了制造图59b中所示的dmosfet结构的制程的实施例。

186、图62a至图62t图示了制造图59c中所示的dmosfet结构的制程的实施例。

187、图63图示了功率mosfet的一个或多个单位单元的横截面结构的实施例，该一个或多个单位单元的第一单位单元包括位于半导体基板的水平表面和沟槽侧壁上的第一金属氧化物半导体(mos)界面，并且该一个或多个单位单元的第二单位单元包括仅形成在该沟槽侧壁上的第二金属氧化物半导体(mos)界面。

188、图64a至图64ab为图示了制造图63中所示的mosfet结构的制程的实施例的横截面图。

189、图65图示了功率mosfet的一个或多个单位单元的横截面结构的实施例，该一个或多个单位单元的第一单位单元包括在半导体基板的水平表面和沟槽侧壁上的第一金属氧化物半导体(mos)界面，并且该一个或多个单位单元的第二单位单元包括与mosfet的第一导电类型漂移层相邻形成的金属区。

190、图66a至图66aa为图示了制造图65中所示的mosfet结构的制程的实施例的横截面图。

191、图67a图示了垂直平面dmosfet和垂直沟槽umosfet形式的功率mosfet的两种实施方式。

192、图67b和图67c分别图示了垂直dmosfet和umosfet中的主要电阻，很明显，器件的几何结构有效地消除了存在于dmosfet中的jfet电阻。

193、图67d图示了处于阻断状态的umosfet中的电场，沟槽拐角是显著场拥挤的重要位置。

194、根据附图和下面的详细说明，本实施例的其他特征将会显而易见。

195、具体描述

196、定义与一般技术

197、除非本文另有限定，否则与本发明相关的科学和技术术语应具有本领域普通技术人员通常理解的含义。此外，除非上下文另有要求，单数术语应包括复数，并且复数术语应包括单数。一般而言，本文所述的与半导体处理相关的命名法以及半导体处理技术是本领域中公知且常用的命名法和技术。

198、除非另有说明，否则通常按本领域公知的常规方法执行本发明的方法和技术，并且如在本说明书通篇引用和讨论的各种通用且更具体的参考文献中所述。本文所述的与半导体器件技术、半导体处理和其他相关领域相关的命名法以及流程和技术是本领域中公知且常用的命名法以及流程和技术。

199、为了使图示简单明了，附图图示了构造的一般方式，并且可能省略了众所周知的特征和技术的描述和细节，以避免造成本公开被不必要地模糊化。此外，附图中的元素不一定按比例绘制。例如，相对于其他元素，图中的一些元素的尺寸可能被放大，从而有助于提高对本公开的实施例的理解。不同图中的相同参考编号代表相同的元素。

200、说明书和请求项书中的术语“第一”、“第二”、“第三”、“第四”等(如果有)用于区分类似元素，而不一定是用于描述特定的次序或时间顺序。应当理解，如此使用的术语在适当的情况下是可互换的，例如，使得本文所述的实施例能够以除了本文所示或以其他方式描述的顺序之外的顺序进行操作。此外，术语“包括”和“具有”及它们的任何变体意在涵盖非排他性包含，使得包括一系列元素的制程、方法、系统、物品、器件或装置不一定限于这些元素，但可包括未明确列出的或该制程、方法、系统、物品、器件或装置所固有的其他元素。

201、说明书和请求项书中的术语“左”、“右”、“前”、“后”、“顶部”、“底部”、“上”、“下”等(如果有)用于说明性目的，不一定用于说明永久的相对位置。应当理解，如此使用的术语在适当的情况下是可互换的，例如，使得本文所述的装置、方法和/或制品的实施例能够在除了本文所示或以其他方式描述的方向以外的方向上进行操作。

202、除非明确说明，否则不应将本文所使用的任何元素、行为或指令解释为关键或必要的。此外，如本文所使用的，冠词“一个”和“一”意在包括各项目，并且可以与“一个或多个”互换使用此外，如本文所使用的，术语“组”意在包括各项目(例如，相关项目、无关项目、相关项目和无关项目的组合等)，并且可以与“一个或多个”互换使用。如果仅使用一个项目，则使用术语“一”或类似语言。此外，如本文所使用的，术语“具有”、“拥有”、“有”等意在作为开放式术语。此外，除非另有明确说明，否则短语“基于”意指“至少部分基于”。

203、除非另有说明，否则以下术语和短语应理解为具有以下含义。

204、如本文所用，术语“单位单元”是指半导体中重复出现的半导体中的图案片段。

205、如本文所用，术语“sic”是指作为化合物半导体的碳化硅，是化学式为sic的硅和碳的混合物。硅与碳共价键合。在4h sic中，ramsdell分类方案中包含4h，此处数字表示层数，字母表示bravais晶格。这意味着4h-sic结构具有四个六边形sic层。sic存在于一种称为多型体的多晶型晶体结构中，例如3c-sic、4h-sic、6h-sic。目前，4h-sic被用于功率器件制造。[来源：4h sic mosfet在纳米尺度上的完整分析电势解决方案由m k亚达夫、k p普拉丹和pk萨胡于2016年5.月24日公开·2016越南科技翰林院]

206、如本文所用，术语“基板”是指在其上或其中制造或附接集成电路的组件的支撑材料。

207、如本文所用，术语“jfet”是指接面闸场效应晶体管，它是一种可用作电子控制开关、放大器或电压控制电阻器的三端半导体器件。fet(场效应晶体管)是一种单极晶体管，其中电流载子注入源极端子并且通过半导体材料通道传递到汲极端子，其导电性在很大程度上取决于从控制电极施加到半导体的电场。主要有两种类型的fet，即接面fet和绝缘闸极fet。在接面fet中，闸极通过pn接面与通道隔离。在绝缘闸极fet中，闸极通过绝缘层与通道隔离，使得闸极和通道形成电容器，其中绝缘层作为电容器电介质。

208、如本文所用，术语“mosfet”是指金属氧化物半导体场效应晶体管，它是一种具有源极(s)、闸极(g)、汲极(d)和基极(b)端子的四端器件。mosfet的基极经常连接到源极端子，使其成为类似场效应晶体管的三端器件。

209、如本文所用，术语“dmosfet”是指双注入金属氧化物半导体场效应晶体管。sicmosfet的常见物理结构是4h-sic中的平面双注入mosfet(sic-dmosfet)。

210、如本文所用，术语“掺杂剂”是指通过扩散、涂覆或注入基板(例如改变其性质)从外部来源添加到材料中的杂质。在半导体技术中，可向半导体中添加杂质以改变其电特性，或向材料中添加杂质以产生具有所需电特性的半导体。n型(负)掺杂剂(例如，用于iv族半导体的磷)通常来自元素周期表的v族。当添加到半导体中时，n型掺杂剂会产生一种含有传导电子的材料。p型(正)掺杂剂(例如，用于iv族半导体的硼)通常来自iii族并形成传导电洞(conduction hole，即电子壳中的空位)。

211、如本文所用，术语“汲极”是指接收从源极电极通过晶体管通道的电荷载子的场效应晶体管的电极。

212、如本文所用，术语“源极”是指场效应晶体管中电荷载子的来源连接到的主动区/电极。

213、如本文所用，术语“闸极”是指对与其直接相关联的半导体区域施加影响从而以临时方式改变半导体区域的导电特性(通常产生开/关式开关动作)的控制电极或控制区域。场效应晶体管的控制电极或控制区域位于源极和汲极及它们的区域之间。

214、如本文所用，术语“杂质”是指存在于半导体晶体中的异物(诸如硅中的硼或砷)，它被添加到半导体中以产生p型或n型半导体材料，或以其他方式形成其电特性取决于杂质掺杂剂原子的材料。

215、如本文所用，术语“pn接面”是指p型半导体和n型半导体之间的过渡界面和过渡区。

216、如本文所用，术语“多晶硅”是指硅的多晶形式。

217、如本文所用，术语“p型”是指其中的空穴密度超过传导电子密度的非本质半导体。

218、如本文所用，术语“带隙”是指束缚在其原子核上的电子的能级(价电子)与允许电子自由迁移的能级(传导电子)之间的差异。带隙取决于所涉及的特定半导体。

219、如本文所用，术语“击穿”是指反向偏压半导体器件(例如，p型半导体材料和n型半导体材料之间的反向偏压接面)中从高动态电阻到极低动态电阻的突然变化，其中对于反向施加的电压的小幅增加，反向电流会快速增加，并且器件的行为就好像是它有负电阻一样。

220、如本文所用，术语“通道”是指用于在场效应晶体管的源极和汲极之间传导电流的路径。

221、如本文所用，术语“芯片”是指其上形成一个或多个主动或被动固态电子器件的半导体材料单晶基板。芯片可包含集成电路。在封装并配备外部连接器之前，芯片通常无法使用。

222、如本文所用，术语“接触点”是指与另一电导体或电气组件接触以向该导体或电气组件输送电流或从其输送电流的导体的点或部分。

223、如本文所用，术语“晶粒”是指与半导体切片分离的其上形成一个或多个主动电子元件的一小块半导体材料。有时被称为芯片。n+基板。

224、如本文所用，术语“下沉层”是指dmosfet结构内的关键位置处的深注入区域

225、如本文所用，术语“插塞”是指用于将井和源极接触点接地的结构。

226、如本文所用，术语“漂移层”是指用于支持功率mosfet中的高电压的轻掺杂区域

227、如本文所用，术语“井”是指金属氧化物半导体(mos)晶体管中的某些区域。总是在“井”区域中创造mos晶体管。pmos(正通道mos)晶体管制造在被称为“n井”区域的n掺杂区域。类似地，nmos晶体管(负通道mos)制造在被称为“p井”的“p型”区域。这确保了由于存在晶体管区域和井区之间的反向偏压，两个晶体管之间的通过底面的泄漏较低。

228、如本文所用，术语“源极互连金属化层”是指使用细线金属图案互连数千个mosfet的互连金属化层。

229、如本文所用，术语“自对准”是指半导体器件制造中的处理步骤。通常需要在集成电路制造的不同光刻阶段所制造的结构之间实现精确对准。如果结构是“自对准”的(这意味着在光刻定义的一系列位置中，一个结构被强制进入相对于另一个结构的特定位置)，则可以放宽对光刻对准公差的严格要求。

230、如本文所用，术语“器件”是指在物理上独立的基极中实现客观存在的单个电气元件，在不破坏其所述功能的情况下，该电气元件无法被进一步分割。

231、如本文所用，术语“表面”是指物体的外部或外部边界。

232、如本文所用，术语“沟槽”是指通过使用基板表面上的凹槽或其他凹口对单片集成电路中的电子元件进行电隔离，这些凹槽或凹口可以填充或不填充电绝缘(即电介质)材料。

233、如本文所用，术语“电介质”是指非导电体，也称为绝缘体。

234、如本文所用，术语“迁移率”是指当受到外加电场时载子移动通过半导体的能力。在同一半导体中，电子和空穴通常具有不同的迁移率。

235、如本文所用，术语“rie”是指反应离子蚀刻(reactive ion etching)，rie是用于微加工的蚀刻技术。rie是一种干法蚀刻，其特性与湿法蚀刻不同。rie使用化学反应电浆去除沉积在晶圆上的材料。电浆由电磁场在低压(真空)下产生。来自电浆的高能离子攻击晶圆表面并与之发生反应。

236、如本文所用，术语“ild”是指层间电介质，一种电介质材料，用于在高级集成电路中将布置在多个层级(多级金属化层)中的紧密间隔的互连线电分离。

237、如本文所用，术语“cvd”是指化学气相沉积，它是一种通常在真空下生产高质量、高性能固体材料的方法。在半导体工业中，该制程通常用于生产薄膜。在典型的cvd中，晶圆(基板)暴露于一个或多个挥发性前体，该前体在基板表面上反应和/或分解从而产生所需的沉积物。通常，也会产生挥发性副产物，该副产物通过流经反应室的气流去除。

238、如本文所用，术语“pecvd”是指用于在基板上从气态(气相)到固态沉积薄膜的电浆增强化学气相沉积制程。该制程涉及化学反应，该化学反应在产生反应气体的电浆之后发生。

239、如本文所用，术语“lpcvd”是指低压化学气相沉积技术，该技术利用热量引发前体气体在固体基板上的反应。在表面上发生这种反应形成了固相材料。

240、如本文所用，术语“dibl”是指汲极诱导势垒降低(drain inducedbarrierlowering)，其为mosfet中的短通道效应，最初指的是在较高汲极电压下晶体管阈值电压的降低。在具有长通道的经典平面场效应晶体管中，通道形成的瓶颈发生在离汲极接触点足够远的位置处，通过基板和闸极的组合对其进行静电屏蔽以使其免受汲极电势的影响，因此传统上阈值电压与汲极电压无关。在短通道器件中，这一点已不再适用：汲极电势会对通道进行门控，因此高汲极电压可打开瓶颈，并且提前导通电晶体。

241、如本文所用，术语“icp”是指电感耦合电浆蚀刻技术(inductivelycoupledplasma etching)，该技术通常用于器件制造的专用半导体市场。这项技术可结合化学反应和离子诱导蚀刻两者。对离子通量进行独立控制可实现高度的制程灵活性。icp蚀刻基于使用电感耦合电浆来源。由于rf天线和电浆之间的感应耦合，icp来源产生高密度电浆。位于电浆生成区的天线产生交变rf磁场，并诱导rf电场，从而激发在低压下参与气体分子和原子电离的电子。由于在反应器壁附近不存在电场，因此实际上没有对壁造成离子轰击或腐蚀。

242、如本文所用，术语“p-屏蔽”是指精心设计的p型掺杂区域，其被策略性地置于mosfet通道区域附近或内部，目的是在关断状态和阻断操作期间屏蔽mosfet通道，使其免受施加到汲极端子的高电势的影响。

243、如本文所用，术语“第一导电类型区域”和“第二导电类型区域”分别用于描述n型器件的n型区和p型区。对于p型器件，“第一导电类型区域”和“第二导电类型区域”分别用于描述p型区和n型区。

244、如本文所用，术语“i-v特性曲线”是指电气器件或组件的电流-电压特性曲线或简称为i-v曲线，它是指用于定义其在电路中的操作的一组图形曲线。

245、如本文所用，术语“mv/cm”是指兆伏/厘米，指的是电场的单位。

246、如本文所用，术语“崩溃故障”是指在绝缘材料和半导体材料两者中都可能发生的现象。它是电流倍增的一种形式，可以在原本是良好绝缘体的材料中产生非常大的电流。这是一种电子崩溃。当过渡区中的载子被电场加速到足以通过与束缚电子碰撞产生可移动或自由电子-空穴对的能量时，就会发生崩溃过程。发生击穿时的电压被称为击穿电压。崩溃故障可导致半导体器件结构损坏。

247、如本文所用，术语“崩溃能量”定义为当mosfet被设置为崩溃模式或超过其击穿电压时，mosfet能够承受的能量的量。

248、如本文所用，术语“顶面”是指dmosfet的外侧/顶部。垂直sic dmosfet的顶面可包括源极端子。

249、如本文所用，术语“底面”是指dmosfet的底侧/基座。垂直sic dmosfet的底面可包括汲极端子。

250、如本文所用，术语“正面”是指在前面可见的dmosfet的侧面。

251、如本文所用，术语“背面”是指dmosfet的背侧。垂直sic dmosfet的背面可包括汲极端子。

252、如本文所用，术语“加”是指金属氧化物半导体(mos)晶体管中掺杂浓度过高的特定区域。

253、如本文所用，术语“主动区”是指发生电流传导的dmosfet区域。

254、如本文所用，术语“耗尽区”是指带电载子的流动在给定时间内减少的区域。

255、如本文所用，术语“热预算”是指在给定的高温操作期间转移到晶圆的热能总量。

256、如本文所用，术语“功函数”是指将电子从给定金属的表面移至无穷远处所需的最小能量。

257、如本文所定义，如果两个或更多个元件由相同的材料组成，则它们是“一体的”。如本文所定义，如果两个或更多个元件由不同的材料组成，则它们是“非一体的”。

258、如本文所用，术语“沟槽侧壁”是指形成沟槽区的侧面的壁。

259、如本文所用，术语“底部”是指沟槽区的基部。

260、如本文所用，术语“晶面”是指其中存在大量原子的半导体基板的晶体内部的假想平面。

261、如本文所用，术语“mos界面”是指电互连两个区域的区域/路径。

262、如本文所用，术语“水平表面”是指半导体基板的顶面上的未蚀刻表面。

263、如本文所用，术语“rf”是指射频(radio frequency)。射频是交流电流或电压或磁场、电场或电磁场或机械系统的振荡率。

264、实施例涉及sic dmosfet功率器件，其中p井区有效地屏蔽敏感闸极氧化层，使其免受存在于sic中的高电场的影响，尤其是在高汲极偏压或阻断模式操作期间。

265、一个实施例涉及使用p+插塞通过n+源极接触点将p井区接地。

266、一个实施例涉及使p井区之间的横向间隔足够窄以抑制闸极氧化层中的电场，同时确保导通电阻不高。

267、一个实施例涉及用深p型下沉#1区替换dmosfet的p+插塞区。

268、实施例涉及在mosfet器件结构内的特定位置形成一个或多个深注入下沉区，诸如位于mosfet单位单元的中心处的第一p型下沉区，其深度可等于或大于p井区的深度。

269、实施例涉及在n+源极区下形成第二p型下沉区，其深度可等于或大于p井区，但小于或等于第一p型下沉区的深度。

270、实施例涉及硼注入，可有利地将硼注入用于形成深下沉区，因为硼具有比铝更大的注入范围，可产生更深的注入轮廓

271、实施例涉及形成具有所需形状的第一沟槽，可在形成第一p型下沉区之前，在n+源极区中蚀刻该沟槽，其可用于增加第一p型下沉区的深度。第一沟槽的深度可在0.01μm至2μm的范围内。所得的第一下沉区的深度可能比p井区的深度大0％到100％。第一p型下沉区的深度可以与整个外延层一样大。

272、涉及在n+源极区中形成第一沟槽的实施例可降低或消除用于形成第一p型下沉区的昂贵的超高能注入步骤的需求。

273、涉及第一沟槽的实施例可有利地用于从第一p型下沉区去除n+源极注入，这对于防止通过n+源极注入对第一p型下沉区进行补偿可能是合乎需要的。如果n+源极区与p井区自对准，则这尤其有用。

274、实施例涉及逐渐降低的注入浓度，其可用于形成第一p型下沉区和第二p型下沉区以代替盒形注入轮廓，因为这有利于在高汲极偏压下适当地形成电场。p型下沉区中的掺杂可从接近sic表面的最大值线性变化到等于或略高于p型下沉区的另一端处的漂移层掺杂浓度的值。

275、第一下沉区和第二下沉区的设计的实施例可简化p井区的设计，p井区可设计为支持金属氧化物半导体(mos)通道的形成，并且可有利地设计为实现低导通电阻，而不会影响其他性能指标，诸如反向漏电流和闸极氧化层中的电场。

276、功率电子器件中的sic器件的特点是具有快速开关时间、高阻断电压能力以及在高温下工作的能力。这些特性以及制程的最新进展表明，作为传统硅基(si)器件的接替者，sic有可能彻底改变功率电子器件。与si(si带隙为1.1ev，si的击穿电场为0.3×106v/cm)相比，sic是一种宽带隙材料(3.3ev)并且它的击穿电场(3×106v/cm至5×106v/cm)更高。sic是一种更好的热导体(sic为3.7(w/cm-k)而si为1.6(w/cm-k))，这使得sic器件能够在极高的功率水平下工作，并且仍能耗散所产生的大量多余热量。sic的这些材料特性为在功率器件上使用sic而不是si提供了多种优势。对具有相同结构和尺寸的sic半导体晶粒和si半导体晶粒进行对比时，sic晶粒呈现比si晶粒更低的特定导通电阻和更高的击穿电压。

277、本文公开的实施例提供了针对sic dmosfet设计和制造的新型技术，用于在器件结构上形成电场并降低奇点处的电场集中。本文中的实施例将闸极氧化层区中的电场降低至小于3.5mv/cm并提高器件可靠性。

278、si的制程使用掺杂剂扩散等技术，但这些常规制程无法用于制造sic器件，因为sic的扩散系数在1800℃以下的温度下可忽略不计。sic器件是通过源极区和p井区的离子注入来制造的，但是在sic中进行离子注入，特别是深离子注入是一个难点。在本文实施例中，采用新技术实现了源极区和p井区的深离子注入。

279、与硅器件相比，本文实施例的sic器件的可靠性更高、工作温度更高、效率更高且电压能力更高，这使得它们非常适合电动载具和可再生能源行业。电动载具中的牵引逆变器承受高热(>150℃)，负载循环和可再生能源转换器承受极端环境条件。例如，本文中描述的针对sic器件的实施例将功率转换效率最大化至>98％，同时提供高可靠性，从而使其成为电动载具的理想候选，以最小化对电动载具的操作员而言是昂贵的维护时间和停机时间。

280、所公开的实施例改变了sic功率dmosfet器件能够有效屏蔽敏感闸极氧化层以使其免受存在于4h sic中的高电场的影响的方式，特别是在高汲极偏压(阻断模式操作)期间。

281、在本文实施例中，sic功率dmosfet器件克服了实现低导通电阻以及实现稳健阻断性能之间的权衡，这意味着在靠近闸极氧化层的结构中具有低电场。

282、本文实施例包括包含垂直mosfet的sic功率dmosfet的单位单元。sic功率dmosfet器件的特定区域是由注入、n+源极区、n-漂移层和n+基板形成的p井区。在本文实施例中，在导通状态期间，当闸极电压被施加到该器件(通过n+源极区流入并通过源极金属化层流出)时，电流从汲极垂直流过形成在p井层的顶部处的反型层。在关断状态或阻断状态下，在本文实施例中，在p井和n漂移层接面之间支持电压。在p井和n漂移层之间形成pn接面。在反向偏压中通过该pn接面支撑施加在结构上的电压。

283、在本文实施例中，功率mosfet具有多个物理尺寸，包括：单位单元的节距，其是mosfet的重复单元；通道长度，即形成反型通道的p井部分；两个连续p井之间的距离，称为接面闸场效应晶体管(jfet)区域或jfet间隙；闸极氧化层的厚度；以及层间电介质(ild)层，用于将源极互连金属化层与多晶硅闸极隔离。

284、在本文实施例中，使用sic优于si的优点是，对于类似的芯片尺寸，sic可支持更高的功率密度。sic可支持的电压量可以是si的10倍，sic芯片通过mosfet可承载的电流可以是si的10倍到50倍。sic mosfet形成一种方便的开关，因为可以实现更高的功率密度。性能优势与电压和电流之间的权衡有关。相比之下，sic的电压阻断和电流传导能力大约是si的200倍。

285、在本文实施例中，在sic dmosfet单位单元的中心处的p+插塞被替换为ps#1区。在本实施例中，ps#1区延伸至p井区下方。在阻断条件下，电场或击穿可能发生的主要区域位于sic dmosfet的单位单元的中心处，基本上在ps#1区和n漂移层之间。sic结构倾向于在p井和n漂移层之间击穿，特别是在p井区的弯曲处。在本文实施例中，结构将在ps#1区和n漂移层之间击穿。此处，击穿的位置已经移动朝向单位单元的中心，这导致更靠近闸极氧化区的电场较低。在本实施例中，由于ps#1区，靠近闸极氧化层区的电场降低，这应该使器件更加稳健。

286、本文实施例与现有技术的sic器件在结构上存在差异、制造方法上存在差异、器件功能上存在差异以及器件产生的结果上存在差异。本文实施例的模拟数据显示了结构的性能和结果的差异。除了ps#1区之外，本文实施例的器件还具有位于n+源极区的下方的ps#2区域。这以如下方式改进了实施例中的电场分布：在阻断操作模式期间，在单位单元的更大区域上切断电压，这实现甚至更稳健的操作。在本文实施例中，ps#2区可以比p井区更深并且可以比ps#1区更浅。在本文实施例中，sic dmosfet结构中的所有p型区中，其中最深的是ps#1区，中间的是ps#2区，较浅的是p井区。本文实施例展示了更合适的这些ps#1结构和ps#2结构中的电场形成方式。

287、在本文实施例中，包括ps#2区的另一优势是ps#2用作次级p井区。p井区的设计需要满足多个不同的约束条件。p井区中的电剂量可以足够大，从而实现所需的击穿电压，同时，在形成mos通道的闸极氧化层区附近的p井区的掺杂可以足够低，从而实现合理的低阈值电压。

288、在本实施例中，p井区现在可以满足相互矛盾的要求。通过将ps#2置于n+源极区的下方，放宽了p-井区的设计，p-井区目前仅用于通道限定和通道形成。在本文实施例中，不必将p井设计为用于支持击穿电压。本文实施例为设计者提供了更大的灵活性，以设计仅适合于mos通道形成的p井区。

289、在本文实施例中，在将沟槽蚀刻到位于sic dmosfet的单位单元中间的n+源极区之后，形成ps#1。这种沟槽的优势是，它使电场位置进一步远离闸极氧化层界面，到达sicdmosfet的单位单元中间。在本实施例中，将凹沟槽蚀刻到n+源极区中有效地创建了更深的ps#1区。电场进一步远离闸极氧化层区，这将有助于实现更强大的阻断能力。在本文实施例中，做沟槽的原因之一是因为难以在sic中进行离子注入，尤其是深离子注入。由于存在源极沟槽，因此可以形成深ps#1下沉区。在本文实施例中，蚀刻沟槽然后进行离子注入，允许形成更深的ps#1区，这是有效的并实现了功能性。

290、在本文实施例中，由于沟槽有助于形成更深的ps#1，因此允许通过减少氧化物来形成更薄的氧化层区。sic dmosfet需要更厚的氧化层，以防止它们在电介质场中击穿。在本文实施例中，通过引入p型下沉区，可以使用较薄的氧化层。

291、在本文实施例中，使用一系列屏蔽步骤，然后进行离子注入或蚀刻以及沉积步骤来制造sic dmosfet器件。在本文实施例中，使用用于屏蔽晶圆的特定部分或器件的特定部分的光刻技术，并执行特定步骤，然后移除该屏蔽，并执行其他步骤来制作一系列结构的情况下生产单位单元。最小化步骤的数量对于实现成本效益非常重要。也就是说，如果能够以某种方式减少步骤的数量，结构成本就会更低。此外，制造sic的特定步骤是昂贵的，而本文实施例使这些昂贵的步骤的数量最小化。例如，在sic中，离子注入是相对昂贵的步骤。使用离子注入制成p井、p插塞和n+源极区。离子注入是昂贵的步骤，尤其是更深度的离子注入更为昂贵。因此，尽量减少深离子注入具有重要意义。此外，p型注入的成本是n型注入的5倍到10倍，因为p型注入需要在更高的温度(400-1000℃)下进行，而相比之下，n型注入可以在室温下进行。因此，减少p型注入也至关重要。

292、在实施例中，本文中晶圆首先经历一系列离子注入步骤，通常称为制程的前端，然后进行高温退火，用于退火去除注入损伤并电激活注入。该制程的后端通常包括形成闸极氧化层、ild和其他金属化步骤。

293、在本文实施例中，为了制造sic dmosfet结构，将使用光刻技术来屏蔽晶圆的特定部分以创建p井区，随后，可使用下一屏蔽步骤来实现n+源极区，随后将使用另一屏蔽步骤来实现p+插塞区。需要对晶圆进行退火以激活注入区。在此之后，可以通过热氧化物或使用沉积的氧化物来生长闸极氧化层或闸极电介质。可使用多晶硅或其他难熔金属形成闸极金属化层。然后选择性地对闸极金属化层进行图案化和蚀刻以进入n+源极区，随后沉积ild，然后对其进行图案化以实现用于为n+源极区创建这些欧姆接触的窗口。对于汲极区域，可以在晶圆的背面(即汲极)上实现欧姆接触。在制程结束时，使用源极互连金属化层来连接各种单位单元。

294、通常在几个屏蔽步骤中产生sic mosfet。这些屏蔽步骤中的一些屏蔽步骤可用于形成注入区，而其他屏蔽步骤用于形成诸如闸极氧化层、ild等结构。本文实施例均在11个屏蔽步骤中完成，而不增加用于任何附加特征(如实施例中的ps#1、ps#2、源极沟槽形成或其他结构)的屏蔽步骤。

295、在sic中，离子注入是一种引入掺杂剂的方法，因为扩散效果不佳。因此，要实现使ps#1区比p井区更深，需要更高的注入能量。在本文实施例中，通常使用铝或硼来实现sic中的p型区。因此，为了实现ps#1区和深ps#1区，在本文实施例中，使用硼注入来替代铝注入，因为对于给定能量，硼注入可产生比铝注入更深的区域。实现深ps#1区的另一种方式是使用更高的能量，并且仍然使用铝作为p型掺杂。

296、在本文实施例中，形成p井区，随后形成n+源极区。在形成n+源极区的同时，执行离子注入以实现ps#2区。相同的屏蔽步骤用于形成n+源极区和ps#2区。在本文实施例中，这使得能够在n+源极区的正下方实现ps#2区。

297、在本文实施例中，使n+源极注入与p井注入自对准，以减少或甚至消除如果在不同屏蔽步骤中实现两个区域可能发生的未对准。

298、在本文实施例中，为了实现亚0.5微米通道长度或亚1微米通道长度，使用传统注入屏蔽步骤形成第一p井区。沉积足够厚度的电介质层，然后使用光刻技术可以有选择地对该层进行图案化，然后进行离子注入，从而实现p井区。一旦完成此步骤，第二电介质层沉积在该图案化的第一电介质层的顶部，然后进行无图案蚀刻。这产生了电介质间隔区域，该区域随后限定了经受n+源极注入的区域。因此，通过选择适当的第二电介质层的厚度，可以限定mos通道长度。

299、在这里的实施例中，为了实现0.5微米宽的通道，首先使用传统的光刻技术创建一个p井区，例如可以沉积和图案化二氧化硅层，然后可以沉积第二个厚度等于0.5微米的二氧化硅层。把这层蚀刻下来时，就会发现有一个间隔物，也是0.5微米。当人们进行n+源极植入时，实际上会有一个0.5微米的mos通道长度。

300、在实施例中，通道的长度不是由光刻技术的限制形成的，而是由沉积电介质层的能力形成的，例如二氧化硅可以更好地控制。人们可以以比光刻技术更高的分辨率来沉积电介质或二氧化硅层。

301、在一种称为减法的方法中，该制程首先制造一个n+源极，然后沉积一个电介质层，再通过多晶硅的变化形成p+层。这里的实施例采用加法，第一个做p井区，然后沉积有一定厚度的电介质，这将确定通道长度，然后放入n+源极。因此，与现有技术的sic dmosfet的形成方式相比，本实施例中的n+和p井区的顺序是相反的。

302、这里的实施例避免了在闸极区植入n+源极区。在sic mosfet结构中，存在一个寄生的npn晶体管，它不是在正常工作期间被触发，而是在你以极高的速度将该器件从关到开或从开到关时被触发。

303、在这里的实施例中，进入n+源极区的沟槽是在植入ps#1区之前形成的，导致ps#1区更深。但这样做的另一个好处是，可以从不希望植入n+源极区的部分移除n+源极区。因此，这就是在n+源极区蚀刻沟槽的次要好处。同样的遮蔽步骤用于进行sic干蚀，然后植入ps#1区域。这只需通过一个遮蔽步骤即可实现。在一个实施例中，ps#2区域与n+源极区域一起以相同的遮蔽步骤形成。sic沟槽和ps#1区域再次使用相同的遮蔽步骤形成。在这个实施例中，使用两个遮蔽步骤制作四个特征。

304、在这里的实施例中，ps#1下沉区的成本降低了，因为不必采用深层离子植入法。深度离子植入，属高剂量，价格昂贵。而在外围，有一个深的p+也是有益的，以防止可能形成的击穿区。在这里的实施例中，避免了外围的击穿区，因为使用单一的步骤来创建ps#1和沟槽。当以自对准的方式形成mos通道时，在有p井区域的地方都会形成n+源极区，甚至延伸到器件的外围。在这里的实施例中，避免了由于沟槽和ps#1的形成而在外围的击穿。

305、图2a所示的一个实施例是一个sic dmosfet的横截面结构的单元格。该器件的关键区域是p井区203，是通过离子植入或p型种(如铝或硼)的外延再生长形成。有一个n+源极区204，n-漂移层202，和一个n+基板201。在导通状态下，当闸极电压被施加到多晶硅闸极206上时，电流从汲极201垂直流过在p井层203顶部形成的反转层，通过n+源极区204，并通过源极金属化层208流出。在关断状态或阻断状态下，一个电压被支持在p井区203、n-漂移层202接面上，并且在p井区和n-漂移层之间形成一个pn接面。施加到结构上的电压在反向偏压下被支持在这个pn接面上。在功率mosfet中，有几个关键特征，其中包括单元格的间距，即mosfet的重复单位，通道长度，即p井区中形成反转通道的部分，两个连续的p井区之间的距离，称为jfet区域或jfet间隙，以及闸极氧化物205的厚度。另一个特征是ild层207，用于将源极互连金属化层208与多晶硅闸极206绝缘。在单元格的最中心，有一个p+插塞209，它与n+源极金属化层接地。sic dmosfet中p+插塞的目的是通过n+源极接触点将p井区接地。通常情况下，如图2a所示，p+插塞的植入深度要比p井区域浅一些。dmosfet器件结构可导致p井区203的角部出现高电场集中，从而导致闸极氧化层205中出现高电场，特别是在高汲极偏压(阻断模式)操作期间。4h-sic中击穿的高临界电场(≈3mv/cm)导致闸极氧化物中出现非常高的(>5mv/cm)电场。在闸极氧化物中如此高的电场下，可以观察到fowler-nordheim隧道电流，这可能会导致闸极氧化物中出现被困电荷，从而导致器件可靠性差。在这里的实施例中，p井区(jfet区域)之间的横向间距被做得足够窄，以抑制闸极氧化物中的电场，同时确保mosfet的导通电阻足够低。

306、图2b是图2a中所示的sic mosfet的击穿模拟。模拟结果显示，电场峰值位于p井区的角落，这导致闸极氧化层中存在一定的高电场。电场强烈地集中在p井区的角落，因为那是最大曲率的区域。(本实施例有局限性)

307、图3所示的一个实施例是一个sic dmosfet的横截面单元格。该器件的关键区域是p井区303，是通过离子植入或p型种(如铝或硼)的外延再生长形成。有一个n+源极区304，n-漂移层302，和一个n+基板301。在导通状态下，当闸极电压被施加到多晶硅闸极306上时，电流从汲极301垂直流过在p井层303顶部形成的反转层，通过n+源极区304，并通过源极金属化层308流出。在功率mosfet中，有几个关键特征，其中包括单元格的间距，即mosfet的重复单位，通道长度，即p井区中形成反转通道的部分，两个连续的p井区之间的距离，称为jfet区域或jfet间隙，以及闸极氧化物305的厚度。另一个特征是ild层307，用于将源极互连金属化层308与多晶硅闸极306绝缘。这里，图2a的sic dmosfet的p+插塞区域209被一个深p型下沉#1(p-type sinker#1,ps#1)区域309取代。ps#1区域的深度大于p井区的深度。在关断状态或阻断状态下，图2a所示的结构将在p井区203和n-漂移层202之间击穿，特别是在p井区的曲率处。但是随着图3中ps#1区域309的引入，电场或将发生击穿的主要区域，现在是在图的最中心，基本上是在ps#1区域309和n-漂移层302之间。更深的ps#1区域的存在导致电场峰值位置从p井区303的角落移动到ps#1区域309。在高汲极偏压操作期间，4h-sic的电场峰值位置已经远离了闸极氧化物305。现在闸极氧化物305中的电场比图2a器件的电场要低。

308、图4a至图4r描述了图3所示结构的制造过程。sic dmosfet的制造过程是在sic基板401上，首先使用4h-sic si-面磊晶圆，其掺杂度(1014-1018cm-3)和厚度(1μm至300μm)适合图4a所示的外延层402。在图4b中沉积了一个空白的硬屏蔽403(包括cvd沉积的二氧化硅、氮化硅、氧氮化硅或金属层，如镍，厚度从50nm到5μm不等)，然后使用光刻技术进行图案化，然后进行干蚀刻(例如使用反应性离子蚀刻)，如图4c所示。在图4d中进行p型植入404(由硼或铝组成，能量范围为10kev至800kev，植入剂量范围为1012cm-2至1015cm-2)，以创建图4e中的p井区405。移除屏蔽403，并沉积另一个硬屏蔽层406(包括cvd沉积的二氧化硅、氮化硅、氧氮化硅或金属层，如镍，厚度从50nm到5μm不等)，并在图4f中图案化，以定义n+源极区。请注意，单元格的中心被掩盖了，用于源极(src)的植入。如图4g所示，src(n+源极区)407是通过植入n型(n+)杂质408(包括氮或磷，能量范围从10kev到500kev，植入剂量范围从1013cm-2到1016cm-2)形成的。去除硬屏蔽406后，另一个硬屏蔽层409被沉积并在图4h中图案化。图4h中的ps#1区411是通过植入p型杂质410形成的。深层ps#1区域可以使用铝或硼的离子植入法形成，这些是4h-sic中常用的p型掺杂物。硼可以有利地用于形成这种深p型下沉区，因为与铝相比，它的植入范围明显更高，而且使用硼的深植入可以用较低的离子植入能量形成。在一个例子中，与p井区相比，ps#1区域可以用硼植入法形成，深度高出20-50％。硼植入物可包括能量范围从10kev到800kev，植入剂量范围从1012cm-2至1015cm-2。在本发明的一个相关实施例中，ps#1区域的掺杂曲线可以通过逐渐降低的掺杂浓度形成，在sic表面有一个高峰值。ps#1区域的这种梯度掺杂曲线可以防止在三维景观中形成尖角，并有利于在高汲极偏压操作期间将峰值电场扩散到更大的区域，从而导致更高的击穿电压。在一个例子中，ps#1区域可以在靠近sic表面，通过在1019cm-3至1020cm-3范围内的峰值掺杂形成，该掺杂随着进入碳化硅的深度而线性减少，达到背景n漂移层掺杂(在1014-1016cm-3范围内)。ps#1区的线性梯度掺杂曲线导致足够部分的汲极电势被支持在ps#1区，而不仅仅是在n-漂移区。这导致了一个伪电荷平衡的结构，促进了更大的sic区域的击穿，导致了击穿时的临界电场较低，从而使闸极绝缘体中的电场较低。随后是图4i中硬屏蔽409的去除(使用本领域人士通常采用的干法或湿法蚀刻技术)。然后，在图4j中，作为闸极氧化物的氧化层412被热生长或使用化学气相沉积(cvd)沉积。闸极氧化物的厚度可以从10纳米到100纳米。干式或湿式热氧化都可用于使氧化物增加。电浆增强cvd(pecvd)或低压cvd(lpcvd)可用于闸极氧化物沉积。然后在图4k的顶部413上沉积多晶硅闸极层。多晶硅层可以使用pecvd或lpcvd进行沉积。多晶硅层可以使用硼或磷进行简并掺杂，可以在原位或在随后的步骤中进行。原位掺杂可以通过在多晶硅沉积化学过程中加入ph3前体来进行。多晶硅的沉积后掺杂可以通过沉积一层pocl3，然后在700-900℃的温度下进行驱动步骤。如图4l所示，在上面沉积一个硬屏蔽414，并进行图案化。多晶硅闸极层413是通过使用图4m中的图案化屏蔽层414进行蚀刻。然后从图4n中的顶部移除屏蔽层414。在晶圆上沉积层间电介质(ild)层415(包括50纳米到-1000纳米厚的二氧化硅、氮化硅、氧氮化硅层或其叠加组合)；在上面沉积和图案化硬屏蔽416，以定义ild开口；如图4o所示，使用硬屏蔽416对ild层进行图案化。此外，使用图4p中相同的屏蔽416对闸极氧化物进行蚀刻。然后去除屏蔽416，在图4q中暴露的sic表面上形成一个硅化镍区域417。互连金属层418(al或ag或au)在图4r中的芯片顶部和底部被沉积和图案化。

309、本发明的作者认识到，图1a中的现有技术装置的主要问题是，p井区不能有效地屏蔽敏感的闸极氧化物，不受在4h-sic中存在的高电场的影响，特别是在高汲极偏压(阻断模式操作)时。更深的ps#1区域的存在导致电场峰值位置从p井区的角落移动到ps#1区域。在高汲极偏压操作期间，4h-sic的电场峰值位置已经远离了闸极氧化物。

310、这个实施例的优点是，击穿位置从p井区域的角落移到了新形成的ps#1区域的底部，既远离了闸极氧化界面，又深入了半导体。现在，包含ps#1区域的器件结构的闸极氧化物中的电场明显低于现有技术的器件，这可见于图5b中使用silvacoatlas的器件模拟。

311、图5a所示的一个实施例是一个纵向功率dmosfet的横截面单元格。该器件的关键区域是p井区503，是通过离子植入或p型种如铝或硼的外延再生长形成。有一个n+源极区504，n-漂移层502，和一个n+基板501。在导通状态下，当闸极电压被施加到多晶硅闸极506上时，电流从汲极501垂直流过在p井层503顶部形成的反转层，通过n+源极区504，并通过源极金属化层508流出。在功率mosfet中，有几个关键特征，其中包括单元格的间距，即mosfet的重复单位，通道长度，即p井区中形成反转通道的部分，两个连续的p井区之间的距离，称为jfet区域或jfet间隙，以及闸极氧化物505的厚度。另一个特征是ild层507，用于将源极互连金属化层508与多晶硅闸极506绝缘。在这里，除了在图3所示的一个实施例中已经描述过的ps#1区域509之外，还在n+源极区域504下形成了第二个p型下沉#2(ps#2)区域510。ps#2区域的形成比p井区503更深，但比ps#1区域509更浅。例如，ps#2区域510可以比p井区域503深20％，而ps#1区域509可以比ps#2区域510深20％。

312、ps#2区域的存在导致ps#1和ps#2区域在高汲极偏压操作下共享峰值电场。ps#2区域的存在缓解了高汲极偏压条件下器件结构中电场峰值的局部最大值。在图1a所示的现有技术sic mosfet中，p井区的设计需要满足相互冲突的要求。在n+源极区下的p井区的电剂量必须足够高，以防止在非状态(高汲极偏压)操作下的触穿击穿。但是，与此同时，p井区的表面掺杂必须足够低，以保持合理的较低的闸极阈值电压和器件导通电阻。在这种情况下，本实施例中引入的ps#2区域可以被认为是一个二级p井区域，其设计的主要目的是防止触穿击穿，并在高汲极偏压操作下适当地塑造电场曲线。ps#2区域的存在释放了主要p井区设计中的约束，可用于与导通状态相关的器件指标，如闸极阈值电压和导通电阻。由于引入了ps#2区域，p井区的设计不必以支持击穿电压为目标，这给设计者提供了更大的灵活性，能够适当地设计p井区以单单形成mos通道。

313、根据图3和图5a中描述的两个实施例设计的sic dmosfet的击穿模拟图5b显示，电场峰值位置已经从p井区域的角落移到了单元格的中心，导致闸极氧化层的电场更低。

314、图6a至图6j描述了图5a所示结构的制造过程。sic dmosfet的制造过程是在sic基板601上，首先使用4h-sic si-面磊晶圆，其具有适合图6a所示的外延层602的掺杂度(1014-1018cm-3)和厚度(1μm至300μm)。在图6b中沉积了一个空白的硬屏蔽603(包括cvd沉积的二氧化硅、氮化硅、氧氮化硅或金属层，如镍，厚度从50nm到5μm不等)，然后使用光刻技术进行图案化，然后进行干蚀刻(例如使用反应性离子蚀刻)，如图6c所示。在图6d中进行p型植入604(由硼或铝组成，能量范围为10kev至800kev，植入剂量范围为1012cm-2至1015cm-2)，以创建图6e中的p井区605。移除屏蔽603，并沉积另一个硬屏蔽层606(包括cvd沉积的二气化硅、氮化硅、氧氮化硅或金属层，如镍，厚度从50nm到5μm不等)，并在图6f中图案化，以定义n+源极区。请注意，单元格的中心被掩盖了，用于源极(src)的植入。如图6g所示，src(n+源极区)607是通过植入n型(n+)杂质608(包括氮或磷，能量范围从10kev到500kev，植入剂量范围从1013cm-2到1016cm-2)形成的。图6h中的ps#2区609是通过植入p型杂质610形成的。深层ps#2区域可以使用铝或硼的离子植入法形成，这些是4h-sic中常用的p型掺杂物。硼可以有利地用于形成这种深p型下沉区，因为与铝相比，它的植入范围明显更高，而且使用硼的深植入可以用较低的离子植入能量形成。若使用铝，ps#2区域可包括能量范围从100kev到1mev，植入剂量范围从1013cm-2至1016cm-2。若使用硼，ps#2区域可包括能量范围从50kev到800kev，植入剂量范围从1013cm-2至1016cm-2。用于形成n+源极区的硬屏蔽606也用于定义离子植入的ps#2区。在这种情况下，ps#2区域是在n+源极区域下自我对齐的。去除硬屏蔽606后，另一个硬屏蔽层612被沉积并在图6i中图案化。ps#1区611是通过植入p型杂质613形成的，该杂质可包括铝或硼。硼可以有利地用于形成ps#1区域，因为与铝相比，它的植入范围明显更高，而且使用硼的深植入可以用较低的离子植入能量形成。若使用铝，ps#1区域可包括能量范围从100kev到1mev，植入剂量范围从1013cm-2至1016cm-2。若使用硼，ps#1区域可包括能量范围从50kev到800kev，植入剂量范围从1013cm-2至1016cm-2。ps#2区域可以高于p井区的深度，但低于ps#1区域的深度形成。作为该实施例的第二个例子，ps#2区域可以比p井区深20％，而ps#1区域可以比ps#2区域深20％。在本发明的一个相关实施例中，ps#1区域和ps#2区域的掺杂曲线可以通过逐渐降低的掺杂浓度形成，在sic表面有一个高峰值。ps#1区域和ps#2区域的这种梯度掺杂曲线可以防止在三维景观中形成尖角，并有利于在高汲极偏压操作期间将峰值电场扩散到更大的区域，从而导致更高的击穿电压。作为例子，ps#1和ps#2区域可以分别借在靠近sic表面和靠近n+源极区，且范围在在1019cm-3至1020cm-3的峰值掺杂形成。在ps#1和ps#2区域的掺杂浓度可能会随着进入碳化硅的深度而线性下降到背景n-漂移层的掺杂(在1014-1016cm-3范围内)。ps#1/ps#2区的线性梯度掺杂曲线导致有足够部分的汲极电势被支持在ps#1/ps#2区，而不仅仅是在n-漂移区。这导致了一个伪电荷平衡的结构，促进了更大的sic区域的击穿，导致了击穿时的临界电场较低，从而使闸极绝缘体中的电场较低。在图6j中，去除硬屏蔽612(干法或湿法蚀刻)是在ps#1区域的形成之后进行的。建立图5a所示结构的过程中的其余步骤完全遵循图4j至图4r所示的相同步骤。

315、这种具有一定深度的ps#1和ps#2区域的"阶梯式"排列，在高汲极偏压操作下，可以使闸极氧化物中的电场更低。然而，ps#2区域的另一个好处是p井区可以做得更浅，植入剂量更低，这可以降低器件的导通电阻，同时提高闸极阈值电压，从应用角度看，这两点都是可取的。因此，通过本发明的教导，可以更好地权衡关闭状态和开启状态的性能。

316、图7a所示的一个实施例是一个sic dmosfet的横截面单元格。该器件的关键区域是p井区703，是通过离子植入或p型种如铝或硼的外延再生长形成。有一个n+源极区704，n-漂移层702，和一个n+基板701。在导通状态下，当闸极电压被施加到多晶硅闸极706上时，电流从汲极701垂直流过在p井层703顶部形成的反转层，通过n+源极区704，并通过源极金属化层708流出。在功率mosfet中，有几个关键特征，其中包括单元格的间距，即mosfet的重复单位，通道长度，即p井区中形成反转通道的部分，两个连续的p井区之间的距离，称为jfet区域或jfet间隙，以及闸极氧化物705的厚度。另一个特征是ild层707，用于将源极互连金属化层708与多晶硅闸极706绝缘。在这里，在植入ps#1区709之前，在n+源极区704中蚀刻了一个沟槽711。这里在n+源极区域704下的ps#2区域710是在ps#1区域709之外形成的。ps#2区域的形成比p井区703更深，但比ps#1区域709更浅。最好是将电场位置尽量远离闸极氧化界面，以获得器件运行的强大阻断能力，从而提高器件的可靠性。将击穿位置移到离闸极氧化层705最远的单元格中间是一个实施例，通过在n+源极区704中蚀刻凹槽711，已经有效地创造了一个比图3和图5a中更深的ps#1区域，并将电场移到离闸极氧化区域更远的地方。

317、在p型下沉区域中，ps#1区域的设计深度最大。虽然硼植入是在sic技术中创造这种深p型区域的一种技术，但当你考虑到现有的商用离子植入器的最大范围时，就会发现sic中的离子植入不是一个简单的过程，深层离子植入尤其困难。n+源极区也被称为源极沟(source trench)，它的作用是可以用较低的离子植入能量实现ps#1区，从而降低这一植入步骤的成本和时间，而不会影响植入深度。在这里的实施例中，在植入n+源极区之后，但在植入ps#1区之前，可以在sic上干法蚀刻沟槽。用于ps#1植入的同一硬屏蔽层可用于蚀刻sic中的源极沟。在这个实施例中，首先对硬屏蔽层进行图案化，然后将沟槽干蚀刻在sic中，紧接着对ps#1区域进行离子植入。源极沟的形成自然地延长了ps#1区域的深度。因此，ps#1区域可以用较低的离子植入能量来实现，这就降低了这一植入步骤的成本/时间，而不会影响到植入深度。源极沟的形成也消除了n+源极区，使p井区与n+源极欧姆接触直接连接，从而使p井接地，p井区与n+源极区短路。

318、根据图7a中描述的实施例设计的sic dmosfet的击穿模拟，即图7b，显示电场峰值位置已经从p井区域的角落移到了单元格的中心，导致闸极氧化层的电场更低。

319、图8a至图8bb描述了图7a所示sic dmosfet结构的制造过程。sic dmosfet的制造过程是在sic基板801上，首先使用4h-sic si-面磊晶圆，其适合的掺杂度(1014-1018cm-3)和厚度(1μm至300μm)，供图8a所示的外延层802。在图8b中沉积了一个空白的硬屏蔽803(包括cvd沉积的二氧化硅、氮化硅、氧氮化硅或金属层，如镍，厚度从50nm到5μm不等)，然后使用光刻技术进行图案化，然后进行干蚀刻(例如使用反应性离子蚀刻)，如图8c所示。在图8d中进行p型植入804(由硼或铝组成，能量范围为10kev至800kev，植入剂量范围为1012cm-2至1015cm-2)，以创建图8e中的p井区805。移除屏蔽803，并沉积另一个硬屏蔽层806(包括cvd沉积的二氧化硅、氮化硅、氧氮化硅或金属层，如镍，厚度从50nm到5μm不等)，并在图8f中图案化，以定义n+源极区。如图8g所示，n+源极区807是通过植入n型(n+)杂质808(包括氮或磷，能量范围从10kev到500kev，植入剂量范围从1013cm-2到1016cm-2)形成的。图8h中的ps#2区809是通过植入p型杂质810形成的。深层ps#2区域可以使用铝或硼的离子植入法形成，这些是4h-sic中常用的p型掺杂物。硼可以有利地用于形成这种深p型下沉区，因为与铝相比，它的植入范围明显更高，而且使用硼的深植入可以用较低的离子植入能量形成。从图8i的顶部移除图案化硬屏蔽806。另一个硬屏蔽层811在图8j中的顶部形成，并在图8k中图案化。图8l中，图案化的屏蔽811被用来在基板上蚀刻812，以创造一个凹陷区域。作为凹陷区域813的源极沟是通过穿透图8m中的源极区在基板中形成的。图8n中的p型植入814是为了创建ps#1区域而进行的。若使用铝，ps#1区域可包括能量范围从100kev到1mev，植入剂量范围从1013cm-2至1016cm-2。若使用硼，ps#1区域可包括能量范围从50kev到800kev，植入剂量范围从1013cm-2至1016cm-2。图8o中的ps#1区815是通过自动对位植入p型杂质形成的。正如在上述实施例中更完整地描述的那样，ps#1/ps#2区域的线性梯度掺杂曲线可能更适合用来代替均匀(突然)的掺杂曲线，这导致有足够部分的汲极电势被支持在ps#1/ps#2区域，而不仅仅在n-漂移区域。这导致了一个伪电荷平衡的结构，促进了更大的sic区域的击穿，导致了击穿时的临界电场较低，从而使闸极绝缘体中的电场较低。

320、在p型下沉区域中，ps#1区域通过使用硼植入技术被设计成具有最大的深度，沟槽的形成自然地延长了ps#1区域的深度。用于蚀刻源极沟槽811的相同硬屏蔽被用来定义ps#1区域。对于本发明领域的人来说，sic沟槽可以用干式蚀刻技术形成，包括反应性离子蚀刻、电感耦合电浆(icp)-rie等。虽然图7a中显示该沟槽区域的侧壁坡度为90°，但形成侧壁角度较小(60-90°)的沟槽区域是有利的，因为这将减少ps#1区域的曲率，从而提高器件的阻断性能。

321、从图8p的顶部移除图案化硬屏蔽811。在图8q中，形成了一个用于闸极氧化的氧化层816。在图8r的顶部817上沉积多晶硅闸极层。多晶硅层可以使用pecvd或lpcvd进行沉积。多晶硅层可以使用硼或磷进行简并掺杂，可以在原位或在随后的步骤中进行。原位掺杂可以通过在多晶硅沉积化学过程中加入ph3前体来进行。多晶硅的沉积后掺杂可以通过沉积一层pocl3，然后在700-900℃的温度下进行驱动步骤。如图8s所示，在上面沉积一个硬屏蔽818，并进行图案化。多晶硅闸极层817是通过使用图8t中的图案化屏蔽层818进行蚀刻。然后从图8u中的顶部移除屏蔽层818。在图8v的晶圆上沉积了一层间介电层(ild)819(包括50nm-1000nm厚的二氧化硅、氮化硅、氧氮化硅层或其叠加组合)。在图8w中，沉积一个硬屏蔽820并进行图案化，以确定ild的开口。如图8x所示，ild层使用硬屏蔽820进行图案化。此外，使用图8y中相同的屏蔽820对闸极氧化物816进行蚀刻。然后在图8z中移除屏蔽820。在图8aa中，暴露的sic表面上形成了一个硅化镍区域821。互连金属层822(铝(al)或银(ag)或金(au))在图8bb中的芯片顶部和底部被沉积和图案化。

322、此处实施例的优点是，通过蚀刻源极沟区，在植入ps#1区之前，击穿位置已被进一步移入半导体，并远离闸极氧化层。由于碳化硅的固有硬度，离子植入掺杂物的观察范围(深度)明显低于在硅内的时候。例如，在碳化硅中形成深层(>0.3μm)的离子植入层需要极高的植入能量(>300kev)，这需要双重或三重电离的植入种类，这大大降低了这些离子植入步骤的通量并增加了成本。如本实施例所述形成源极沟，就不需要双重/三重电离植入步骤，可以利用低成本、高通量的单电离植入来实现ps#1区域。

323、本实施例涉及sic dmosfet功率器件，可用于制造自对准功率mosfet。

324、一个实施例涉及到提高mos通道密度。

325、一个实施例涉及到提高有效场效应迁移率。

326、一个实施例涉及到改进设备的可靠性。

327、一个实施例涉及到在给定的芯片尺寸下降低导通电阻。

328、一个实施例涉及到自对准功率器件的设计和制造。

329、一个实施例涉及到设计和制造具有亚微米通道长度的mos通道。

330、一个实施例涉及到去除无意中在器件外围形成的寄生n+源极区。

331、一个实施例涉及到器件主动区中的p井区与源欧姆接触的适当接地。

332、一个实施例涉及到去除形成在自对准功率器件的主动区和外围区的寄生npn晶体管。

333、一个实施例涉及到适当位置的源极沟与离子植入的p+插塞区域的组合，以使主主动mosfet区中的p井区适当接地，并去除形成在mosfet外围的寄生n+源极区域。

334、一个实施例涉及到在mosfet外围形成高掺杂的p+插塞区域，特别是在闸极垫(gate pad)和闸极总线(gate bus)区域下。

335、一个实施例涉及到在快速开关转换期间，由于基极偏压效应导致阈值电压降低，在脆弱的位置抑制mosfet的假导通。

336、一个实施例涉及改进mosfet的最大额定dv/dt。

337、一个实施例涉及改进mosfet的最大崩溃式能量等级。

338、一个实施例涉及到利用一个专门的制程步骤来掩盖器件外围的n+源极区植入。在本实施例中，p+插塞区域首先形成，而源极沟则是在后来的ild蚀刻步骤中创建的。

339、一个实施例涉及到在侧壁隔板形成后和n+源极植入前应用的专用硬屏蔽。该层防止在器件外围形成n+源极区，因此避免了器件外围的寄生npn结构。

340、一个实施例涉及到一个放置在n+源极区下面并与主p井区电连接的p井区(p井#2)。p井#2在n+源极的植入下提供额外的电剂量，以防止伸入式击穿，特别是在源极沟形成后。

341、一个实施例涉及到一个专门的制程步骤，用于掩盖器件外围的n+源极区以及主动区单元格中间的n+源极区的植入，以实现与p井区的欧姆接触。

342、一个实施例涉及在器件外围形成分段式多晶硅闸极金属化层，而不是连续的闸极总线，这将减少mosfet的闸极基极电容。

343、一个实施例涉及mosfet闸极电容的降低。

344、一个实施例涉及改进mosfet的开关转换速度。

345、本文所述的实施例显示了设计和制造自对准sic dmosfet功率器件的新颖技术。由于sic平面dmosfet可实现的迁移率有限，有必要形成亚微米长度的n井通道，以便mosfet的整体功率和导通电阻不会下降。

346、在mosfet中，由于p井和n+源极区之间的偏移，形成了通道区。如果p井和n+源极区是由两个独立的掩蔽步骤形成的，就会出现光刻错位，这将导致单元格两边的mosfet通道长度不对称。在本文所述的实施例中，为了尽量减少mos通道长度的这种不对称性，p井和n+源极植入是以自对准的方式进行的。文献中提出了几种实现自对准mosfet的技术，其中包括使用氧化物间隔物的方法形成自对准的p井和n+源极区，而n+源极植入在p井植入之下。

347、本文的实施例描述了自对准通道形成过程中的几种创新技术，这些技术不仅可以消除sic mosfet制造过程中的错位误差，而且还可以减少通道长度。通道的长度可以用狭窄的间隔物做得更小。虽然自对准过程确实提供了制作任意短的通道长度以及消除错位的好处，但它确实在单元格外的器件结构方面产生了一些其他问题，因为n+区域与p井区是重合的。

348、在传统的mosfet中，p井和n+源极区不是自对准的，有一个专门的掩蔽步骤，将用于形成n+源极植入。在本文所述的实施例中，在自对准制程中，没有专门的掩蔽步骤进行n+源极植入。有一个专门的掩蔽步骤，执行p井植入，然后沉积间隔物，再蚀刻间隔物，接着植入以实现n+源极区。凡是有p井区的地方，也会有n+源极植入。在装置的外围植入n+源极是不可取的。重要的是，只用p型植入物来终止该器件。这里描述的各种实施例介绍了一些技术，可以摆脱器件外围的n+源极植入，并以一些其他区域取代它。

349、mosfet的主动区是发生电流传导的地方，而mosfet的外围区是提供器件边缘终止以阻断任何电压的地方。为了描述本文件中的创新，闸极垫和闸极总线区域也被视为mosfet外围区域的一部分。在本文所述的一个实施例中，涉及到适当位置的源极沟与离子植入的p+插塞区域的组合，以使主主动mosfet区中的p井区适当接地，并去除形成在mosfet外围的寄生n+源极区域

350、在没有自对准的传统mosfet中，可以把源极植入到任何需要的地方，然后创建一个区域用于将p井接地。在自对准的dmosfet中，由于源极植入物与p井自对准，因此不仅p井会一直延伸到外围，而且n+源极区也会一直延伸到外围。

351、一个寄生的npn晶体管存在于mosfet单元格的主动区，由n+源极区，其作用类似于n+发射器，p井区，用于形成p基，和n+源极欧姆接触形成。在器件的外围和闸极垫金属化层下，没有n+源极的欧姆接触，因此，寄生npn晶体管的发射器和基极区域在这个区域没有被短路。在mosfet的正常直流或开关操作下，寄生npn晶体管不会被激活，但在极端条件下操作该器件会导致寄生npn晶体管的触发。

352、在主动区，通过创建源极沟槽，已经将这个寄生npn晶体管的发射器和基极短路，并确保在器件的主动区，这个寄生晶体管将不会导通。在没主动沟槽的器件外围，寄生的npn晶体管存在，即使它在主动区被短路了。寄生的npn晶体管有可能在外围区域导通，这是不可取的。

353、在这里的实施例中，通过在器件的外围创建一个源极沟，并提供一个p型植入的插塞区域，可以确保寄生npn晶体管完全去除。由于该晶体管的发射器已被完全移除，因此没有机会出现任何种类的寄生bjt结构。通常情况下，进行单独的掩蔽步骤，以掩蔽n+源极区在这些位置的形成，但在这里的实施例中，源极沟可以有利地用于去除寄生的n+源极区，并用p+插塞区取代它们，该p+插塞区与源极沟自对准，并与p井区电连接。

354、要放在器件外围的p+插塞区域的掺杂浓度可以有利地做到非常高。这样做，可以避免这里描述的另一个寄生器件效应。在典型的功率mosfet器件结构中，如上所述，在器件外围存在适度掺杂的p井区，可以带有或没有寄生的n+源极区。如果n+源极区与器件外围的p井区重合(即n+源极区没有刻意从外围区域掩盖)，这将导致p井区的p型电剂量得到部分补偿。在这两种情况下，从电学角度看，器件外围的p井区可能电阻非常高。在功率mosfet从关断状态切换到导通状态或反之亦然的过程中，汲极电压(或dv/dt)的极高变化率会导致电容性电流流过这个电阻性高的外围p井区，它们只被mosfet主动区的源极欧姆接触收集。换句话说，在器件开关期间，由高dv/dt引起的电容性电流必须从器件外围穿越很长的距离到主动区的源极欧姆接触。在现有技术的mosfet中，p井区的高电阻率会导致显著的基极偏压效应，其结果是降低了这些区域的器件阈值电压。因此，器件的这些部分可能表现出错误的开启，可能导致器件故障/破坏。本实施例中的高掺杂p+插塞区域可以通过减少在mosfet外围区域形成的基极偏压量来缓解上述影响，使得本实施例中描述的mosfet更能抵抗dv/dt引起的故障。换句话说，本实施例中描述的mosfet结构将比现有技术的mosfet具有更高的dv/dt等级。这减少了开关损耗，提高了电路效率。

355、在本文的一个实施例中，利用一个专门的制程步骤来掩蔽器件外围的n+源极区植入。在本实施例中，p+插塞区域首先形成，而源极沟则是在后来的ild蚀刻步骤中创建的。

356、在本文的实施例中，在器件的主动区有一个源极沟，但在器件的外围没主动沟。在p井区植入后和n+源极植入前形成的侧壁间隔物之间穿插了一个专门的掩蔽步骤，以从mosfet的外围区域掩蔽n+源极的植入。屏蔽层保护器件的外围不受源极植入区域的影响。第二个更深的p井区(p井#2)是使用用于n+源极植入的相同掩蔽步骤形成的。在稍后的步骤中，在器件的主动区以及器件外围都形成了p+插塞区。随后，在主动区的不连续位置蚀刻出一条穿过n+源极区的沟槽，以接触p+插塞区，后者通过欧姆或硅化物金属化层与n+源极区形成短路。

357、在本文的一个实施例中，源极区植入从器件的外围被掩蔽。使用一个专门的制程步骤，用于掩蔽器件外围的n+源极区以及主动区单元格中间的n+源极区的植入，以实现与p井区的欧姆接触。

358、在这里的一个实施例中，多晶硅金属化层在器件的外围被分段，而不是像通常看到的那样是一个连续的层。在形成侧壁间隔物之间，在p井区植入之后和实施n+源极植入之前，有一个专门的掩蔽步骤，以将n+源极区从器件的外围区域以及主动区中的选定区域掩蔽。

359、在这里的一个实施例中，将多晶硅金属化层分段，可以减少寄生的闸极到基极电容或闸极到源极电容，这些都是寄生电容。多晶硅岛不是断开的，而是在与图平面正交的位置连接的。减少寄生电容将使器件的开关速度更快，这将通过减少开关损耗提高电路效率。

360、图10所示的一个实施例是sic dmosfet的横截面结构的单元格和器件外围。该器件的关键区域是p井区203，是通过离子植入或p型种如铝或硼的外延再生长形成。有一个n+源极区204，n-漂移层202，和一个n+基板201。在导通状态下，当闸极电压被施加到多晶硅闸极208上时，电流从汲极201垂直流过在p井层203顶部形成的反转层，通过n+源极区204，并通过源极金属化层211流出。在关断状态或阻断状态下，一个电压被支持在p井区203、n-漂移层202接面上，并且在p井区和n-漂移层之间形成一个pn接面。施加到结构上的电压在反向偏压下被支持在这个pn接面上。在功率mosfet中，有几个关键特征，其中包括单元格的间距，即mosfet的重复单位，通道长度，即p井区中形成反转通道的部分，两个连续的p井区之间的距离，即接面型场效应管(jfet)区域或间隙，以及闸极氧化物207的厚度。另一个特征是ild层209，用于将源极互连金属化层211与多晶硅闸极208绝缘。

361、源极沟区205是通过在器件的选定位置干法蚀刻穿过n+源极层来实现的，然后通过p型离子植入步骤来实现源极沟下的p+插塞区206。在单元格的最中心，有一个p+插塞206，它与n+源极金属化层接地。sic dmosfet中p+插塞的目的是通过n+源极接触点将p井区接地。

362、源极沟205器件结构的形成使主主动mosfet区域的p井区能够适当接地，并去除在mosfet外围形成的寄生n+源极区域204。当n+源极区以自对准方式与p井区形成时，在n+源极区形成后，源极沟的形成将寄生的n+源极区从芯片的器件外围和闸极垫区的下方移除。

363、在这里的实施例中，源极沟和离子植入的p+插塞区的结合提供了三个重要的功能。首先，它提供了p井区与器件主动区的源极欧姆接触的适当接地，其次，它有助于消除无意中在器件外围形成的寄生n+源极区。第三，高掺杂的p+插塞区域增加了mosfet的dv/dt等级。在这里的实施例中，上述两点都能确保去除寄生npn晶体管，否则它会在这些区域形成。

364、虽然mosfet单元格内也存在一个寄生的npn晶体管，但n+发射器(由n+源极区形成)和p基(由p井区形成)被n+源极欧姆接触短路。在器件的外围和闸极垫金属化层下，没有n+源极的欧姆接触，因此，寄生npn晶体管的发射器和基极区域在这个区域没有被短路。虽然这个寄生npn晶体管在mosfet的正常直流或开关操作下不会被激活，但该器件在短路或崩溃模式等极端条件下的操作会导致同时出现极高的接面温度、高dv/dt和高电流密度，这可能导致寄生npn晶体管的触发。通常，执行单独的掩蔽步骤以掩蔽在这些位置形成的n+源极区。但在本文的实施例中，源极沟可有利地用于移除寄生n+源极区并将其替换为p+插塞区，该p+插塞区与源极沟自对准并电连接到p井区。

365、图11a至图11ff描述了图10所示结构的制造过程。sic dmosfet的制造过程是在sic基板301上，首先使用4h-sic si-面磊晶圆，其具有适合图11a所示的外延层302的掺杂度(1014-1018cm-3)和厚度(1μm至300μm)。在图11b中的沉积包含二氧化硅、氮化硅、氮氧化硅或金属层(例如镍)的化学气相沉积(cvd)沉积层(厚度在50nm到5μm之间)的毯状硬屏蔽303，然后使用光刻术形成图案，随后使用反应离子蚀刻(rie)进行干蚀刻，如图11c所示。然后以铝或硼为p型杂质，通过离子注入或外延生长形成p井区。在图11d中以1012cm-2至1015cm-2的注入剂量在10kev到800kev的能量范围内执行包含硼或铝的p型注入304，以创建图11e中的p井305。

366、第二硬屏蔽层306由二氧化硅、氮化硅、氮氧化硅或金属层(例如镍)的cvd沉积层沉积在图案化的第一硬屏蔽层303的顶部，其厚度在图11f中为50nm到5μm之间。随后是图11g中的非等向蚀刻(anisotropic etching)307，以形成如图11h所示的侧壁垫片306。

367、在图11i中完成n型植入物308以在图11j中创建n+源极区309。n+源极区由离子注入或由n型杂质(例如氮或磷)外延再生长形成。因此，源极区309以与p井区304自对准的方式形成。在图11k中分别移除第一和第二硬屏蔽层303和306。虽然上述步骤序列是构成自对准p井和n+源极区的一种方法，但可采用其他方法来实现相同的结果。例如，n+源极区309可先在第一硬屏蔽层的沉积和图案化之后形成，随后进一步蚀刻第一硬屏蔽层以再形成p井区304。

368、另一个由二氧化硅、氮化硅、氮氧化硅或金属层(例如镍)的cvd沉积层沉积出的屏蔽层310，其在图11l顶部厚度范围是从50nm到5μm之间。屏蔽层310在图11m中被图案化。图案化屏蔽310在干蚀刻方法中被用于蚀刻在图11n中的基板311中，以在sic内创建凹陷区域。源极沟312是通过穿透图11o中的源极区域而在基板中形成的凹陷区域。在这些选定的位置中，整个n+源极区以干法蚀刻被去除。使用相同的硬屏蔽310，通过在图11p中注入受控剂量的p型杂质313，例如铝或硼，在图11q中形成p+插塞层。在特定实施方式中，p+插塞层314的深度可优选地超过n+源极注入的深度，甚至可超过p-井区域的深度。在图11d中以1013cm-2到1017cm-2的注入剂量在10kev到800kev的能量范围内执行包含硼或铝的p型注入以创建p+塞区域。p+插塞区域314在源极沟312下实现，源极沟312电连接到p井区域304。在图11r中移除屏蔽层。晶圆退火以激活注入的杂质。

369、作为闸极氧化物的氧化物层315通过热氧化或使用如图11s中的二氧化硅、氮化硅、氮氧化硅等的介电层的cvd形成。闸极氧化层的厚度可以在5nm到100nm之间。干热氧化或湿热氧化均可用于氧化物生长。闸极氧化物沉积可采用电浆增强化学气相沉积(pecvd)或低压化学气相沉积(lpcvd)。然后在图11t中沉积多晶硅闸极层316。可使用pecvd或lpcvd沉积多晶硅层。多晶硅层可使用硼或磷在原位或后续步骤中简并掺杂。可通过向多晶硅沉积化学中添加ph3前体来执行原位掺杂。多晶硅的沉积后掺杂可通过沉积一层pocl3，然后在600-900℃的温度范围内进行驱动步骤来执行。硬屏蔽317由二氧化硅、氮化硅、氮氧化硅或金属层(例如镍)的cvd沉积层沉积，厚度在50nm到5μm之间，从上到上，并如图11u所示形成图案。通过使用图11v中的图案化屏蔽层317来蚀刻多晶硅层316。然后在图11w中移除屏蔽层317。在图11x中的晶圆上沉积包含50nm-1000nm厚的二氧化硅、氮化硅、氮氧化硅层或其堆栈组合的ild层318。

370、硬屏蔽319由二氧化硅、氮化硅、氮氧化硅或金属层(例如镍)的cvd沉积层沉积，其顶部的厚度在50nm到5μm之间，并且在顶部形成图案以限定图11y中的ild开口。如图11z所示，使用硬屏蔽319蚀刻ild层318。此外，使用图11aa中的相同屏蔽319蚀刻闸极氧化物315。然后在图11bb中移除屏蔽319。在图11cc中，在暴露的sic表面上形成硅化镍区域320。屏蔽层321由二氧化硅、氮化硅、氮氧化硅或金属层(例如镍)的cvd沉积层形成，顶部厚度在50nm到5μm之间，并在图11dd中形成图案。使用图11ee中的屏蔽321蚀刻ild层318。在图11ff中移除屏蔽层321。将铝或银或金的互连金属层322沉积并在基板的顶部和底部形成图案。图11gg。

371、在本文的实施例中，可以使用稍微不同的方法替代地实现用于形成源极沟区域和p+插塞区域的相同最终结构。在上述方法中，p井区和n+源极区使用自对准制程实现。然而，在本文的实施例中，可以首先使用深硼或铝注入作为埋层来形成p-塞层，该埋层放置在n+源极区之下。用于n+源极沟实现的干蚀刻可在该过程的稍后执行。在一个实施例中，可以优选地在高温退火过程之后实现n+源极沟。

372、图12中所示的实施例是sic dmosfet的横截面结构的单元和器件外围。该器件的关键区域是p井区403，其由p型物种(例如铝或硼)的离子注入或外延再生长形成。存在n+源极区404、n-漂移层402和n+基板401。当闸极电压被施加到多晶硅闸极407时，在导通状态下，电流从汲极401垂直流动，通过形成在p井层403顶部的反转层，通过n+源极区域404，并通过源极金属化层412流出。在关断状态或阻断状态下，在p井403、n漂移层402接面之间支持电压，并且在p井和n漂移层之间形成pn接面。施加在该结构上的电压在反向偏压中通过该pn接面得到支撑。功率mosfet有几个关键特性，包括单元节距(mosfet的重复单元)、通道长度(形成反转通道的p井部分)、两个连续p井之间的距离，其被称为jfet区域或jfet间隙和闸极氧化物407的厚度。另一特征是ild层409，其用于将源极互连金属化层412与多晶硅闸极隔离

373、在p井植入物之后和n+源极注入物之前的侧壁间隔物的形成之间穿插有专用的掩蔽步骤，以从mosfet的外围区域掩蔽n+源极注入物。使用用于n+源极注入的相同掩蔽步骤形成第二更深的p井区域(p井#2)405。在随后的步骤中，在器件的主动区以及器件外围形成p+插塞区406。p+插塞406通过n+源极金属化层接地。sic dmosfet中的p+插件的目的是用n+源极接触点将p井区域接地。

374、沟槽410随后在主动区中离散位置处蚀刻穿过n+源极区以接触p+插塞区，p+插塞区通过欧姆硅化物411金属化层与n+源极区形成短路。使用用于对层间介电层(ild)进行图案化的相同硬屏蔽，在选定区域将源极沟410蚀刻到sic中。在本文的实施例中，源极沟槽410具有两个功能。首先，源极沟露出先前埋在n+源极区下的p+塞层的表面，用于随后与欧姆硅化物金属接触，第二，源极沟露出n+源极区的侧壁，用于随后与欧姆硅化物金属接触。

375、在本文的实施例中，在形成侧壁间隔物之后并且在n+源极注入之前应用专用硬屏蔽或光致抗蚀剂层。该层防止在器件外围中形成n+源极区，并避免器件外围中的寄生npn结构

376、在本文的实施例中，第二p井区(p井#2)405置于n+源极区404之下，并电连接到主p井区，在n+源极注入下提供额外的电剂量，以防止穿透击穿，特别是在源极沟形成之后。源极沟的蚀刻可能无意中蚀刻n+源极区下的主p井区的一部分，从而局部降低该区域中的p井剂量，导致这些位置处的不良穿透击穿。

377、图13a至图13gg描述了制造图12所示结构的过程。sic dmosfet的制程在sic基板501上，并从使用4h sic si面外延芯片开始，该4h sic si面外延芯片具有图13a所示外延层502的适当掺杂(1014-1018cm-3)和厚度(1μm至300μm)在图13b中沉积包含二氧化硅、氮化硅、氮氧化硅或金属层(例如镍)的cvd沉积层(厚度在50nm到5μm之间)的覆盖硬屏蔽503，然后使用光刻术进行图案化，随后使用rie(例如，如图13c所示)进行干蚀刻。然后以铝或硼为p型杂质，通过离子注入或外延生长形成p井区。执行包含硼或铝的p型注入504，能量范围为10kev至800kev，注入剂量范围为1012cm-2至1015cm-2，如图13d所示，以创建图13e中的p井505。

378、第二硬屏蔽层506由二氧化硅、氮化硅、氮氧化硅或金属层(例如镍)的cvd沉积层沉积在图案化的第一硬屏蔽层503的顶部，其厚度在图13f中为50nm到5μm之间。随后是图13g中的非等向蚀刻507，以形成如图13h所示的侧壁垫片506。图案化屏蔽层508由二氧化硅、氮化硅、氮氧化硅或金属层(例如镍)的cvd沉积层沉积，其厚度在图案化屏蔽层顶部的50nm到5μm之间，并具有图13i中的侧壁垫片。硬屏蔽层508图案化在器件的外围区域上。

379、在图13j中完成n型植入物509以在图13j中创建n+源极区510。n+源极区由离子注入或由n型杂质(例如氮或磷)外延再生长形成。n+源极区510以与p井区504自对准的方式形成。源极区以与p井区自对准的方式形成，同时源极区与器件的外围区屏蔽。深第二p井区(p井#2)511可与图13k中的n+源极区同时形成。埋入的p井#2区域可使用铝或硼形成，并放置在器件主动区的n+源极区下方。p井#2区域可优选使用p型物种硼形成，与sic中的铝相比，p型物种硼具有更高的离子注入范围。可能不需要将p井区域#2与器件的外围区域屏蔽。

380、在图13l中分别移除第一和第二硬屏蔽层503和506。另一屏蔽层512由二氧化硅、氮化硅、氮氧化硅或金属层(例如镍)的cvd沉积层沉积，其厚度在图13m顶部从50nm到5μm之间。屏蔽层512在图13n中被图案化。通过在图13o中以受控剂量注入诸如铝或硼的p型杂质513，在图13p中实现埋在n+源极区510下的p+塞区514p+塞区域514电连接到p井区域504和p井#2区域511。p+塞区域的形成可能比p井和p井#2区域更深。然后在图13q中移除屏蔽层512，并且通过高温退火激活植入物。

381、作为闸极氧化物的氧化物层515通过热氧化或使用介电层的cvd例如二氧化硅、氮化硅、氮氧化硅等形成，如图13r。闸极氧化层的厚度可以在10nm到100nm之间。干热氧化或湿热氧化均可用于氧化物生长。pecvd或lpcvd可用于闸极氧化层沉积。多晶硅闸极层516随后沉积在图13s中多晶硅层可使用pecvd或lpcvd来沉积。多晶硅层可使用硼或磷在原位或后续步骤中简并掺杂。可通过向多晶硅沉积化学中添加ph3前体来执行原位掺杂。多晶硅的沉积后掺杂可通过沉积一层pocl3，然后在700-900℃的温度范围内进行驱动步骤来执行。由二氧化硅、氮化硅、氮氧化硅或金属层(例如镍)的cvd沉积层沉积出硬屏蔽517，顶部厚度在50nm到5μm之间，并促成如图13t。通过使用图13u中的图案化屏蔽层517来蚀刻多晶硅层516。然后在图13v中移除屏蔽层517。ild层518包含50nm-1000nm厚的二氧化硅、氮化硅、氮氧化硅层或其堆栈组合由此在图13w中的晶圆上沉积。硬屏蔽519由二氧化硅、氮化硅、氮氧化硅或金属层(例如镍)的cvd沉积层沉积出，其顶部的厚度在50nm到5μm之间，并且在顶部形成图案以限定图13x中的ild开口。如图13y所示，使用硬屏蔽蚀刻ild层518。此外，使用图13z中的相同屏蔽519蚀刻闸极氧化物515。在图13aa中，用于图案化ild层519的硬屏蔽用于通过完全蚀刻穿过n+源极层并进入p+塞层来实现源极沟区域520。然后在图13bb中移除屏蔽519。在图13cc中，在暴露的sic表面上形成硅化镍区域521。屏蔽层522由二氧化硅、氮化硅、氮氧化硅或金属层(例如镍)的cvd沉积层形成，其顶部厚度在50nm到5μm之间，然后在图13dd中图案化。在图13ee中蚀刻ild层518。在图13ff中移除屏蔽层522。图13gg，属铝或银或金的互连金属层523沉积并在基板的顶部和底部形成图案。与传统mosfet中的n+源极区域的水平表面相反，在本实施例中，通过源极沟槽区域的蚀刻侧壁与n+源极区域进行欧姆接触。

382、图14所示的实施例是sic dmosfet的横截面结构的单元和器件外围。该器件的关键区域是p井区域603，其由p型物种(例如铝或硼)的离子注入或外延再生长形成。存在n+源极区604、n-漂移层602和n+基板601。在导通状态下，当闸极电压被施加到多晶硅闸极607时，电流从汲极601垂直流动，通过形成在p井层603顶部的反转层，通过n+源极区域604，并通过源极金属化层610流出。在关断状态或阻断状态下，在p井603、n漂移层602接面之间支持电压，并且在p井和n漂移层之间形成pn接面。施加在该结构上的电压在反向偏压中通过该pn接面得到支撑。功率mosfet有几个关键特性，包括单元节距(mosfet的重复单元)、通道长度(形成反转通道的p井部分)、两个连续p井之间的距离，其被称为jfet区域或jfet间隙和闸极氧化物606的厚度。另一特征是ild层608，其用于将源极互连金属化层610与多晶硅闸极607隔离。在单元电池的最中心，有一个p+插塞层605，该层通过n+源极金属化层接地。sic dmosfet中的p+插塞的目的是用n+源极接触点将p井区域接地。

383、在本文的一个实施例中，在p井植入物之后和n+源极注入物之前形成侧壁间隔物之间穿插专用掩蔽步骤，以从mosfet的外围区域掩蔽n+源极注入物。这还屏蔽了来自器件主动区中选定区域的n+源极注入，从而实现与p井或p+塞区域的欧姆接触。该实施例消除了对先前实施例中存在的源极沟的需要。

384、在本文的实施例中，在形成侧壁间隔物之后和n+源极注入之前应用专用硬屏蔽或光致抗蚀剂层，以防止在器件外围中形成n+源极区域，并避免器件外围中的寄生npn结构。在主动区中的选定区域中避免注入n+源极区，并且这使得能够在没有中间n+源极区的情况下与p井或p+塞区进行欧姆接触。

385、图15a至图15ff描述了制造图14所示结构的过程。sic dmosfet的制程在sic基板701上，并且首先使用4h sic si面外延芯片，该芯片具有图15a所示外延层702的适当掺杂(1014-1018cm-3)和厚度(1μm至300μm)。在图15b中沉积包含二氧化硅、氮化硅、氮氧化硅或金属层(例如镍)的cvd沉积层(厚度在50nm到5μm之间)的毯状硬屏蔽703，然后使用光刻术进行图案化，随后例如使用rie进行干蚀刻，如图15c所示。然后以铝或硼为p型杂质，通过离子注入或外延生长形成p井区。在图15d中以1012cm-2到1015cm-2的注入剂量在10kev到800kev的能量范围内执行包含硼或铝的p型注入704，以创建图15e中的p井705。

386、第二硬屏蔽层706由二氧化硅、氮化硅、氮氧化硅或金属层(例如镍)的cvd沉积层沉积在图案化的第一硬屏蔽层703的顶部，其厚度在图15f中为50nm到5μm之间。这之后是图15g中的非等向蚀刻707，以形成如图15h所示的侧壁垫片706。硬屏蔽层708由二氧化硅、氮化硅、氮氧化硅或金属层(例如镍)的cvd沉积层沉积，其厚度范围为50nm至5μm，并在图15i中图案化。图案化屏蔽层与侧壁垫片706一起在图案化屏蔽层旁边的顶部形成。在图15j中完成n型植入物709以在图15k中创建n+源极区710。n+源极区由离子注入或由n型杂质(例如氮或磷)外延再生长形成。因此，源极区710以与p井区705自对准的方式形成，同时其被器件的外围区域以及器件的主动区的选定区域屏蔽，以使得能够与源欧姆金属化层接触。在图15l中分别移除第一和第二硬屏蔽层703和708。另一屏蔽层711由二氧化硅、氮化硅、氮氧化硅或金属层(例如镍)的cvd沉积层沉积，其顶部厚度从50nm到5μm不等，在图15m。屏蔽层711在图15n中被图案化。

387、使用硬屏蔽711，通过在图15o中注入受控剂量的p型杂质712，例如铝或硼，在图15p中实现p+塞区域。在特定实施方式中，p+插塞层713的深度可优选地超过n+源极注入的深度，甚至可超过p井区域的深度。在图15q中移除屏蔽层711。晶圆退火以激活注入的杂质。

388、作为闸极氧化物的氧化物层714通过热氧化或如图15r中的使用介电层如二氧化硅、氮化硅、氮氧化硅等的cvd形成。闸极氧化层的厚度可以在10nm到100nm之间。干热氧化或湿热氧化均可用于氧化物生长。pecvd或lpcvd可用于闸极氧化层沉积。然后在图15s中沉积多晶硅闸极层715。多晶硅层可使用pecvd或lpcvd来沉积。多晶硅层可使用硼或磷在原位或后续步骤中简并掺杂。可通过向多晶硅沉积化学中添加ph3前体来执行原位掺杂。多晶硅的沉积后掺杂可通过沉积一层pocl3，然后在700-900℃的温度范围内进行驱动步骤来执行。由二氧化硅、氮化硅、氮氧化硅或金属层(例如镍)的cvd沉积层沉积出硬屏蔽716，顶部厚度在50nm到5μm之间，并促成如图15t。通过使用图15u中的图案化屏蔽层716来蚀刻多晶硅层715。然后在图15v中移除屏蔽层716。在图15w中的晶圆上沉积包含50nm-1000nm厚的二氧化硅、氮化硅、氮氧化硅层或其堆栈组合的ild层717。

389、硬屏蔽718由二氧化硅、氮化硅、氮氧化硅或金属层(例如镍)的cvd沉积层沉积，其顶部的厚度在50nm到5μm之间，并且在顶部形成图案以限定图15x中的ild开口。如图15y所示，使用硬屏蔽蚀刻ild层717。此外，使用图15z中的相同屏蔽718蚀刻闸极氧化物714。然后在图15aa中移除屏蔽718。在图15bb中，在暴露的sic表面上形成硅化镍区域719。屏蔽层720由二氧化硅、氮化硅、氮氧化硅或金属层(例如镍)的cvd沉积层形成，其顶部的厚度在50nm到5μm之间，然后在图15cc中图案化。在图15dd中蚀刻ild层717。在图15ee中移除屏蔽层720。在图15ff中，在基板的顶部和底部沉积铝或银或金的互连金属层721并形成图案。

390、图8所示的实施例是sic dmosfet的横截面结构的单元和器件外围。该器件的关键区域是p井区域803，其由p型物种(例如铝或硼)的离子注入或外延再生长形成。存在n+源极区804、n-漂移层802和n+基板801。在导通状态下，当闸极电压被施加到多晶硅闸极807时，电流垂直地从汲极801流过形成在p井层803顶部的反型层，流过n+源极区域804，并通过源极金属化层810流出。在关断状态或阻断状态下，在p并803、n-漂移层802接面之间支持电压，并且在p井和n-漂移层之间形成pn接面。施加在该结构上的电压在反向偏压中通过该pn接面得到支撑。功率mosfet有几个关键特性，包括单元节距(mosfet的重复单元)、通道长度(形成反转通道的p井部分)、两个连续p井之间的距离，其被称为jfet区域或jfet间隙和闸极氧化物806的厚度。另一特征是ild层808，其用于将源极互连金属化层810与多晶硅闸极807隔离。在单元电池的最中心，有一个p+插塞805，该层通过n+源极金属化层接地。sicdmosfet中的p+塞的目的是用n+源极接触点将p井区域接地。

391、在本文的一个实施例中，在p井植入物之后和n+源极注入物之前形成侧壁间隔物之间穿插专用掩蔽步骤，以从mosfet的外围区域掩蔽n+源极注入物。这还屏蔽了来自器件主动区中选定区域的n+源极注入，从而实现与p井或p+塞区域的欧姆接触。该实施例消除了在一些早期实施例中存在的源极沟的需要。

392、在本文的实施例中，在形成侧壁间隔物之后和n+源极注入之前应用专用硬屏蔽或光致抗蚀剂层，以防止在器件外围中形成n+源极区域，并避免器件外围中的寄生npn结构。在主动区中的选定区域中避免注入n+源极区，并且这使得能够在没有中间n+源极区的情况下与p井或p+塞区进行欧姆接触。

393、在本文的实施例中，器件807的外围区域中的多晶硅金属化层是分段的，而不是连续层。在本文的实施例中，在器件外围形成分段闸极金属化层而不是连续闸极总线可显著降低mosfet的闸极基极电容。这可能导致mosfet的开关速度显著提高。

394、图17a至图17ff描述了制造图8所示结构的过程。sic dmosfet的制程在sic基板901上，并且首先使用4h-sic si面外延芯片，该芯片具有图17a所示外延层902的适当掺杂(1014-1018cm-3)和厚度(1μm至300μm)。在图17b中沉积包含二氧化硅、氮化硅、氮氧化硅或金属层(例如镍)的cvd沉积层(厚度在50nm到5μm之间)的毯状硬屏蔽903，然后使用光刻术进行图案化，随后例如使用rie进行干蚀刻，如图17c所示。然后以铝或硼为p型杂质，通过离子注入或外延生长形成p井区。在图17d中以1012cm-2到1015cm-2的注入剂量在10kev到800kev的能量范围内执行包含硼或铝的p型注入904，以创建图17e中的p井905。

395、第二硬屏蔽层906由二氧化硅、氮化硅、氮氧化硅或金属层(例如镍)的cvd沉积层沉积在图案化的第一硬屏蔽层903的顶部，其厚度在图17f中为50nm到5μm之间。这之后是图17g中的非等向蚀刻907，以形成如图17h所示的侧壁垫片906。硬屏蔽层908由二氧化硅、氮化硅、氮氧化硅或金属层(例如镍)的cvd沉积层沉积，其厚度范围为50nm至5μm，并在图17i中图案化。图案化屏蔽层908与侧壁间隔物一起在图案化屏蔽层旁边的顶部形成。在图17j中完成n型注入909以在图17k中创建n+源极区910。n+源极区由离子注入或由n型杂质(例如氮或磷)外延再生长形成。因此，源极区910以与p井区905以自对准的方式形成，同时其被器件的外围区域以及器件的主动区的选定区域屏蔽，以使得能够与源极欧姆金属化层接触。在图17l中分别移除第一和第二硬屏蔽层903和908。另一屏蔽层911由二氧化硅、氮化硅、氮氧化硅或金属层(例如镍)的cvd沉积层沉积，在图17m顶部的厚度范围为50nm至5μm。屏蔽层911在图17n中形成图案。

396、使用硬屏蔽911并通过在图17o中注入受控剂量的p型杂质912(如铝或硼)，在图17p中实现p+插塞区域913。在图17q中移除屏蔽层911。晶圆退火以激活注入的杂质。

397、作为闸极氧化物的氧化物层914通过热氧化或使用如图17r中的二氧化硅、氮化硅、氮氧化硅等的介电层的cvd形成。闸极氧化层的厚度可以在10nm到100nm之间。干热氧化或湿热氧化均可用于氧化物生长。pecvd或lpcvd可用于闸极氧化层沉积。然后在图17s中沉积多晶硅闸极层915。多晶硅层可使用pecvd或lpcvd来沉积。多晶硅层可使用硼或磷在原位或后续步骤中简并掺杂。可通过向多晶硅沉积化学中添加ph3前体来执行原位掺杂。多晶硅的沉积后掺杂可通过沉积一层pocl3，然后在700-900℃的温度范围内进行驱动步骤来执行。由二氧化硅、氮化硅、氮氧化硅或金属层(例如镍)的cvd沉积层沉积出硬屏蔽916，顶部厚度在50nm到5μm之间，并促成如图17t。通过使用图17u中的图案化屏蔽层916来蚀刻多晶硅层915。在本文描述的实施例中，用于对多晶硅闸极金属进行图形化的掩蔽步骤产生部分分段的多晶硅图形。虽然在横截面示意图中不明显，但断开的门指应在与图纸平面正交的位置连接。使用图案化屏蔽916在图17v中蚀刻闸极绝缘体914。然后在图17w中移除屏蔽层916。在图17x中的晶圆上沉积包含50nm-1000nm厚的二氧化硅、氮化硅、氮氧化硅层或其堆栈组合的ild层917。

398、硬屏蔽918由二氧化硅、氮化硅、氮氧化硅或金属层(例如镍)的cvd沉积层沉积，其顶部的厚度在50nm到5μm之间，并且在顶部形成图案以限定图17y中的ild开口。如图17z所示，使用硬屏蔽蚀刻ild层917。然后在图17aa中移除屏蔽918。在图17bb中，在暴露的sic表面上形成硅化镍区域919。屏蔽层920由二氧化硅、氮化硅、氮氧化硅或金属层(例如镍)的cvd沉积层形成，其顶部的厚度在50nm到5pm之间，然后在图17cc中图案化。在图17dd中蚀刻ild层917。在图17ee中移除屏蔽层920。将铝或银或金的互连金属层921沉积并在基板的顶部和底部形成图案。图17ff。

399、实施例涉及sic dmosfet功率器件，其中p井区域有效地屏蔽敏感闸极氧化物，使其免受sic中存在的高电场的影响，尤其是在高汲极偏压或阻断模式操作期间。

400、一个实施例涉及使用p+塞将具有n+源极接触点的p井区域接地。

401、一个实施例涉及一种设备在源极区形成之前，通过对p井注入区进行干法蚀刻形成p井通道，从而在(0001)面或水平面上形成一部分mos通道，在(11-20/10-10)面上形成另一部分mos通道或者sic的垂直晶面，这有利于增加mos通道迁移率。

402、一个实施例涉及一种设备一种更深的垂直mos通道，通过蚀刻穿过p井区域形成。随后，在n+源极区形成后，第二个p井区(pw#2)被离子注入n+源极区下方和周围，以抑制到达穿透击穿。

403、一个实施例涉及一种设备p井通道的形成为器件设计者提供了灵活性，既可以增加给定导通电阻目标的有效通道长度，也可以降低给定芯片尺寸的导通电阻。

404、电力电子中的sic器件具有快速开关时间、高阻断电压能力和在高温下工作的能力。这些特性以及制程的最新进展表明，sic作为传统硅基(si)器件的继任者，有可能彻底改变电力电子技术。sic是一种宽带隙材料(3.3ev)，与si(si带隙为1.1ev，si的击穿电场为0.3x106v/cm)相比，sic具有更高的击穿电场(3x106v/cm至5x106v/cm)。sic是一种更好的热导体(sic为3.7(w/cm-k)而si为1.6(w/cm-k))，它使sic器件能够在极高的功率水平下运行，并且仍能耗散产生的大量多余热量。sic的这些材料特性为在功率器件上使用sic代替si提供了多种优势。在具有相同结构和尺寸的sic和硅半导体体芯片的比较中，sic芯片显绘示比硅芯片更低的导通电阻和更高的击穿电压

405、本文公开的实施例提供了用于sic dmosfet设计和制造的具有更高通道密度的新技术，其可有利于降低器件的导通电阻。

406、在典型的sic平面mosfet结构(也称为dmosfet)中，mos通道形成在sic的水平或0001晶面上。与垂直侧壁或11-20或10-10晶面相比，sic 0001晶面上的通道迁移率或场效应迁移率往往较低。当制作平面sic dmosfet时，导通电阻往往很大，并且dmosfet受到场效应通道迁移率的限制。

407、与硅mosfet相比，sic 0001晶面上的通道迁移率或场效应迁移率在15到25cm2/v-sec的范围内，硅mosfet的通道迁移率或场效应迁移率可以超过350cm2/v-sec。设计低电阻sic mosfet的一种方法是找到可以创建非常小的通道长度的方法，以便这种反型层迁移率仅在该器件电流传导路径的较小区域内有效，但这可能导致短通道效应问题。因此，仅减少通道并不能解决0001晶面中的低通道迁移率问题，因为它引入了短通道效应，这导致该器件的可靠性差和鲁棒性差。在本文的实施例中，解决该问题的一种方法是通过在sic中引入沟槽mosfet。在沟槽mosfet中，取代在水平或0001晶面上形成mos通道，通道现在形成在垂直侧壁上或所谓的a平面或m平面上，或也称为10-10或11-20平面上。与水平面相比，这两个平面具有显著更高的通道迁移率，接近水平面的五倍，导致垂直通道的迁移率为110至120cm2/v-sec。

408、与平面mosfet相比，沟槽mosfet可以提供更高的通道密度，因此可以增加封装密度。由于通道移动性更高，它使器件具有较小的导通电阻。尽管传统沟槽mosfet比dmosfet具有优势，但sic中传统沟槽mosfet结构的问题在于，沟槽底部存在高电场，并且沟槽中的一部分闸极氧化物在阻塞操作模式下受到高电场的影响。这将成为典型沟槽mosfet结构的故障点，为了克服此问题，有必要在沟槽底部屏蔽闸极氧化物。用于屏蔽闸极氧化层的p型植入和类似w-沟mosfet的方法用于屏蔽闸极氧化层。

409、但是，创建这些屏蔽区域会增加导通电阻。与dmosfet相比，通道mosfet具有更高的通道迁移率，因此降低了导通电阻，但它在通道拐角处产生了高电场。为了解决这个问题，引入了屏蔽区，但这会增加导通电阻。通过降低沟槽mosfet的导通电阻而获得的一些好处现在由于屏蔽而丧失，屏蔽是设计传统沟槽mosfet时的一种折衷。

410、在本文的实施例中，该器件既不是纯dmosfet，也不是纯沟槽mosfet。在该器件中，mos通道形成在0001平面以及垂直侧壁或11-20(或10-10)平面上，因此它是dmosfet和沟槽mosfet之间的混合体。

411、在本文的实施例中，与纯dmosfet相比，该器件具有更短的总通道长度，但具有相同的有效通道迁移率。通过以这种方式增加通道长度，您可以克服与制作短通道dmosfet相关的一些健壮性和可靠性问题。在本文的实施例中，该器件具有完全包围或包围在p型注入区中的沟槽。这为高电场提供了自然屏蔽。由于沟槽完全在p井内形成，因此沟槽不存在暴露于n-型外延层的区域，n-型外延层可缓解沟槽角落处的高电场问题。

412、在本文的实施例中，该器件的结构通过蚀刻到p井区域中的沟槽来区分，并且该沟槽被称为p井沟槽。在第一实施例中，形成p井区域，然后将沟槽蚀刻到p井区域中，因此该沟槽的所有侧面都包含在该p井区域中。该沟槽也紧随n+源极区的形成。通过如本实施例中所述的该过程，该器件具有在0001相位上形成的mos通道的一部分以及在11-20或10-10平面上形成的通道的另一部分。

413、形成本实施例中所述器件的主要步骤是通过离子注入或外延生长，以铝或硼作为p型杂质，形成p井区。然后，通过使用反应离子蚀刻(rie)或具有用于形成该沟槽的适当硬屏蔽层的高功率电感耦合电浆(icp)源，通过控制蚀刻到p井区域来形成p井沟槽。

414、在本文的实施例中，该沟槽可以形成在70°和90°之间的侧壁角度。这是形成沟槽的近似角度。例如，该沟槽的深度可在0.1μm至0.5μm之间。p井沟的深度可以调整为小于p井区的深度，p井沟的底部完全封闭在p井区内。

415、在本文的实施例中，在形成p井通道之后，通过离子注入或通过使用杂质(例如氮或磷)外延再生长来形成n+源极区。n+源极完全包含在p井区域内，n+源极不延伸到p井区域之外。在本文的实施例中，一个选项是，p井沟槽区域可使用与可用于形成n+源极区域相同的掩蔽步骤形成，即使不需要。接下来，通过注入铝或硼来形成用于接地p井的p+塞层。p+塞层的深度可能超过源极注入层的深度，这样它既可以使源极注入与放置在顶部的欧姆层短接，也可以为p井区域提供接地。该制程的其余部分包括晶圆的热处理，用于电激活、电形成、闸极金属形成、层间电介质(ild)、图案化ild、欧姆金属化层、以及设置厚焊盘金属化层。

416、在本文的实施例中，为了形成闸极绝缘体，使用诸如二氧化硅、氮化硅或氮氧化合物的介电层的热氧化或化学气相沉积(cvd)。在sic中，0001平面的氧化速率与11-20或10-10平面不同，这意味着水平侧壁和垂直侧壁的氧化速率不同。这会导致垂直侧壁上的闸极氧化层比水平侧壁上的闸极氧化层更厚。在本文的实施例中，可以沉积cvd二氧化硅，并确保水平侧和垂直侧的厚度相同。

417、在具有本文所述sic dmosfet的实施例p井沟槽在源极区形成之前和p井区形成之后形成。器件中的mos通道的一部分现在平行于0001平面形成，另一部分平行于11-20平面形成。与用于相同横向封装的平面器件相比，根据本实施例制造的mosfet将具有更高的通道密度，因此能够实现更紧密的封装。除了几何地增加通道密度之外，本文的实施例还可以利用垂直侧壁的更高通道移动性。

418、在本文的实施例中，器件具有更高的通道密度、更高的通道迁移率和更低的导通电阻。对于给定的导通电阻目标，可以增加有效通道长度。当将实施例中描述的器件与典型平面dmosfet进行比较时，对于相同的导通电阻目标，可以使实施例中的器件具有更高的通道长度。短信道效应会降低系统的可靠性和鲁棒性，而较长的信道长度可以缓解短信道效应。在本实施例中使用该器件的另一种方法是，对于与平面dmosfet中相同的通道长度，您可以实现更小的芯片，这意味着更低的成本器件。

419、本实施例中的器件可以具有与平面dmosfet相同的通道长度，但是由于11-20和10-10方向的更高通道迁移率，因此可以在垂直侧壁中提供更长的通道，并且仍然具有更短的水平通道。由于更高的信道移动性，本实施例中的设备将具有更低的导通电阻。然后，它允许您为相同的导通电阻设计更小的芯片尺寸，并设计一个与本实施例相同的器件，该器件在垂直方向上具有更长的通道，在水平方向上具有更短的通道，从而允许制造更低的导通电阻mosfet。

420、本文描述的实施例可与tega等人在美国专利申请中从hitachi公开的现有技术区分：美国2018/0331174a1，于2018年11月出版。来自hitachi的tega等人在美国专利中描述的现有技术结构描述了一种sic mosfet结构，其中mos通道形成在水平和垂直p井表面上，而在垂直和水平侧壁上形成该mos通道的p井通道不是连续形成的。p井沟仅在3d景观中的正交位置形成。如果它是连续形成的，则装置中任何位置的横截面将显示相同的结构。但是，在现有技术的情况下，通过这些类型的沟槽的横截面在每个位置显示不同的横截面，因为设备中有许多区域没有p井沟槽。然而，本文实施例中描述的器件中的p井沟槽在性质上是连续的，因此不同于来自hitachi的tega等人描述的现有技术结构。

421、第二个区别是，当与这里的实施例中所描述的相比时，由来自hitachi的tega等人描述的现有技术结构中的mos通道的构造是完全不同的。现有技术中的mos通道形成在n+源极区和单独的n+累积区之间。在本文描述的实施例中的器件中，首先形成p井区域，然后形成进入p井区域的沟槽，然后形成源极注入。然而，在由tega等人从hitachi描述的现有技术结构中，形成p井区域，随后形成源极注入、聚集区域、热处理，然后形成p井沟槽。区别在于mos通道是如何以及何时在该过程中形成的。

422、第三个区别是，用于在垂直sic晶面上实现mos通道的沟槽创建过程是在现有技术中完成所有注入步骤后进行的，该技术由来自hitachi的tega等人描述。结果，与在垂直侧壁上形成的mos通道相比，n+源极区升高。在本文实施例中描述的器件中，在p井注入之后和在n+源极注入之前立即蚀刻p井沟槽，n+源极注入形成在通过p井沟槽的蚀刻产生的凹陷区域上。

423、在tega等人提出的结构中，除了p+塞区、n+源极区和p井区外，还有n+聚集区和p+屏蔽区。

424、本文描述的实施例使您能够在垂直侧壁上形成极长的通道。p井沟可以形成得更深，因此p井沟的底部可以延伸到p井区域之外。

425、在本文的一个实施例中，形成p井区域，随后形成深p井沟槽和源极注入。在源极注入之后，形成第二个p井区。第二个p井区延伸至源极区下方，并在拐角处有一个盖子，以防止任何锋利边缘的可靠性问题。

426、在本文的实施例中，倾斜注入用于将p井区域延伸到p井区域的横向范围之外，并保护闸极氧化物免受任何汲极感应电场的影响。本实施例中的结构通过将第二p井区延伸到源极区之外，提供了从通道区屏蔽汲极电势的自然方式。

427、形成实施例中描述的器件的过程包括通过使用铝或硼的离子注入或外延生长形成p井区。随后是通过rie或基于icp的蚀刻控制p井区域的蚀刻形成的p井沟槽。p井沟槽的侧壁角度可在75°和90°之间。p井沟槽区域的深度可在0.1μm至2μm的范围内。然后通过离子注入或由氮或磷等n型杂质外延再生长形成n+源极区。在本文的实施例中，由于p井沟槽的底部可能不完全封闭在p井区域内，因此形成第二p井区域。第二个p井在n+源极区下方形成足够的深度，同时确保p井区的横向范围现在大于原始p井区。

428、如这里的实施例中所述，存在两种形成第二p井的方法。在一种情况下，可沉积专用硬屏蔽层并以略大于原始p井区域的范围形成图案，然后可执行pw#2的离子注入。在第二种情况下，倾斜离子注入可有利地用于实现pw#2。在这里描述的一个实施例中，相同的硬屏蔽可用于创建p井沟槽、n+源极区和随后的pw#2区，其横向范围比使用p型杂质的倾斜离子注入的原始pw区更大。该制程的剩余部分包括晶圆的热处理，以电激活注入的杂质、闸极绝缘体形成、闸极电极形成、层间电介质形成、源极/汲极欧姆金属化层，以及最终形成与芯片探测和封装兼容的焊盘或互连金属。闸极绝缘体通过碳化硅的热氧化或通过诸如二氧化硅、氮化硅、氮化硅等介电层的cvd形成。

429、本实施例中描述的器件允许在导通电阻与稳健性之间进行更自由的权衡，这在sic功率mosfet的情况下经常遇到。虽然较长的通道允许您具有良好的短路性能，并且由于通道迁移率较低，导通电阻较高，这是sic的固有特性。

430、图18所示的实施例是sic dmosfet的横截面结构的单元。该器件的关键区域是p井区域203，其由p型物种(例如铝或硼)的离子注入或外延再生长形成。存在n+源极区域204，n-飘移层202和n+基板201。当闸极电压被施加到多晶硅闸极206时，在导通状态下，电流从汲极201垂直流动，通过形成在p井层203顶部的反转层，通过n+源极区域204，并通过源极金属化层208流出。在关断状态或阻断状态下，跨p井203、n-漂移层202接面支撑电压，并且在p井和n-漂移层之间形成pn接面。施加在该结构上的电压在反向偏压中通过该pn接面得到支撑。功率mosfet有几个关键特性，包括单元节距(mosfet的重复单元)、通道长度(形成反转通道的p井部分)、两个连续p井之间的距离，其被称为jfet区域或jfet间隙和闸极氧化物205的厚度。另一特征是ild层207，其用于将源极互连金属化层208与多晶硅闸极206绝缘。在单元电池的最中心，有一个p+塞层209，该层通过n+源极金属化层接地。sic dmosfet中的p+塞的目的是用n+源极接触点将p井区域接地。

431、p井区203首先通过使用铝或硼作为p型杂质的离子注入或外延生长形成。然后，通过使用适当图案化的硬屏蔽层通过rie或icp蚀刻，且控制蚀刻到p井区域203中，来形成p井沟槽210。p井井槽的侧壁角度可在70°和90°之间。p井沟槽区域210的深度可在0.1μm至0.5μm范围内。p井沟槽的深度可以调整为比p井区域的深度浅。p井沟的底部可封闭在p井区域内。然后通过离子注入或由氮或磷等n-型杂质外延再生长形成n+源极区。优选地，可以使用用于执行形成n+源极区204所需的离子注入的相同掩蔽步骤来形成p井沟槽区。可通过注入受控剂量的p型杂质(例如铝或硼)来形成p+塞层209。在特定实施中，p+塞层的深度可以超过n+源极注入的深度，甚至可以超过p井区域的深度。该制程的剩余部分包括晶圆的热处理，以电激活注入的杂质、闸极绝缘体形成、闸极电极形成、层间电介质形成、源极/汲极欧姆金属化层，以及最终形成与芯片探测和封装兼容的焊盘或互连金属。闸极绝缘体205通过热氧化或使用诸如二氧化硅、氮化硅、氮氧化硅等介电层的cvd形成。

432、在本文的实施例中，沟槽形成在形成n+源极区之前的p井区中。mos通道的一部分平行于(0001)晶面形成，而mos通道的另一部分平行于sic的(11-20)或(1-100)晶面形成。根据本实施例制造的dmosfet将具有更高的通道密度，这有利于降低器件的导通电阻。本发明领域的技术人员众所周知，与在平坦(0001)晶面上形成的mos通道相比，平行于4h-sic(11-20)或(10-10)晶面的垂直侧壁上形成的mos通道可以实现更高的场效应迁移率。在这里描述的一个实施例中，除了增加通道密度外，根据本实施例制造的dmosfet的有效通道迁移率预计将高于使用其mos通道始终平行于4h sic的(0001)晶面制造的dmosfet的有效通道迁移率。可利用该期望特征来增加给定导通电阻目标的有效通道长度或减小给定芯片尺寸的导通电阻，以器件设计者感兴趣的为准。

433、本技术中描述的实施例可与tega等人在美国专利申请中公开的装置区分：us2018/0331174a1[以下简称为参考文献1]，尽管该申请描述了在垂直和水平p井表面上形成mos通道的sic mosfet结构：

434、(1)在参考文献1中，垂直sic晶面上的mos通道不是连续形成的，而是仅在主动区的离散正交位置形成的。因此，通过参考1mosfet的横截面在垂直sic侧壁上不包含任何mos通道形成。

435、(2)参考文献1中的mos通道结构与本文实施例中描述的完全不同。在参考文献1中，mos通道形成于n+源极区和单独的n+累积区之间，该区域将mos通道连接至jfet区。

436、(3)在参考文献1中，用于在垂直sic晶面上实现mos通道的沟槽创建过程在所有注入步骤完成后进行。结果，与在垂直侧壁上形成的mos通道相比，n+源极区升高。在本文描述的实施例中，在p井注入之后和在n+源极注入之前立即蚀刻p井沟槽，n+源极注入形成在通过p井沟槽的蚀刻创建的凹陷区域上。

437、图19a至图19u描述了图18中所示结构的制造过程。sic dmosfet的制造过程是在sic基板301上进行的，首先是使用4h-sic si面外延晶圆，其掺杂度(1014-1018cm-3)和厚度(1μm至300μm)适合图19a所示的外延层302。在图19b中沉积了一个由cvd沉积的二氧化硅、氮化硅、氧氮化硅或金属层(例如镍)组成的空白硬屏蔽303，其厚度为50纳米至5微米，然后使用光刻技术进行图案化，接着使用rie进行干蚀刻，例如图19c所示。然后通过离子植入或外延生长，使用铝或硼作为p型杂质，首先形成p井区。在图19d中进行由硼或铝组成的p型植入304，能量范围为10kev至800kev，植入剂量范围为1012cm-2至1015cm-2，以形成图19e中的p井305。移除屏蔽303，并通过cvd沉积的二氧化硅、氮化硅、氧氮化硅或金属层如镍，厚度为50纳米至5微米的另一硬屏蔽层306，然后如图19f所示进行图案制作。通过rie或icp蚀刻，使用图19g中适当图案的硬屏蔽层306，通过控制蚀刻制程307在p井区形成p井沟308。p井沟308的侧壁角度在70°和90°之间。p井沟区域的深度从0.1μm0.5μm。p井沟的深度可以调整为比p井区305的深度浅。p井沟槽308的底部可以被封闭在p井区305内。在图19h中，为创建n+源极区310做了一个n型植入309。n+源极区是通过离子植入或通过n型杂质(例如氮或磷)的外延再生长形成。用于蚀刻p井沟槽的同一硬屏蔽层306可以有利地用于n+源极植入物的图案化，以便源极植入物在p井沟槽下完全对齐。在图19i中，屏蔽层306被移除。在图19j中沉积了另一个硬屏蔽层311。在图19k中，硬屏蔽层311进行图案化。可以通过植入控制剂量的p型杂质312，如图19l中的铝或硼，形成p+插塞。p+插塞313的深度最好可以超过n+源极植入物的深度，甚至可以超过p井区的深度，在图19m的一个特定实施案例中。随后，使用图19n中本领域人士普遍采用的干法或湿法蚀刻技术去除硬屏蔽311。然后通过热氧化或使用如图19o中的二氧化硅、氮化硅、氧氮化硅等电介质层的cvd方式形成作为闸极氧化物的氧化层314。闸极氧化物的厚度可以从10纳米到100纳米。干式或湿式热氧化都可用于氧化物的生长。电浆增强化学的气相沉积法(pecvd)或低压化学气相沉积(lpcvd)可用于闸极氧化物沉积。然后在图19p中沉积一个多晶硅闸极层315。多晶硅层可以使用pecvd或lpcvd进行沉积。多晶硅层可以使用硼或磷进行退火掺杂，可以在原位或在随后的步骤中进行。原位掺杂可以通过在多晶硅沉积化学过程中加入ph3前体来进行。多晶硅的沉积后掺杂可以通过沉积一层pocl3，然后在700-900℃的温度下进行驱动步骤。如图19q所示，在上面沉积硬屏蔽316并进行图案化。多晶硅闸极层315是通过使用图案化屏蔽层316进行蚀刻。在图19r中，屏蔽层316接着被移除。在晶圆上沉积由50nm-1000nm厚的二氧化硅、氮化硅、氧氮化硅层或其叠加组合组成的ild层317；在上面沉积和图案化一个硬屏蔽，以确定ild开口；如图19s所示，使用硬屏蔽对ild层317进行图案化。接着闸极氧化物314是使用相同的屏蔽蚀刻的。然后去除屏蔽，在图19t中暴露的sic表面上形成一个硅化镍区域318。图19u中，铝或银或金的互连金属层319被沉积在芯片的顶部和底部，并进行图案化。

438、图20所示的一个实施例是sic dmosfet的一个横截面结构的单元格。该器件的关键区域是p井区403，它是通过离子植入或p型物种(例如铝或硼)的外延再生长而形成。有一个n+源极区404，n-漂移层402，和一个n+基板401。在导通状态下，当对多晶硅闸极406施加闸极电压时，电流从汲极401垂直流过p井区403顶部形成的反转层，通过n+源极区404，并通过源极金属化层408流出。在关断状态或阻断状态下，一个电压被支持在p井403、n-漂移层402接面上，并且有一个pn接面在p井和n-漂移层之间形成。施加到结构上的电压在反向偏压下被支持在这个pn接面上。在功率mosfet中，有几个关键特征，其中包括单元格的间距，即mosfet的重复单位，通道长度，即p井中形成反转通道的部分，两个连续的p井之间的距离，称为jfet区域或jfet间隙，以及闸极氧化物405的厚度。另一个特点是ild层407，用于将源极互连金属化层408与多晶硅闸极406绝缘。在单元格的最中心，有一个p+插塞409，其通过n+源极金属化层接地。sic dmosfet中p+插塞的目的是通过n+源极接触点将p井区接地。

439、通过干法蚀刻在紧接源极区404形成之前的p井植入区中形成p井沟槽410，导致mos通道的一部分形成在(0001)或水平面上，mos通道的另一部分形成在sic的(11-20/10-10)或垂直晶体面上。然而，在图20所示的实施例中，通过对p井区的全部蚀刻，形成了一个更深的垂直mos通道。随后，在形成n+源极区之后，在n+源极区的下方和周围离子注入了第二个p井区，表示为pw#2411，以抑制穿透性击穿。

440、通过离子植入或外延生长，使用铝或硼作为p型杂质，首先形成p井区403。然后，通过使用适当图案的硬屏蔽层，通过rie或icp蚀刻对p井区进行控制性蚀刻，形成p井沟410。p井沟410的侧壁角度可以在75°和90°之间。p井沟区域的深度可以从0.5μm 2μm。与图18所示的器件相比，图20中的器件的p井沟的深度可以调整为与p井区的深度相同或甚至略深。在图20所示的实施例中，p井沟的底部可能不会完全封闭在p井区内。n+源极区是通过离子植入或通过n型杂质(如氮或磷)的外延再生长形成。然后在n+源极区下形成一个足够深度的第二p井区(pw#2)411，使pw#2区的横向范围大于原p井区。形成pw#2411区域的两种方法被确定。(1)可沉积专用的硬屏蔽层，并以比原p井区稍大的范围进行图案化，然后进行pw#2的离子植入。(2)倾斜离子植入法可有利地用于实现pw#2。在这里的实施例中，同一硬屏蔽可用于创建沟槽，n+源极区，然后是pw#2区，其横向范围使用倾斜离子植入的p型杂质，使得比原来的p井区403更大。该制程的其余部分包括对晶圆进行热处理，以便对植入的杂质进行电活化，形成闸极绝缘体，形成闸极电极，形成层间电介质，形成源极/汲极欧姆金属化层，最后形成与芯片探测和封装兼容的焊盘或互连金属。闸极绝缘体405是通过碳化硅的热氧化或通过电介质层如二氧化硅、氮化硅、氧氮化硅等的cvd形成的。

441、图20中的这个实施例所描述的器件是对图18中的实施例所描述的器件的增强，并具有几个额外的功能和优势。图20中的实施例的mos通道的垂直部分可以做得比图18所示的器件大得多，这是因为图20中的mosfet有更深的p井沟410。与水平表面相比，更大比例的mos通道可以在具有较高通道移动能力的垂直侧壁上实现。例如，对于1微米的总通道长度，0.25微米的mos通道可以在水平表面实现，0.75微米的mos通道可以在垂直侧壁实现。因此，在相同的mos通道长度下，图20所示实施例中描述的器件的有效通道移动性可以比图18所示实施例中描述的器件大。因此，对于相同的有效通道移动性，与使用图18中的实施例制造的mosfet相比，使用图20中的实施例可以制造出更长的通道mos。长通道mosfet具有更高的器件稳健性，包括更低的汲极饱和电流、更高的短路稳健性、更低的随汲极电压变化的vth滚降、对汲极端引入的势垒降低(dibl)效应的免疫。

442、在图20的实施例中，与原来的p井403相比，pw#2411需要的范围更大，这对减少mos通道水平部分的通道长度是必要的和有益的。通过形成一个横向范围大于原始p井的pw#2，在高压阻断条件下的汲极电势被pw#2区域有效地屏蔽了原始p井区。这使得延伸到p井沟外的原始p井区的横向范围(电剂量)大大减少，而没有穿透性击穿的风险。p井沟以外的p井区的横向范围减少，导致在水平表面上形成的mosfet通道的部分更小。

443、图21a至图21v描述了图20中所示结构的制造过程。sic dmosfet的制造过程是在sic基板501上进行的，首先是使用4h-sicsi面外延晶圆，其掺杂度(1014-1018cm-3)和厚度(1μm至300μm)适合图21a所示的外延层502。在图21b中沉积了一个由cvd沉积的二氧化硅、氮化硅、氧氮化硅或金属层(例如镍)组成的空白硬屏蔽503，其厚度为50纳米至5微米，然后使用光刻技术进行图案化，接着使用rie进行干蚀刻，例如图21c所示。然后通过离子植入或外延生长，使用铝或硼作为p型杂质，首先形成p井区。在图21d中进行由硼或铝组成的p型植入504，能量范围为10kev至800kev，植入剂量范围为1012cm-2至1015cm-2，以形成图21e中的p井505。移除屏蔽503，并通过cvd沉积的二氧化硅、氮化硅、氧氮化硅或金属层如镍，厚度为50纳米至5微米的另一硬屏蔽层506，然后如图21f所示进行图案制作。通过rie或icp蚀刻，使用图21g中适当图案化的硬屏蔽层506，通过控制蚀刻制程507在p井区形成深p井沟508。p井沟508的侧壁角度可以在75°和90°之间。例：p井沟区域的深度可以从0.5微米到2微米不等。p井沟508的深度可以调整为与p井区的深度相同或甚至略深。p井沟的底部可能没有完全封闭在p井区内。

444、在图21h中，为创建n+源极区510做了一个n型植入509。n+源极区是通过离子植入或通过n型杂质(例如氮或磷)的外延再生长形成。然后在n+源极区下形成一个足够深度的第二p井区(pw#2)511，使pw#2区的横向范围大于图21i中的原p井区。形成pw#2区域511的两种方法被确定。(1)可沉积专用的硬屏蔽层，并以比原p井区稍大的范围进行图案化，然后进行pw#2的离子植入。(2)倾斜离子植入法可有利地用于实现pw#2。在这里的实施例中，同一硬屏蔽506可用于创建p井区508，n+源极区510，然后是pw#2区511，其横向范围使用倾斜离子植入的p型杂质，使得比原来的p井区更大。

445、在图21j中，屏蔽层506被移除。在图21k中沉积了另一个硬屏蔽层512。在图21l中，硬屏蔽层512进行图案化。可以通过植入控制剂量的p型杂质513，如图21m中的铝或硼，形成p+插塞。p+插塞514的深度最好可以超过n+源极植入物的深度，甚至可以超过p井区的深度，在图21n的一个特定实施案例中。随后，使用图21o中本领域人士普遍采用的干法或湿法蚀刻技术去除硬屏蔽512。然后通过热氧化或使用如图21p中的二氧化硅、氮化硅、氧氮化硅等电介质层的cvd方式形成作为闸极氧化物的氧化层515。闸极氧化物的厚度可以从10纳米到100纳米。干式或湿式热氧化都可用于氧化物的生长。pecvd或lpcvd可用于闸极氧化物的沉积。然后在图21q中沉积一个多晶硅闸极层516。多晶硅层可以使用pecvd或lpcvd进行沉积。多晶硅层可以使用硼或磷进行退火掺杂，可以在原位或在随后的步骤中进行。原位掺杂可以通过在多晶硅沉积化学过程中加入ph3前体来进行。多晶硅的沉积后掺杂可以通过沉积一层pocl3，然后在700-900℃的温度下进行驱动步骤。如图21r所示，在上面沉积硬屏蔽517并进行图案化。多晶硅闸极层516是通过使用图案化屏蔽层517进行蚀刻。在图21s中，屏蔽层517接着被移除。在晶圆上沉积由50nm-1000nm厚的二氧化硅、氮化硅、氧氮化硅层或其叠加组合组成的ild层518；在上面沉积和图案化一个硬屏蔽，以确定ild开口；如图21t所示，使用硬屏蔽对ild层518进行图案化。接着闸极氧化物515是使用相同的屏蔽蚀刻的。然后去除屏蔽，在图21u中暴露的sic表面上形成一个硅化镍区域519。图21v中，铝或银或金的互连金属层520被沉积在芯片的顶部和底部，并进行图案化。

446、本文所述的一个实施例涉及到短通道sic mosfet的设计和制造。

447、本文所述的一个实施例涉及到将高电压、短通道sic mosfet的dibl效应降至最低。

448、本文所述的一个实施例涉及到设计和制造具有亚微米级通道长度的mos通道。

449、本文所述的实施例实现了一个既具有足够低的导通电阻，又具有足够高的短路耐受时间的器件。

450、本文所述的实施例涉及到在通道的某些区域局部增加通道的掺杂浓度。sicmosfet的非均匀掺杂通道在导通电阻、阈值电压和短路耐受时间之间提供了更好的权衡。

451、在本文所述的实施例中，涉及到在通道局部增加掺杂浓度，使其不会过多地增加阈值电压，但同时减少dibl效应，以实现更好的权衡。

452、在本文所述的一个实施例中，在p井区内形成了称为p型屏蔽层的p型屏蔽。p-屏蔽总是起源于p井区，但它可以延伸到p井区的垂直范围之外。

453、在本文所述的一个实施例中，p-屏蔽区的底部可以延伸到p井区的下方。

454、在本文所述的一个实施例中，可以有多个p-屏蔽区。不同p-屏蔽区的掺杂浓度可以彼此不同。

455、本文所述的实施例涉及一种器件，其中p-屏蔽区被形成埋在p井结构内。p-屏蔽总是起源于p井区，但它可以延伸到p井区的垂直范围之外。

456、在本文的一个实施例中，器件结构可以有多个p-屏蔽区。在这些情况下，不同的p-屏蔽区的它们的掺杂浓度分布不一定要相同，可以彼此不同。

457、在平面闸极sic mosfet中实现较低的导通级电阻的竞赛中，特别是在高额定击穿电压的情况下，通常的做法是使通道长度尽可能短，因为这可以减少与sic通道有关的很大一部分传导损耗。与硅mosfets中的mos迁移率相比，sic mos结构中的mos迁移率要小得多，因此为了达到足够低的导通电阻，人们需要使通道长度相当短，有时甚至是亚微米范围。

458、随着通道长度变短，短通道效应在sic功率mosfet中成为一个问题，导致汲极端引入的势垒降低效应，也称为dibl效应，这是造成sic mosfet中许多可靠性问题的原因。

459、一个相关的问题是在高汲极偏压下阈值电压的滚落，而所设计的器件只有在非常低的汲极偏压下才能达到某种期望的阈值电压。但是，当汲极偏压接近它的阻断值时，阈值电压会大幅降低，这是不可取的，因为通道可能无意中打开。

460、此外，遭受dibl效应的器件在高汲极偏压下具有极大的饱和电流。这导致在短路负载条件下的过度功率耗散。这导致了较低的短路耐受时间。虽然sic mosfets有限的mos通道移动性可以用短通道长度来克服，但它与dibl效应带来的问题有关。

461、缓解这一问题的一种方法是增加通道区的掺杂浓度，这将均匀地增加器件的阈值电压。虽然这种方法可以减少饱和汲极电流，但这也增加了器件的导通电阻。

462、本文所述的实施例可以实现一个既具有足够低的导通电阻，又具有足够高的短路耐受时间的器件。虽然传统的方法只是均匀地增加通道区域的掺杂浓度，但本文所述的实施例并没有均匀地增加其他通道的掺杂浓度，而是在通道的某些区域局部增加。sicmosfet的非均匀掺杂通道在导通电阻、阈值电压和短路耐受时间之间提供了更好的权衡。

463、在这里的实施例中，掺杂浓度的增加使得它们不会过多地增加阈值电压，但同时减少dibl效应，从而实现更好的权衡。

464、在本文所述的一个实施例中，在p井区内形成了称为p型屏蔽层的p型屏蔽。p-屏蔽是起源于p-井区，但在本实施例的某些例子中，它可以延伸到p-井区的垂直范围之外。

465、在这里的一个实施例中，p-屏蔽区的底部可以进一步向下延伸，可以达到p井区的下方。在本文所述的一个实施例中，可以有多个p-屏蔽区。不同p-屏蔽区的掺杂浓度可以彼此不同。

466、在本文所述的一个实施例中，在p井区内形成了称为p型屏蔽层的p型屏蔽。p-屏蔽是起源于p-井区，但在本实施例的某些例子中，它可以延伸到p-井区的垂直范围之外。

467、在这里的一个实施例中，p-屏蔽区的底部可以进一步向下延伸，可以达到p井区的下方。在这里的一个实施例中，可以有多个p-屏蔽区埋在p井区中。不同p-屏蔽区的掺杂浓度可以彼此不同。

468、埋在p井结构内的p屏蔽区重新加强了"p井区的局部掺杂，并在表面为mosfet通道提供了更好的屏蔽，同时将dibl效应降至最低。在本文所述的实施例中，由于p-屏蔽没有直接连接到通道上，p-屏蔽不会改变vth。

469、图23a所示的一个实施例是sic dmosfet的一个横截面结构的半单元格。该器件的关键区域是p井区203，它是通过离子植入或p型物种(例如铝或硼)的外延再生长而形成。有一个n+源极区205，n-漂移层202，和一个n+基板201。在导通状态下，当对多晶硅闸极207施加闸极电压时，电流从汲极201垂直流过p井区203顶部形成的反转层，通过n+源极区205，并通过源极金属化层210流出。在关断状态或阻断状态下，一个电压被支持在p井203、n-漂移层202接面上，并且有一个pn接面在p井和n-漂移层之间形成。施加到结构上的电压在反向偏压下被支持在这个pn接面上。在功率mosfet中，有几个关键特征，其中包括单元格的间距，即mosfet的重复单位，通道长度，即p井中形成反转通道的部分，两个连续的p井之间的距离，称为接面型场效应管(jfet)区域或jfet间隙，以及闸极氧化物206的厚度。另一个特点是ild层208，用于将源极互连金属化层210与多晶硅闸极207绝缘。

470、在本文所述的一个实施例中，在p井区内形成了称为p型屏蔽层的p型屏蔽204a。p-屏蔽可以位于p井区内部，使其与p井区的平均背景掺杂浓度相比，掺杂浓度最高的点的横向位置位于p井区的边界内。p-屏蔽区域总是起源于p井区内。a点和b点是用来描述植入的p-屏蔽区的掺杂情况的参考点。

471、图23b所示的实施例与图23a的实施例相似，只是p-屏蔽区的底部进一步向下延伸到p井中，并能到达p井区之外。

472、在图23c和图23d所示的一个实施例中，器件与图23a类似。图23c和图23d中的器件举例说明了有多个p-屏蔽区的情况。在这些情况下，不同的p-屏蔽区的它们的掺杂浓度分布不一定要相同，可以彼此不同。

473、在用高电压偏压汲极的情况下，在通道中间形成的p-屏蔽可以帮助缓解汲极偏压引起的耗竭区的扩展，从而消除dibl效应。除了减轻dibl效应外，p-屏蔽区还为控制mosfet的vth提供了一种简单的方法，从而能够改善短路时间(tsc)。p-屏蔽使器件结构中关键位置的p井的掺杂浓度局部增加，而不是p井掺杂浓度的均匀增加。通过本发明所述的方法，在较低的vth、导通电阻和对短通道效应更好的免疫力方面，可以获得更好的权衡。在这种情况下，如果p-屏蔽区的深度大于p井区，即p-屏蔽区在垂直方向上延伸到p井区之外，p-屏蔽区还可以为通道区提供更好的电场屏蔽，从而进一步减轻通道中的dibl效应。具有多个p-屏蔽区的器件结构可以在不同的p-屏蔽区设计不同的掺杂浓度。在本文所述的一个实施例中，可将较高的掺杂浓度应用于靠近p井边缘(点a)的p屏蔽区/s，而靠近点b的p屏蔽区则可采用较低的掺杂浓度。这种结构的好处是，在给定的通道长度下，具有较低的闸极阈值电压以及对短通道效应的出色免疫力。

474、图24a至图24u描述了图23a中所示结构的制造过程。sic dmosfet的制造过程是在sic基板301上进行的，首先是使用4h-sic si面外延晶圆，其掺杂度(1014-1018cm-3)和厚度(1μm至300μm)适合图24a所示的外延层302。在图24b中沉积了一个由cvd沉积的二氧化硅、氮化硅、氧氮化硅或金属层(例如镍)组成的空白硬屏蔽303，其厚度为50纳米至5微米，然后使用光刻技术进行图案化，接着使用反应离子刻蚀(rie)进行干蚀刻，例如图24c所示。然后通过离子植入或外延生长，使用铝或硼作为p型杂质，首先形成p井区。在图24d中进行由硼或铝组成的p型植入304，能量范围为10kev至1000kev，植入剂量范围为1012cm-2至1015cm-2，以形成图24d中的p井305。在图24e中，图案化屏蔽层303被移除。

475、图24f中，硬屏蔽层306是由二氧化硅、氮化硅、氧氮化硅或金属层(例如镍)，厚度从50纳米到5微米不等的cvd沉积层沉积。屏蔽层306是用光刻法制作的，然后用rie进行干蚀刻，例如在图24g中。

476、如图24h所示，做了一个p型植入物307，在p井内创造一个p型区域，称为p型屏蔽308。p-屏蔽区308可以用铝或硼作为p型杂质形成。p-屏蔽区的掺杂浓度可以在1e16cm-3到1e21cm-3之间。在图24i中，图案化屏蔽层306被移除。

477、在图24j中沉积了一个由cvd沉积的二氧化硅、氮化硅、氧氮化硅或金属层(例如镍)组成的空白硬屏蔽309，其厚度为50纳米至5微米，然后使用光刻技术进行图案化，接着使用rie进行干蚀刻，例如图24k所示。

478、图24l中的n+源极区311是通过离子植入或通过n型杂质如氮或磷310的外延再生长形成的。在图24m中，图案化屏蔽层309被移除。

479、通过热氧化或使用如图24n中的二氧化硅、氮化硅、氧氮化硅等电介质层的cvd方式形成作为闸极氧化物的氧化层312。闸极氧化物的厚度可以从10纳米到100纳米。干式或湿式热氧化都可用于氧化物的生长。电浆增强化学的气相沉积法(pecvd)或低压化学气相沉积(lpcvd)可用于闸极氧化物沉积。然后在图24o中沉积一个多晶硅闸极层313。多晶硅层可以使用pecvd或lpcvd进行沉积。多晶硅层可以使用硼或磷进行退火掺杂，可以在原位或在随后的步骤中进行。原位掺杂可以通过在多晶硅沉积化学过程中加入ph3前体来进行。多晶硅的沉积后掺杂可以通过沉积一层pocl3，然后在700-900℃的温度下进行驱动步骤来进行。在图24p中，多晶硅层313进行图案化。图24q中的晶圆上沉积了由50nm-1000nm厚的二氧化硅、氮化硅、氧氮化硅层或其叠加组合组成的ild层314。在图24r中，ild层314进行图案化。在图24s中，闸极氧化物312进行图案化。

480、在图24t中，在暴露的sic表面上形成了镍硅化物区域315。图24u中，铝或银或金的互连金属层316被沉积在基板的顶部和底部，并进行图案化。

481、图25a所示的一个实施例是sic dmosfet的一个横截面结构的半单元格。该器件的关键区域是p井区403，它是通过离子植入或p型物种(如铝或硼)的外延再生长而形成。有一个n+源极区405，n-漂移层402，和一个n+基板401。在导通状态下，当对多晶硅闸极407施加闸极电压时，电流从汲极401垂直流过p井区403顶部形成的反转层，通过n+源极区405，并通过源极金属化层410流出。在关断状态或阻断状态下，一个电压被支持在p井403、n-漂移层402接面上，并且有一个pn接面在p井和n-漂移层之间形成。施加到结构上的电压在反向偏压下被支持在这个pn接面上。在功率mosfet中，有几个关键特征，其中包括单元格的间距，即mosfet的重复单位，通道长度，即p井中形成反转通道的部分，两个连续的p井之间的距离，称为接面型场效应管(jfet区域)或jfet间隙，以及闸极氧化物406的厚度。另一个特点是ild层408，用于将源极互连金属化层410与多晶硅闸极407绝缘。

482、在p井结构内形成一个p型屏蔽区404a。换句话说，p-屏蔽是在sic表面下形成的，mosfet通道就位于那里。如图25a所示，p-屏蔽区总是起源于p井区，但在本实施例的某些例子中，可以延伸到p井区的垂直范围之外，如图25b所示。

483、图25b所示的实施例与图25a的实施例相似，只是p-屏蔽区的底部进一步向下延伸到p井中，并能到达p井区之外。

484、图25c和图25d所示的器件结构也与图25a中的器件相似，但它们举例说明了有多个p-屏蔽区的情况。在这些情况下，不同的p-屏蔽区的它们的掺杂浓度分布不一定要相同，可以彼此不同。上述各图中的a点和b点是用来描述植入的p-屏蔽区的掺杂情况的参考点。

485、图25a至图25d中的p-屏蔽层"重新加强"了p井区的局部掺杂，在表面为mosfet通道提供了更好的屏蔽，同时将dibl效应降至最低。由于p-屏蔽没有直接连接到通道上，在这种情况下，p-屏蔽不会改变阈值电压。图25a所示的器件为缓解dibl提供了同样的场屏蔽，但不需要改变阈值电压值，而这对图23a的器件来说是不可避免的。

486、图26a至图26u描述了图25a中所示结构的制造过程。sic dmosfet的制造过程是在sic基板501上进行的，首先是使用4h-sic si面外延晶圆，其掺杂度(1014-1018cm-3)和厚度(1μm至300μm)适合图26a所示的外延层502。在图26b中沉积了一个由cvd沉积的二氧化硅、氮化硅、氧氮化硅或金属层(例如镍)组成的空白硬屏蔽503，其厚度为50纳米至5微米，然后使用光刻技术进行图案化，接着使用反应离子刻蚀(rie)进行干蚀刻，例如图26c所示。然后通过离子植入或外延生长，使用铝或硼作为p型杂质，首先形成p井区。在图26d中进行由硼或铝组成的p型植入504，能量范围为10kev至1000kev，植入剂量范围为1012cm-2至1015cm-2，以形成图24d中的p井505。在图26e中，图案化屏蔽层503被移除。

487、图26f中，硬屏蔽层506是由二氧化硅、氮化硅、氧氮化硅或金属层(例如镍)，厚度从50纳米到5微米不等的cvd沉积层沉积。屏蔽层506是用光刻法制作的，然后用rie进行干蚀刻，例如在图26g中。

488、如图26h所示，做了一个p型植入物507，在p井内创造一个p型区域，称为p型屏蔽508。p-屏蔽区508可以用铝或硼作为p型杂质形成。在p井结构内形成一个p型屏蔽区。换句话说，p-屏蔽是在sic表面下形成的，mosfet通道就位于那里。p-屏蔽区域总是起源于p井区内。p-屏蔽区的位置，是通过仔细调整用于实现p-屏蔽区的植入能量来控制的。

489、p型屏蔽区可以通过p型离子植入步骤创建，该步骤包括硼或铝，能量范围为25kev至800kev，植入剂量范围为1012cm-2至1015cm-2。在图26i中，图案化屏蔽层506被移除。

490、一种橡皮布硬屏蔽509，其包括二氧化硅、氮化硅、氮氧化硅或诸如镍的金属层的化学气相沉积(cvd)沉积层，如图26k所示，在图26j中沉积厚度在50纳米到5微米之间的薄膜，然后使用光刻术进行图案化，随后使用rie进行干蚀刻。

491、图26l中的n+源极区511是通过离子植入或通过n型杂质如氮或磷510的外延再生长形成的。在图26m中，图案化屏蔽层509被移除。

492、通过热氧化或使用如图26n中的二氧化硅、氮化硅、氧氮化硅等电介质层的cvd方式形成作为闸极氧化物的氧化层512。闸极氧化物的厚度可以从10纳米到100纳米。干式或湿式热氧化都可用于氧化物的生长。电浆增强化学的气相沉积法(pecvd)或低压化学气相沉积(lpcvd)可用于闸极氧化物沉积。然后在图26o中沉积一个多晶硅闸极层513。多晶硅层可以使用pecvd或lpcvd进行沉积。多晶硅层可以使用硼或磷进行退火掺杂，可以在原位或在随后的步骤中进行。原位掺杂可以通过在多晶硅沉积化学过程中加入ph3前体来进行。多晶硅的沉积后掺杂可以通过沉积一层pocl3，然后在700-900℃的温度下进行驱入步骤来进行。图26p中对多晶硅层513进行了图案化。图26q中的晶圆上沉积了由50nm-1000nm厚的二氧化硅、氮化硅、氧氮化硅层或其叠加组合组成的ild层514。在图26r中，ild层514进行图案化。在图26s中，闸极氧化物512进行图案化。

493、在图26t中，在暴露的sic表面上形成了镍硅化物区域515。图26u中，铝或银或金的互连金属层516被沉积在基板的顶部和底部，并进行图案化。

494、本文所述的实施例涉及到sic晶体管

495、这里的一个实施例中描述的器件有一个埋藏的n+区域，它位于该p+岛之间。埋藏的n+区域的形成方式是，它与晶圆表面物理分离，因为它不接触肖特基层。有一部分n-漂移层与肖特基表面接触。n+区域与晶圆表面的物理分离是本实施例的一个关键特征，因为肖特基金属的sic器件具有n-掺杂浓度，而不是n+掺杂浓度。与肖特基金属接触的碳化硅表面具有n-掺杂浓度，这对于降低肖特基金属界面与碳化硅的电场强度至关重要。在本文所述的一个实施例中，埋藏的n+区域的垂直范围低于p+区域的底部，并覆盖p+区域的底部。与现有技术的mps二极管相比，p+岛之间的间距更窄，p+岛的深度更深。n+区的存在使p+岛之间的间距更窄。p+岛屏蔽了肖特基界面在高电压运行期间形成的电场。在这里的实施例中，穿插在n+区域中的p+区域被设计成在p+岛和n+区域之间实现一定程度的电荷平衡，这提供了进一步降低该器件的导通电阻的好处，也保持了低电场。

496、在本文的一个实施例中，n+区的底部高于p+区的底部。p+区域的底部与n-漂移层接触，这是一种权衡，因为这将使漏电流降低，但导通电阻升高。在位于p+岛之间的n+区域被埋藏的器件的实施例中，可以实现更好的导通电阻，而在n+区域不完全包围p+岛底部的器件的实施例中，可以实现更低的漏电流。在本文所述的一个实施例中，位于p+岛之间的埋藏的n+区域和不完全包围p+岛底部的n+区域都可以存在于同一个器件上。

497、在本文所述的一个实施例中，n+区是由几个子n区形成的，而p+区是由许多子p区形成的，因此这些不同的层或片中的掺杂浓度可能不同。在一个实施例中，要么n+区域的最后一片在p+岛的下方，完全覆盖在p+岛的周围，要么n+片的底部高于p+区域的底部。离碳化硅表面更远的n+型子区域的掺杂浓度可以逐渐提高，这可能有降低传导损失的好处。在另一个实施例中，离sic表面较远的p型子区域的掺杂浓度可以逐渐降低，这可能会使阻断特性更好。这里的实施例中所描述的不同的掺杂浓度允许自由地将器件设计适当地调整为较低的泄漏电流、更好的传导损失、较低的电阻等。相对于只有一个p+层和一个n+层，分层和不同掺杂的n+和p+区域可以实现更好的权衡，这可以通过使用多个离子植入步骤或多个外延生长来实现。

498、在这里的一个实施例中，穿插在一组多个p+井之间的n+区域是以这样的方式形成的，它与晶圆表面物理分离，并一直延伸到n-漂移区域。在这里的实施例中，n+区域与sic晶圆表面的物理分离使其与其他类似的发明不同。

499、在本文的实施例中，与肖特基金属(金属1)接触且为n型半导体的sic芯片的一部分具有相同的n-漂移掺杂浓度，因为与肖特基金属(金属1)直接接触的n型sic半导体的掺杂浓度在sic mps二极管的高压阻断模式操作期间，对于降低芯片表面的电场强度至关重要。

500、图28a所示的实施例的器件是sic mps二极管的横截面示意图。该器件的关键区域是位于底部的n+基板201，它为晶圆提供机械支持，厚度约为350微米。一个n-漂移区202，通常是一个外延层，位于n+基板的顶部。有多个p+井204，形成线性条纹或更复杂的圆形或六角形图案。该器件有一个第一金属层205，表示为金属1，它是n型sic半导体区域的肖特基金属，并与它下面的n型区域形成肖特基接触。该器件在晶圆的正面有一个第二金属层206，表示为金属2，与金属1接触。金属2通常被称为"动力金属"，通常是铝制的。在n+基板的底部有一个硅化物层207。在晶圆的背面下面有一个第三金属层208，表示为金属3，它与硅化层接触。

501、图28a所示的装器件有一个n+区域203，它穿插在一组多个p+井204之间。n+区203是以这样的方式形成的，它与晶圆表面物理分离，并一直延伸到n-漂移区202。n+区与sic晶圆表面的物理分离是本文所述实施例的一个关键特征，并将其与其他类似发明区分开来。与肖特基金属205接触的sic晶圆的一部分，表示为金属1，是一个n型半导体，具有与n-漂移区202相同的掺杂浓度。在本文所述的实施例中，在sic mps二极管的高压阻断工作模式中，与标记为金属1的肖特基金属205直接接触的n型sic半导体的掺杂浓度对于降低晶圆表面的电场强度至关重要。n+区域203的垂直范围低于p+区域204的底部。埋藏的n+区完全围绕着p+区，这为肖特基注入的多数载子提供了一个更有导电性的行进路径，并减少了总的正向传导损耗。

502、本文所述的实施例，与现有技术中的金属1相比，使用了不同种类的肖特基金属作为金属1层。图28a所述器件的金属1205的选择是为了使其肖特基接触的阻挡高度低于现有技术的高度。由于肖特基势垒高度较小，多数载子在肖特基势垒上的注入变得更加有效，这反映为正向i-v特性中较低的膝电压(vknee)，如图28b所示。具有较低vknee的新器件(标记为#2和#3)比其对应的器件(标记为#1)具有较低的前向传导损耗。较低的肖特基势垒高度，导致较高的反向漏电流，如反向i-v曲线所示--标为#2和#3。在这里描述的实施例中，可以通过微调势垒高度来控制泄漏电流的大小，这取决于各种设计元素，包括但不限于肖特基接触的退火温度、器件的间距、p+区的深度和掺杂、n+区的掺杂和深度以及n-漂移区的掺杂。

503、这里描述的实施例的另一个明显特征是，新装置的n+基板比其对应的基板(通常约为350微米)更薄(通常为100～200微米)。变薄的n+基板直接影响到正向i-v特性，即vf>vknee的正向i-v曲线的线性区域变得更陡峭，因为变薄的基板对正向传导损失总量的串联电阻贡献较小。如图28b所示，具有较低vknee和较薄基板的二极管(标记为3号)必须比另一个具有完全较低vknee和厚基板的二极管(标记为2号)具有更少的传导损耗。在这里的实施例中，差分导通电阻(ron,diff)是正向i-v曲线线性段的斜率的倒数，通过减薄n+基板而大大降低。本实施例中的二极管较低的vknee和ron,diff使正向传导损耗大大降低，同时保持足够低的反向漏电，以满足市场上的适当需求。

504、图29a至图29l描述了图28a中所示结构的制造过程。器件的制造过程包括准备图29a中的sic晶圆，该晶圆由高导电的n+基板301和n-漂移区302组成，其中n-漂移区通常为外延生长。n-漂移区302的设计方式是，主要根据所需的阻断性能来选择n-漂移区的掺杂浓度和厚度。当制备sic芯片时，在图29b中器件的主动区上进行离子植入步骤，其中有一个n型物种303，如氮和/或磷，在n-漂移区中形成一个n+区。没有显示的边缘终端需要在n型离子植入步骤中被掩盖。需要注意的是，n型离子植入步骤303需要以这样的方式进行，即图29c中的n+区域304完全埋在n-漂移区域内。离子植入步骤应形成n+区304，其中n+区的顶部与晶圆表面物理隔离。

505、在图29d中，在晶圆表面上形成了一个图案化的屏蔽305，它最好是由诸如氧化物、氮化物、多晶硅层或这些的组合制成的硬屏蔽。图案化的屏蔽必须足够厚，以便在随后的离子植入步骤中完全阻挡任何高能量的杂质。在图29e中用p型杂质306如铝和/或硼进行p型离子植入步骤，以在图29f中形成一组多个p+井307。一组多个p+井307的底部形成，使得它们高于n+区域304的底部。在本文的实施例中，一组多个p+井的深度小于n+区域的深度。在图29f中，多个p+井的集合导致了一个p+区域的整体。没有显示的边缘终止区域可以通过p型离子植入步骤形成。图29g中的图案化屏蔽305是通过干式或湿式蚀刻制程去除的。随后是一个制程步骤，通过在晶圆上涂抹合适的涂层材料(例如碳帽(carbon cap))并在高温下(如1700℃)进行退火，以电激活所有植入的杂质物种。然后，通过在整个晶圆表面形成场氧化层并清除场氧化层中需要传导电流以实现器件导通操作的部分，来定义活性区域。

506、通过在图29h中直接在晶圆表面沉积标记为金属1的肖特基金属308，在晶圆表面形成肖特基接触。然后，通过使用干式蚀刻、湿式蚀刻或解除制程对沉积的肖特基金属层进行图案处理，并通过使用熔炉或rta(快速热退火)在一定温度下退火一定时间。肖特基金属沉积后退火步骤的热预算需要仔细设计和控制，因为它直接影响到肖特基接触的屏障高度。然后在图29i中的晶圆顶部沉积了第一块标记为金属2的焊盘金属309，并通过干式蚀刻、湿式蚀刻或升降式蚀刻进行图案制作。第一块焊盘金属可以是铝/铝基合金。然后从晶圆的背面进行减薄，直到其厚度达到图29j中的100～200微米的目标厚度。在未来，当晶圆减薄技术改进并提供小于上述100～200微米的目标厚度时，厚度可能会进一步减少。晶圆减薄可以通过化学机械抛光(chemical mechanical polishing,cmp)、湿法蚀刻、干法蚀刻或上述研磨技术的组合来完成，并在晶圆的正面涂上适当的保护膜。

507、然后在图29k中，在晶圆的背面形成了一个硅化物区域310。硅化区需要在晶圆的背面形成良好的欧姆接触。以激光退火技术为例，通过沉积欧姆金属堆并对晶圆进行退火，形成硅化物区域。在图29l中，在晶圆的背面形成了标记为金属3的第二个焊盘金属311。第二块焊盘金属可以是铝/铝基合金。在第二个焊盘金属步骤完成后，可以在晶圆的顶部进行保护性涂层制程步骤，以形成防潮层。

508、制造该实施例的另一种方法是使用具有多个n型外延生长层的sic晶圆来开始。在这种情况下，sic晶圆由图29c中三个具有不同掺杂浓度和厚度的n型外延生长层以及sic晶圆底部的n+基板组成。三个n型外延生长层应以这样的方式形成，即n-层302与晶圆的器件侧相接，n+层304位于n-层的正下方，其中n+层位于同样标记为302的第二n-层之上，作为漂移区，第二n-层位于n+基板301的上方。

509、当制备具有上述外延结构的sic晶圆时，在图29d中的晶圆表面上形成图案化屏蔽305，该屏蔽最好是由诸如氧化物、氮化物、多晶硅层或它们的组合制成的硬屏蔽。图案化的屏蔽必须足够厚，以便在随后的离子植入步骤中完全阻挡任何高能量的杂质。在图29e中用p型杂质306如铝和/或硼进行p型离子植入步骤，以在图29f中形成一组多个p+井307。一组多个p+井307的底部形成，使得它们高于n+区域304的底部。在本文的实施例中，一组多个p+井的深度小于n+区域的深度。在图29f中，多个p+井的集合导致了一个p+区域的整体。没有显示的边缘终止区域可以通过p型离子植入步骤形成。图29g中的图案化屏蔽305是通过干式或湿式蚀刻制程去除的。随后是一个制程步骤，通过在晶圆上涂抹合适的涂层材料(如碳帽)并在高温下(如1700℃)进行退火，以电激活所有植入的杂质物种。然后，通过在整个晶圆表面形成场氧化层并清除场氧化层中需要传导电流以实现器件导通操作的部分，来定义活性区域。

510、通过在图29h中直接在晶圆表面沉积标记为金属1的肖特基金属308，在晶圆表面形成肖特基接触。然后，通过使用干式蚀刻、湿式蚀刻或解除制程对沉积的肖特基金属层进行图案处理，并通过使用熔炉或rta在一定温度下退火一定时间。肖特基金属沉积后退火步骤的热预算需要仔细设计和控制，因为它直接影响到肖特基接触的屏障高度。然后在图29i中的晶圆顶部沉积了第一块标记为金属2的焊盘金属309，并通过干式蚀刻、湿式蚀刻或升降式蚀刻进行图案制作。第一块焊盘金属可以是铝/铝基合金。然后从晶圆的背面进行减薄，直到其厚度达到图29.j中的100～200微米的目标厚度。当晶圆减薄技术改进并提供小于前述100～200μm的目标厚度时，厚度可在将来进一步减小。晶圆减薄可通过cmp、湿法蚀刻、干法蚀刻或上述研磨技术与晶圆正面的适当保护涂层的组合来实现。

511、然后在图29k中形成晶圆背面的硅化物区域310。硅化物区域需要在晶圆背面形成良好的欧姆接触。硅化物区域通过沉积欧姆金属叠层和使用激光退火技术对芯片进行退火形成。标记为金属3的第二焊盘金属311形成在图29l中晶圆的背面。第二种衬垫金属可以是铝或铝基合金。在第二焊盘金属步骤完成后，可在晶圆顶部遵循保护涂层制程步骤以形成防潮层。

512、如图28a的实施例所示，与现有技术的情况相比，本发明的sic mps二极管的p+区域204的形成方式使得多个p+井组在横向上间隔更窄，并且在垂直方向上延伸到n-漂移区域202中更深。本发明的p+区与前述n+区一起设计用于对晶圆表面上形成的肖特基势垒提供坚固的屏蔽。相比之下，现有技术的器件容易受到其肖特基接触处电场的高应力的影响，这容易导致肖特基接触的临时/永久退化，从而导致器件的高泄漏电流和/或不可逆转的破坏。现有技术中的器件具有仅作为唯一传导路径的n-漂移区，并且显而易见，流经芯片表面附近的p+井与jfet-类区之间的大多数载子将在载子传输中受到影响并增加总正向传导损耗。

513、图28c比较了本发明装置结构的关键尺寸。无论器件类型如何，两个相邻p+井之间的横向间距定义为w1，从sic芯片表面测量的p+井的垂直深度定义为d1。应注意，对于本发明的装置，w1与d1(或w1/d1)的比率小于3.0(或w1/d1<3.0)。

514、图30所示的实施例装置是sic mps二极管的横截面示意图。该器件的关键区域是底部的n+基板401，该基板提供晶圆的机械支撑，厚度约为350μm。n-漂移区402，其通常是外延层并且位于n+基板的顶部。存在多个p+井404，其形成为线性条纹或更复杂的圆形或六边形图案。该器件具有表示为金属1的第一金属层405，该金属层是与n-型sic半导体区域的肖特基金属，并与其下面的n-型区域形成肖特基接触。该器件具有表示为金属2的第二金属层406位于与金属1有所接触的芯片的正面上。金属2通常被称为“动力金属”，通常为铝。在n+基板的底部下有硅化物层407。在与硅化物层接触的芯片背面下方有表示为金属3的第三金属层408。

515、图30所示的装置具有散布在一组多个p+井404之间的n+区域403。n+区域403以这样的方式形成，以在p+区域404附近延伸，但不完全覆盖p+区域的底部。n+区域与sic芯片表面的物理分离是本文所述实施例的关键特征，并将其与其他类似发明区分开来。与表示为金属1的肖特基金属405接触并且是n型半导体的sic芯片的一部分具有与n-漂移402相同的掺杂浓度。在本文描述的实施例中，与肖特基金属405标记的金属1直接接触的n型sic半导体的掺杂浓度对于在sic mps二极管的高压阻断操作模式期间降低芯片表面的电场强度至关重要。n+区域403的垂直范围在p+区域404的底部之上。埋置的n+区并不完全覆盖p+区的底部。

516、图31a至图31l描述了制造图30所示结构的过程。该器件的制程包括制备图31a中的sic芯片，其包括高导电n+基板501和n漂移区502，其中n漂移区通常为外延生长。n漂移区502的设计方式使得n漂移区的掺杂浓度和厚度主要基于所需的阻断性能来选择。当制备sic芯片时，在图31b中的器件的主动区上执行具有n型物种503(例如氮和/或磷)的离子注入步骤，在n-漂移区内形成n+区。在n型离子注入步骤中，需要屏蔽未显示的边缘终端。重要的是要注意，n-型离子注入步骤503需要以图31c中的n+区504完全埋入n-漂移区内的方式执行。离子注入步骤应形成n+区域504，其中n+区域的顶部从芯片表面物理上脱离。

517、在图31d中，在晶圆表面上形成图案化屏蔽505，其优选为由诸如氧化物、氮化物、多晶硅层或其组合制成的硬屏蔽。图案化屏蔽必须足够厚，以便在随后的离子注入步骤中完全阻挡任何高能杂质。在图31e中执行具有p-型杂质506(例如铝和/或硼)的p-型离子注入步骤，以形成图31f中的一组多个p+井507。形成多个p+井组507的底部，使其低于n+区域504的底部。在本文的实施例中，多个p+井组的深度大于n+区域的深度。在图31f中，多个p+井将p+区域作为一个整体。未绘示的边缘终止区域可通过p-型离子注入步骤形成。在图31g中，通过干法或湿法蚀刻制程去除图案化屏蔽505。随后是一个制程步骤，通过用合适的涂层材料(如碳帽)涂覆晶圆并在1700℃等高温下退火，以电激活所有注入的杂质物种。然后通过在整个晶圆表面上形成场氧化层并清除部分杂质来定义激活区场氧化物，其中传导电流需要流动，以实现设备的接通状态操作。

518、通过在图31h中的晶圆表面上直接沉积标记为金属1的肖特基金属508，在晶圆表面上形成肖特基接触。然后，通过使用干法蚀刻、湿法蚀刻或剥离制程对沉积的肖特基金属层进行图案化，并一定的时间下使用熔炉或rta在特定温度下退火。肖特基金属沉积后退火步骤的热平衡需要仔细设计和控制，因为它直接影响肖特基接触的势垒高度。然后将标记为金属2的第一焊盘金属509沉积在图31i中的晶圆顶部，并通过干蚀刻、湿蚀刻或剥离形成图案。第一块衬垫金属可以是铝/铝基合金。然后将晶圆从其背面减薄，直到其厚度达到图31j中100～200μm的目标厚度。当晶圆减薄技术改进并提供小于前述100～200μm的目标厚度时，厚度可在将来进一步减小。晶圆减薄可通过cmp、湿法蚀刻、干法蚀刻或上述研磨技术与晶圆正面的适当保护涂层的组合来实现。

519、然后在图31k中形成晶圆背面的硅化物区域510。硅化物区域需要在晶圆背面形成良好的欧姆接触。硅化物区域通过沉积欧姆金属叠层和使用激光退火技术对芯片进行退火形成。标记为金属3的第二焊盘金属511形成在图31l中晶圆的背面。第二种衬垫金属可以是铝或铝基合金。在第二焊盘金属步骤完成后，可在晶圆顶部遵循保护涂层制程步骤以形成防潮层。

520、制造本实施例的另一方法是首先使用具有多个n-型外延生长层的sic芯片。在这种情况下，sic芯片由图31c中具有不同掺杂浓度和厚度的三个n-型外延生长层和sic芯片底部的n+基板组成。三个n-型外延生长层的形成方式应确保n-层502与晶圆的器件侧相交，且n+层504位于n-层的正下方，其中，n+层位于也标记为502的用作漂移区的第二n-层的顶部，并且第二n-层位于n+基板501的顶部。

521、当制备具有上述外延结构的sic芯片时，在图31d中的芯片表面上形成图案化屏蔽505，其优选为由诸如氧化物、氮化物、多晶硅层或其组合制成的硬屏蔽。图案化屏蔽必须足够厚，以便在随后的离子注入步骤中完全阻挡任何高能杂质。在图31e中执行具有p-型杂质506(例如铝和/或硼)的p-型离子注入步骤，以形成图31f中的一组多个p+井507。形成多个p+井组507的底部，使其低于n+区域504的底部。在本文的实施例中，多个p+井组的深度大于n+区域的深度。在图31f中，多个p+井组将p+区域作为一个整体。未绘示的边缘终止区域可通过p-型离子注入步骤形成。在图31g中，通过干法或湿法蚀刻制程去除图案化屏蔽505。随后是一个制程步骤，通过用合适的涂层材料(如碳帽)涂覆晶圆并在1700℃等高温下退火，以电激活所有注入的杂质物种。然后通过在整个晶圆表面上形成场氧化层并清除部分杂质来定义激活区场氧化物，其中传导电流需要流动，以实现设备的接通状态操作。

522、通过在图31h中的晶圆表面上直接沉积标记为金属1的肖特基金属508，在晶圆表面上形成肖特基接触。然后，通过使用干法蚀刻、湿法蚀刻或剥离制程对沉积的肖特基金属层进行图案化，并在一定的时间下使用熔炉或rta在特定温度下退火。肖特基金属沉积后退火步骤的热平衡需要仔细设计和控制，因为它直接影响肖特基接触的势垒高度。然后将标记为金属2的第一焊盘金属509沉积在图31i中的晶圆顶部，并通过干蚀刻、湿蚀刻或剥离形成图案。第一块衬垫金属可以是铝/铝基合金。然后将晶圆从其背面减薄，直到其厚度达到图31j中100～200μm的目标厚度。当晶圆减薄技术改进并提供小于前述100～200μm的目标厚度时，厚度可在将来进一步减小。晶圆减薄可通过cmp、湿法蚀刻、干法蚀刻或上述研磨技术与晶圆正面的适当保护涂层的组合来实现。

523、然后在图31k中形成晶圆背面的硅化物区域510。硅化物区域需要在晶圆背面形成良好的欧姆接触。硅化物区域通过沉积欧姆金属叠层和使用激光退火技术对芯片进行退火形成。标记为金属3的第二焊盘金属511形成在图31l中晶圆的背面。第二种衬垫金属可以是铝或铝基合金。在第二焊盘金属步骤完成后，可在晶圆顶部遵循保护涂层制程步骤以形成防潮层。

524、图30所示的实施例通过进一步减小肖特基金属界面处的电场，提供了比图28a所示的实施例更低的漏电流和更好的阻断性能，但是与图28a所示的实施例相比，可以权衡更高的导通状态压降。

525、图32a至图32f所示实施例的装置是sic-mps二极管的横截面示意图。这些器件的关键区域是底部的n+基板601，该基板提供晶圆的机械支撑，厚度约为350μm。n-漂移区602，其通常是外延层并且位于n+基板的顶部。该器件具有表示为金属1的第一金属层605，该金属层是与n-型sic半导体区域的肖特基金属，并与其下面的n-型区域形成肖特基接触。该器件具有表示为金属2的第二金属层606位于与金属1有所接触的芯片的正面上。金属2通常被称为“动力金属”，通常为铝。在n+基板的底部下有硅化物层607。在与硅化物层接触的芯片背面下方有表示为金属3的第三金属层608。图32a至图32f中的实施例的装置不同于图28a和图30中的实施例所示的装置，因为先前实施例中的n+区域被一组分层排列的多个n子区域603代替。每个子区域中的厚度和掺杂浓度可能不同。类似地，图28a和图30的实施例中的设备的p+区域被一组多层p子区域替换。可以优选地设计每个片中的掺杂浓度。

526、图32a至图32f所示实施例中的器件具有分布在一组多个p+井604之间的n+区域603。图32a至图32f所示实施例中有几个潜在示例，包括有一组具有不同厚度和掺杂浓度的多个n-型子层的器件，但不包括一组在与图32a和图32b中的类型相同的多个p-型井中，有一组具有不同厚度和掺杂浓度的多个p型亚层但单个n型层用作图32c和图32d中的n+区域的器件，一种具有一组具有不同厚度和掺杂浓度的多个n型子层和一组具有不同厚度和掺杂浓度的多个p型子层的器件，如图32e和图32f所示。图32a、图32c和图32e中的装置具有围绕p+井604的n+区域603和在p+井604下的n+区域603，并且图32b、图32d和图32f中的装置具有位于p+井之间但不围绕p+井604的n+区域603。n+区域与sic晶圆表面的物理分离是本文所述实施例的关键特征，并将其与其他类似发明区分开来。与表示为金属1的肖特基金属605接触并且是n-型半导体的sic芯片的一部分具有与n-漂移602相同的掺杂浓度。在本文描述的实施例中，与肖特基金属605标记的金属1直接接触的n-型sic半导体的掺杂浓度对于在sic mps二极管的高压阻断操作模式期间降低芯片表面的电场强度至关重要。

527、图33aa至图33al描述了图32a所示结构的制造过程。该器件的制程包括制备图33aa中的sic芯片，其包括高导电n+基板701a和n-漂移区702a，其中n-漂移区通常为外延生长。n漂移区702a的设计方式使得n漂移区的掺杂浓度和厚度主要基于所需的阻断性能来选择。当制备sic芯片时，在图33ab中的器件的主动区上执行一组具有n型物种703a(例如氮和/或磷)的多个离子注入步骤。具有n-型物种的一组多个离子注入步骤形成图33ac中的一组子n-型区域704a，其中每个子区域由示意图中的虚线定义，用于指示子区域的顶部和底部，并且所有子区域相互连接。相互连接的子区域由n+区域作为一个整体组成。在n-型离子注入步骤中，未显示的边缘终端需要屏蔽。需要注意的是，n-型离子注入步骤703a需要以这样的方式执行，即n+区704a完全埋入图33ac中的n-漂移区内。离子注入步骤应形成n+区域704a，其中n+区域的顶部与晶圆表面物理分离。

528、在图33ad中的晶圆表面上形成的图案化屏蔽705a，其优选为由诸如氧化物、氮化物、多晶硅层或其组合制成的硬屏蔽。图案化屏蔽必须足够厚，以便在随后的离子注入步骤中完全阻挡任何高能杂质。在图33ae中执行具有p-型杂质706a例如铝和/或硼的p-型离子注入步骤，以形成图33af中的一组多个p+井707a。形成多个p+井组707a的底部，使其高于n+区域704a的底部。在本文的实施例中，多个p+井组的深度小于n+区域的深度。多个p+井的集合在图33af中作为一个整体导致一个p+区域。未绘示的边缘终止区域可通过p-型离子注入步骤形成。在图33ag中，通过干法或湿法蚀刻制程去除图案化屏蔽705a。随后是一个制程步骤，通过用合适的涂层材料如碳帽涂覆晶圆并在1700℃等高温下退火，以电激活所有注入的杂质物种。然后通过在整个晶圆表面上形成场氧化层并清除部分杂质来定义激活区场氧化物，其中传导电流需要流动，以实现设备的接通状态状操作。

529、通过在图33ah中的晶圆表面上直接沉积标记为金属1的肖特基金属708a，在晶圆表面上形成肖特基接触。然后，通过使用干法蚀刻、湿法蚀刻或剥离制程对沉积的肖特基金属层进行图案化，并在一定的时间使用熔炉或rta在特定温度下退火。肖特基金属沉积后退火步骤的热平衡需要仔细设计和控制，因为它对肖特基接触的势垒高度有直接影响。然后将标记为金属2的第一焊盘金属709a沉积在图33ai中的晶圆顶部，并通过干蚀刻、湿蚀刻或剥离形成图案。第一块衬垫金属可以是铝/铝基合金。然后将晶圆从其背面减薄，直到其厚度达图33aj中100～200μm的目标厚度。当晶圆减薄技术改进并提供小于前述100～200μm的目标厚度时，厚度可在将来进一步减小。晶圆减薄可通过cmp、湿法蚀刻、干法蚀刻或上述研磨技术与晶圆正面的适当保护涂层的组合来实现。

530、然后在图33ak中形成晶圆背面的硅化物区域710a。硅化物区域需要在晶圆背面形成良好的欧姆接触。硅化物区域通过沉积欧姆金属叠层和使用激光退火技术对芯片进行退火形成。标记为金属3的第二焊盘金属711a在图33al中晶圆的背面形成。第二种衬垫金属可以是铝或铝基合金。在第二焊盘金属步骤完成后，可在晶圆顶部遵循保护涂层制程步骤以形成防潮层。

531、制造本实施例的另一方法是首先使用具有多个n-型外延生长层的sic芯片。在这种情况下，sic芯片由图33ac中具有不同掺杂浓度和厚度的多个n-型外延生长层和sic芯片底部的n+基板组成。在n+基板701a的顶部，可以外延生长n-漂移层702a以用作漂移/阻挡层。在n漂移层的顶部，可以生长多个n型外延层以形成n+区域704a作为一个整体，该n+区域704a由一组子n型区域组成，其中每个子区域由不同的掺杂浓度和厚度定义，并且所有子区域相互连接。在埋置的n+区域的顶部，可以形成到达sic芯片702a表面的n-层。

532、当制备具有上述外延结构的sic芯片时，在图33ad中的芯片表面上形成图案化屏蔽705a，其优选为由诸如氧化物、氮化物、多晶硅层或其组合制成的硬屏蔽。图案化屏蔽必须足够厚，以便在随后的离子注入步骤中完全阻挡任何高能杂质。在图33ae中执行具有p-型杂质706a(例如铝和/或硼)的p-型离子注入步骤，以形成图33af中的一组多个p+井707a。形成多个p+井组707a的底部，使其高于n+区域704a的底部。在本文的实施例中，多个p+井组的深度小于n+区域的深度。多个p+井的集合在图33af中作为一个整体导致一个p+区域。未绘示的边缘终止区域可通过p-型离子注入步骤形成。在图33ag中，通过干法或湿法蚀刻制程去除图案化屏蔽705a。随后是一个制程步骤，通过用合适的涂层材料(如碳帽)涂覆晶圆并在1700℃等高温下退火，以电激活所有注入的杂质物种。然后通过在整个晶圆表面上形成场氧化层并清除部分杂质来定义激活区场氧化物，其中传导电流需要流动，以实现设备的接通状态操作。

533、通过在图33ah中的晶圆表面上直接沉积标记为金属1的肖特基金属708a，在晶圆表面上形成肖特基接触。然后，通过使用干法蚀刻、湿法蚀刻或剥离制程对沉积的肖特基金属层进行图案化，并在一定的时间下使用熔炉或rta在特定温度下退火。肖特基金属沉积后退火步骤的热平衡需要仔细设计和控制，因为它直接影响肖特基接触的势垒高度。然后将标记为金属2的第一焊盘金属709a沉积在图33ai中的晶圆顶部，并通过干蚀刻、湿蚀刻或剥离形成图案。第一块衬垫金属可以是铝/铝基合金。然后将晶圆从其背面减薄，直到其厚度达到图33aj中100～200μm的目标厚度。当晶圆减薄技术改进并提供小于前述100～200μm的目标厚度时，厚度可在将来进一步减小。晶圆减薄可通过cmp、湿法蚀刻、干法蚀刻或上述研磨技术与晶圆正面的适当保护涂层的组合来实现。

534、然后在图33ak中形成晶圆背面的硅化物区域710a。硅化物区域需要在晶圆背面形成良好的欧姆接触。硅化物区域通过沉积欧姆金属叠层和使用激光退火技术对芯片进行退火形成。标记为金属3的第二焊盘金属711a形成在图33al中晶圆的背面。第二种衬垫金属可以是铝或铝基合金。在第二焊盘金属步骤完成后，可在晶圆顶部遵循保护涂层制程步骤以形成防潮层。

535、图33ba至图33bl描述了图32b所示结构的制造过程。该器件的制程包括制备图33ba中的sic芯片，其包括高导电n+基板701b和n-漂移区702b，其中n-漂移区通常为外延生长。n漂移区702b的设计方式使得n漂移区的掺杂浓度和厚度主要基于所需的阻断性能来选择。当制备sic芯片时，在图33bb中的器件的主动区上执行一组具有n-型物种703b(例如氮和/或磷)的多个离子注入步骤。具有n-型物种的一组多个离子注入步骤在图33bc中形成一组子n-型区域704b，其中每个子区域由示意图中的虚线定义，用于指示子区域的顶部和底部，并且所有子区域相互连接。相互连接的子区域由n+区域作为一个整体组成。在n-型离子注入步骤中，未显示的边缘终端需要屏蔽。需要注意的是，n-型离子注入步骤703b需要以这样的方式执行，即n+区704b完全埋入图33bc中的x漂移区内。离子注入步骤应形成n+区域704b，其中n+区域的顶部与晶圆表面物理分离。

536、在图33bd中的晶圆表面上形成图案化屏蔽705b，其优选为由诸如氧化物、氮化物、多晶硅层或其组合制成的硬屏蔽。图案化屏蔽必须足够厚，以便在随后的离子注入步骤中完全阻挡任何高能杂质。在图33be中执行具有p-型杂质706b(例如铝和/或硼)的p-型离子注入步骤，以形成图33bf中的一组多个p+井707b。形成多个p+井707b组的底部，使其低于n+区域704b的底部。在本文的实施例中，多个p+井组的深度大于n+区域的深度。多个p+井组将p+区域作为一个整体，如图33bf所示。未绘示的边缘终止区域可通过p-型离子注入步骤形成。在图33bg中，通过干法或湿法蚀刻制程去除图案化屏蔽705b。随后是一个制程步骤，通过用合适的涂层材料如碳帽涂覆晶圆并在高温如1700℃下退火，以电激活所有注入的杂质物种。然后，通过在整个晶圆表面上形成场氧化层并清除场氧化层的一部分来定义主动区，其中传导电流需要流动以进行器件的导通状态操作。

537、通过在图33bh中的晶圆表面上直接沉积标记为金属1的肖特基金属708b，在晶圆表面上形成肖特基接触。然后，通过使用干法蚀刻、湿法蚀刻或剥离制程对沉积的肖特基金属层进行图案化，并在一定的时间使用熔炉或rta在特定温度下退火。肖特基金属沉积后退火步骤的热平衡需要仔细设计和控制，因为它直接影响肖特基接触的势垒高度。标记为金属2的第一焊盘金属709b随后沉积在图33bi中的晶圆顶部，并通过干蚀刻、湿蚀刻或剥离形成图案。第一块衬垫金属可以是铝/铝基合金。然后将晶圆从其背面减薄，直到其厚度达到图33bj中100～200μm的目标厚度。当晶圆减薄技术改进并提供小于前述100～200μm的目标厚度时，厚度可在将来进一步减小。晶圆减薄可通过cmp、湿法蚀刻、干法蚀刻或上述研磨技术与晶圆正面的适当保护涂层的组合来实现。

538、然后在图33bk中形成晶圆背面的硅化物区域710b。硅化物区域需要在晶圆背面形成良好的欧姆接触。硅化物区域通过沉积欧姆金属叠层和使用激光退火技术对芯片进行退火形成。标记为金属3的第二焊盘金属711b形成在图33bl中晶圆的背面。第二种衬垫金属可以是铝或铝基合金。在第二焊盘金属步骤完成后，可在晶圆顶部遵循保护涂层制程步骤以形成防潮层。

539、制造本实施例的另一方法是首先使用具有多个n-型外延生长层的sic芯片。在这种情况下，sic芯片由图33bc中具有不同掺杂浓度和厚度的多个n-型外延生长层和sic芯片底部的n+基板组成。在n+基板701b的顶部，可以外延生长n-漂移层702b以用作漂移/阻挡层。在n-漂移层的顶部，可以生长多个n型外延层以形成n+区域704b作为一个整体，该n+区域704b由一组子n型区域组成，其中每个子区域由不同的掺杂浓度和厚度定义，并且所有子区域相互连接。在埋置的n+区域的顶部，可以形成到达sic芯片702b的表面的n层。

540、当制备具有上述外延结构的sic芯片时，在图33bd中的芯片表面上形成图案化屏蔽705b，其优选为由诸如氧化物、氮化物、多晶硅层或其组合制成的硬屏蔽。图案化屏蔽必须足够厚，以便在随后的离子注入步骤中完全阻挡任何高能杂质。在图33be中执行具有p-型杂质706b(例如铝和/或硼)的p-型离子注入步骤，以形成图33bf中的一组多个p+井707b。形成多个p+井组707b的底部，使其低于n+区域704b的底部。在本文的实施例中，多个p+井组的深度大于n+区域的深度。多个p+井组将p+区域作为一个整体，如图33bf所示。未绘示的边缘终止区域可通过p型离子注入步骤形成。在图33bg中，通过干法或湿法蚀刻制程去除图案化屏蔽705b。随后是一个制程步骤，通过用合适的涂层材料(如碳帽)涂覆晶圆并在1700℃等高温下退火，以电激活所有注入的杂质物种。然后通过在整个晶圆表面上形成场氧化层并清除部分杂质来定义激活区场氧化物，其中传导电流需要流动，以实现设备的接通状态操作。

541、通过在图33bh中的晶圆表面上直接沉积标记为金属1的肖特基金属708b，在晶圆表面上形成肖特基接触。然后，通过使用干法蚀刻、湿法蚀刻或剥离制程对沉积的肖特基金属层进行图案化，并在一定的时间使用熔炉或rta在特定温度下退火。肖特基金属沉积后退火步骤的热平衡需要仔细设计和控制，因为它直接影响肖特基接触的势垒高度。标记为金属2的第一焊盘金属709b随后沉积在图33bi中的晶圆顶部，并通过干蚀刻、湿蚀刻或剥离形成图案。第一块衬垫金属可以是铝/铝基合金。然后将晶圆从其背面减薄，直到其厚度达到图33bj中100～200μm的目标厚度。当晶圆减薄技术改进并提供小于前述100～200μm的目标厚度时，厚度可在将来进一步减小。晶圆减薄可通过cmp、湿法蚀刻、干法蚀刻或上述研磨技术与晶圆正面的适当保护涂层的组合来实现。

542、然后在图33bk中形成晶圆背面的硅化物区域710b。硅化物区域需要在晶圆背面形成良好的欧姆接触。硅化物区域通过沉积欧姆金属叠层和使用激光退火技术对芯片进行退火形成。标记为金属3的第二焊盘金属711b形成在图33bl中晶圆的背面。第二种衬垫金属可以是铝或铝基合金。在第二焊盘金属步骤完成后，可在晶圆顶部遵循保护涂层制程步骤以形成防潮层。

543、图33ea至图33el描述了制造图32e所示结构的过程。该器件的制程包括制备图33ea中的sic芯片，其包括高导电n+基板701e和n-漂移区702e，其中n-漂移区通常为外延生长。n漂移区702e的设计方式是，主要根据所需的阻断性能选择n漂移区的掺杂浓度和厚度。当制备sic芯片时，在图33eb中的器件的主动区上执行一组具有n-型物种703e(例如氮和/或磷)的多个离子注入步骤。具有n-型物种的一组多个离子注入步骤在图33ec中形成一组子n-型区域704e，其中每个子区域由示意图中的虚线定义，用于指示子区域的顶部和底部，并且所有子区域相互连接。相互连接的子区域由n+区域作为一个整体组成。在n-型离子注入步骤中，未显示的边缘终端需要屏蔽。需要注意的是，n-型离子注入步骤703e需要以这样的方式执行，即n+区704e完全埋入图33ec中的n-漂移区内。离子注入步骤应形成n+区域704e，其中n+区域的顶部与晶圆表面物理分离。

544、在图33ed中的晶圆表面上形成图案化屏蔽705e，其优选为由诸如氧化物、氮化物、多晶硅层或其组合制成的硬屏蔽。图案化屏蔽必须足够厚，以便在随后的离子注入步骤中完全阻挡任何高能杂质。在图33ee中执行具有p-型杂质706e(例如铝和/或硼)的一组多个离子注入步骤，以形成图33ef中的一组多个p+井707e。具有p-型物种的一组多个离子注入步骤在图33ef中形成一组子p-型区域707e，其中每个子区域由示意图中的虚线定义，用于指示子区域的顶部和底部，并且所有子区域相互连接。p+区域707e由多个p子区域形成。形成多个p+井组707e的底部，使其位于n+区域704e的底部之上。在本文的实施例中，多个p+井组的深度小于n+区域的深度。多个p+井的集合在图33ef中作为一个整体导致一个p+区域。未绘示的边缘终止区域可通过p-型离子注入步骤形成。在图33eg中，通过干法或湿法蚀刻制程去除图案化屏蔽705e。随后是一个制程步骤，通过用合适的涂层材料(如碳帽)涂覆晶圆并在1700℃等高温下退火，以电激活所有注入的杂质物种。然后通过在整个晶圆表面上形成场氧化层并清除部分杂质来定义激活区场氧化物，其中传导电流需要流动，以实现设备的接通状态操作。

545、通过在图5feh中的晶圆表面上直接沉积标记为金属1的肖特基金属708e，在晶圆表面上形成肖特基接触。然后，通过使用干法蚀刻、湿法蚀刻或剥离制程对沉积的肖特基金属层进行图案化，并一定的时间下使用熔炉或rta在特定温度下退火。肖特基金属沉积后退火步骤的热平衡需要仔细设计和控制，因为它直接影响肖特基接触的势垒高度。然后将标记为金属2的第一焊盘金属709e沉积在图33ei中的晶圆顶部，并通过干蚀刻、湿蚀刻或剥离形成图案。第一块衬垫金属可以是铝/铝基合金。然后将晶圆从其背面减薄，直到其厚度达到图33ej中100～200μm的目标厚度。当晶圆减薄技术改进并提供小于前述100～200μm的目标厚度时，厚度可在将来进一步减小。晶圆减薄可通过cmp、湿法蚀刻、干法蚀刻或上述研磨技术与晶圆正面的适当保护涂层的组合来实现。

546、然后在图33ek中形成晶圆背面的硅化物区域710e。硅化物区域需要在晶圆背面形成良好的欧姆接触。硅化物区域通过沉积欧姆金属叠层和使用激光退火技术对芯片进行退火形成。在图33el中，标记为金属3的第二焊盘金属711e形成在晶圆的背面。第二种衬垫金属可以是铝或铝基合金。在第二焊盘金属步骤完成后，可在晶圆顶部遵循保护涂层制程步骤以形成防潮层。

547、制造本实施例的另一方法是首先使用具有多个n-型外延生长层的sic芯片。在这种情况下，sic芯片由图33ec中具有不同掺杂浓度和厚度的多个n-型外延生长层和sic芯片底部的n+基板组成。在n+基板701e的顶部，可以外延生长n-漂移层702e以用作漂移/阻挡层。在n-漂移层的顶部，可以生长多个n型外延层以形成n+区域704e作为一个整体，该n+区域704e由一组子n型区域组成，其中每个子区域由不同的掺杂浓度和厚度定义，并且所有子区域相互连接。在埋置的n+区域的顶部，可以形成到达sic芯片702e的表面的n层。

548、当制备具有上述外延结构的sic芯片时，在图33ed中的芯片表面上形成图案化屏蔽705e，其优选为由诸如氧化物、氮化物、多晶硅层或其组合制成的硬屏蔽。图案化屏蔽必须足够厚，以便在随后的离子注入步骤中完全阻挡任何高能杂质。在图33ee中执行具有p-型杂质706e(例如铝和/或硼)的一组多个离子注入步骤，以形成图33ef中的一组多个p+井707e。具有p-型物种的一组多个离子注入步骤在图33ef中形成一组子p-型区域707e，其中每个子区域由示意图中的虚线定义，用于指示子区域的顶部和底部，并且所有子区域相互连接。p+区域707e由多个p子区域形成。形成多个p+井组707e的底部，使其位于n+区域704e的底部之上。在本文的实施例中，多个p+井组的深度小于n+区域的深度。多个p+井组在图33ef中作为一个整体形成一个p+区域。未绘示的边缘终止区域可通过p-型离子注入步骤形成。在图33eg中，通过干法或湿法蚀刻制程去除图案化屏蔽705e。随后是一个制程步骤，通过用合适的涂层材料如碳帽涂覆晶圆并在高温如1700℃下退火，以电激活所有注入的杂质物种。然后，通过在整个晶圆表面上形成场氧化层并清除场氧化层的一部分来定义主动区，其中传导电流需要流动以进行器件的导通状态操作。

549、通过在图33eh中的晶圆表面上直接沉积标记为金属1的肖特基金属708e，在晶圆表面上形成肖特基接触。然后，通过使用干法蚀刻、湿法蚀刻或剥离制程对沉积的肖特基金属层进行图案化，并在一定的时间下使用熔炉或rta在特定温度下退火。肖特基金属沉积后退火步骤的热平衡需要仔细设计和控制，因为它直接影响肖特基接触的势垒高度。然后将标记为金属2的第一焊盘金属709e沉积在图33ei中的晶圆顶部，并通过干蚀刻、湿蚀刻或剥离形成图案。第一块衬垫金属可以是铝/铝基合金。然后将晶圆从其背面减薄，直到其厚度达到图33ej中100～200μm的目标厚度。当晶圆减薄技术改进并提供小于前述100～200μm的目标厚度时，厚度可在将来进一步减小。晶圆减薄可通过cmp、湿法蚀刻、干法蚀刻或上述研磨技术与晶圆正面的适当保护涂层的组合来实现。

550、然后在图33ek中形成晶圆背面的硅化物区域710e。硅化物区域需要在晶圆背面形成良好的欧姆接触。硅化物区域通过沉积欧姆金属叠层和使用激光退火技术对芯片进行退火形成。在图33el中，标记为金属3的第二焊盘金属711e形成在晶圆的背面。第二种衬垫金属可以是铝或铝基合金。在第二焊盘金属步骤完成后，可在晶圆顶部遵循保护涂层制程步骤以形成防潮层。

551、图33fa至图33fl描述了制造图32f所示结构的过程。该器件的制程包括制备图33fa中的sic芯片，其包括高导电n+基板701f和n-漂移区702f，其中n-漂移区通常为外延生长。n-漂移区702f的设计方式是，主要根据所需的阻塞性能选择n漂移区的掺杂浓度和厚度。当制备sic芯片时，在图33fb中的器件的主动区上执行一组具有n-型物种703f例如氮和/或磷的多个离子注入步骤。具有n型物种的一组多个离子注入步骤形成图33fc中的一组子n型区域704f，其中每个子区域由示意图中的虚线定义，用于指示子区域的顶部和底部，并且所有子区域相互连接。相互连接的子区域由n+区域作为一个整体组成。在n-型离子注入步骤中，未显示的边缘终端需要屏蔽。需要注意的是，n-型离子注入步骤703f需要以这样的方式执行，即n+区704f完全埋入图33fc中的n-漂移区内。离子注入步骤应形成n+区域704f，其中n+区域的顶部与晶圆表面物理分离。

552、在图33fd中的晶圆表面上形成图案化屏蔽705f，其优选为由诸如氧化物、氮化物、多晶硅层或其组合制成的硬屏蔽。图案化屏蔽必须足够厚，以便在随后的离子注入步骤中完全阻挡任何高能杂质。在图33fe中执行具有p型杂质706f(例如铝和/或硼)的一组多个离子注入步骤，以形成图33ff中的一组多个p+井707f。具有p-型物种的一组多个离子注入步骤形成图33ff中的一组子p-型区域707f，其中每个子区域由示意图中的虚线定义，用于指示子区域的顶部和底部，并且所有子区域相互连接。p+区域707f由多个p子区域形成。形成多个p+井组707f的底部，使其低于n+区域704f的底部。在本文的实施例中，多个p+井组的深度大于n+区域的深度。多个p+井组在图33ff中作为一个整体形成一个p+区域。未绘示的边缘终止区域可通过p-型离子注入步骤形成。在图33fg中，通过干法或湿法蚀刻制程去除图案化屏蔽705f。随后是一个制程步骤，通过用合适的涂层材料(如碳帽)涂覆晶圆并在1700℃等高温下退火，以电激活所有注入的杂质物种。然后通过在整个晶圆表面上形成场氧化层并清除部分杂质来定义激活区场氧化物，其中传导电流需要流动，以实现设备的接通状态操作。

553、通过在图33fh中的晶圆表面上直接沉积标记为金属1的肖特基金属708f，在晶圆表面上形成肖特基接触。然后，通过使用干法蚀刻、湿法蚀刻或剥离制程对沉积的肖特基金属层进行图案化，并在一定时间下使用熔炉或rta在特定温度下退火。肖特基金属沉积后退火步骤的热平衡需要仔细设计和控制，因为它直接影响肖特基接触的势垒高度。然后将标记为金属2的第一焊盘金属709f沉积在图33fi中的晶圆顶部，并通过干蚀刻、湿蚀刻或剥离形成图案。第一块衬垫金属可以是铝/铝基合金。然后将晶圆从其背面减薄，直到其厚度达到图33fj中100～200μm的目标厚度。当晶圆减薄技术改进并提供小于前述100～200μm的目标厚度时，厚度可在将来进一步减小。晶圆减薄可通过cmp、湿法蚀刻、干法蚀刻或上述研磨技术与晶圆正面的适当保护涂层的组合来实现。

554、然后在图33fk中形成晶圆背面的硅化物区域710f。硅化物区域需要在晶圆背面形成良好的欧姆接触。硅化物区域通过沉积欧姆金属叠层和使用激光退火技术对芯片进行退火形成。标记为金属3的第二焊盘金属711f形成在图33fl中晶圆的背面。第二种衬垫金属可以是铝或铝基合金。在第二焊盘金属步骤完成后，可在晶圆顶部遵循保护涂层制程步骤以形成防潮层。

555、制造本实施例的另一方法是首先使用具有多个n-型外延生长层的sic芯片。在这种情况下，sic芯片由图33fc中具有不同掺杂浓度和厚度的多个n-型外延生长层和sic芯片底部的n+基板组成。在n+基板701f的顶部，可以外延生长n-漂移层702f以用作漂移/阻挡层。在n漂移层的顶部，可以生长多个n型外延层以形成n+区704f作为一个整体，该n+区704f由一组子n型区组成，其中每个子区由不同的掺杂浓度和厚度定义，并且所有子区相互连接。在埋置的n+区域的顶部，可以形成到达sic芯片702f的表面的n层。

556、当制备具有上述外延结构的sic芯片时，在图33fd中的芯片表面上形成图案化屏蔽705f，其优选为由诸如氧化物、氮化物、多晶硅层或其组合制成的硬屏蔽。图案化屏蔽必须足够厚，以便在随后的离子注入步骤中完全阻挡任何高能杂质。在图33fe中执行具有p-型杂质706f例如铝和/或硼的一组多个离子注入步骤，以形成图33ff中的一组多个p+井707f。具有p-型物种的一组多个离子注入步骤形成图33ff中的一组子p-型区域707f，其中每个子区域由示意图中的虚线定义，用于指示子区域的顶部和底部，并且所有子区域相互连接。p+区域707f由多个p子区域形成。形成多个p+井707f组的底部，使其低于n+区域704f的底部。在本文的实施例中，多个p+井组的深度大于n+区域的深度。多个p+井组在图33ff中作为一个整体形成一个p+区域。未绘示的边缘终止区域可通过p-型离子注入步骤形成。在图33fg中，通过干法或湿法蚀刻制程去除图案化屏蔽705f。随后是一个制程步骤，通过用合适的涂层材料(如碳帽)涂覆晶圆并在1700℃等高温下退火，以电激活所有注入的杂质物种。然后通过在整个晶圆表面上形成场氧化层并清除部分杂质来定义激活区场氧化物，其中传导电流需要流动，以实现设备的接通状态操作。

557、通过在图33fh中的晶圆表面上直接沉积标记为金属1的肖特基金属708f，在晶圆表面上形成肖特基接触。然后，通过使用干法蚀刻、湿法蚀刻或剥离制程对沉积的肖特基金属层进行图案化，并使用熔炉或rta在特定温度下退火一定时间。肖特基金属沉积后退火步骤的热平衡需要仔细设计和控制，因为它直接影响肖特基接触的势垒高度。然后将标记为金属2的第一焊盘金属709f沉积在图33fi中的晶圆顶部，并通过干蚀刻、湿蚀刻或剥离形成图案。第一块衬垫金属可以是铝/铝基合金。然后将晶圆从其背面减薄，直到其厚度达到图33fj中100～200μm的目标厚度。当晶圆减薄技术改进并提供小于前述100～200μm的目标厚度时，厚度可能在将来进一步减小。晶圆减薄可通过cmp、湿法蚀刻、干法蚀刻或上述研磨技术与晶圆正面的适当保护涂层的组合来实现。

558、然后在图33fk中形成晶圆背面的硅化物区域710f。硅化物区域需要在晶圆背面形成良好的欧姆接触。硅化物区域通过沉积欧姆金属叠层和使用激光退火技术对芯片进行退火形成。标记为金属3的第二焊盘金属711f形成在图33fl中晶圆的背面。第二种衬垫金属可以是铝或铝基合金。在第二焊盘金属步骤完成后，可在晶圆顶部遵循保护涂层制程步骤以形成防潮层。

559、与图28a和图30中的器件结构相比，图32a到图32f的实施例中所示的器件结构的优点在于，可以适当地微调子区域的掺杂浓度，以实现反向漏电流和导通状态压降之间的更优权衡。在一个实施例中，可以使远离sic表面的n-型子区域中的掺杂浓度逐渐升高，这可能受益于较低的传导损耗。在另一实施例中，可以使远离sic表面的p-型子区域中的掺杂浓度逐渐降低，这可以实现更好的阻断特性。

560、在图34所示的装置中，是sic mps二极管的横截面示意图。该器件的关键区域是底部的n+基板801，该基板提供晶圆的机械支撑，厚度约为350μm。n-漂移区802，其通常是外延层并且位于n+基板的顶部。有两种不同类型的p+井，取决于其深度，与n+层的深度相比。深度小于n+层803深度的p+井804称为第一p+井，而深度大于n+层803深度的其他p+井805称为第二p+井。n+层803形成为完全包围第一p+井804并允许第二p+井805完全穿透将第二p+井805的底部暴露到n-漂移区802的n+层。该器件具有表示为金属1的第一金属层806，该金属层是与n-型sic半导体区域的肖特基金属，并与其下面的n-型区域形成肖特基接触。该器件具有表示为金属2的第二金属层807位于与金属1有所接触的芯片的正面上。金属2通常被称为“动力金属”，通常为铝。在n+基板的底部下有硅化物层808。在与硅化物层接触的芯片背面下方有表示为金属3的第三金属层809。

561、图34中所示的装置具有n+区域803，其散布在一组两种不同类型的p+井之间，这取决于它们的深度(与n+层的深度相比)。深度小于n+层803深度的p+井804称为第一p+井，而深度大于n+层803深度的其他p+井805称为第二p+井。n+层803形成为完全包围第一p+井804并允许第二p+井805完全穿透将第二p+井805的底部暴露到n-漂移区802的n+层。n+区域与sic芯片表面的物理分离是本文所述实施例的关键特征，并将其与其他类似发明区分开来。与表示为金属1的肖特基金属806接触并且是n型半导体的sic芯片的一部分具有与n-漂移802相同的掺杂浓度。在本文描述的实施例中，与肖特基金属806标记的金属1直接接触的n型sic半导体的掺杂浓度对于在sic mps二极管的高压阻断操作模式期间降低芯片表面的电场强度至关重要。

562、图35a至图35p描述了制造图34所示结构的过程。该器件的制程包括制备图35a中的sic芯片，其包括高导电n+基板901和n-漂移区902，其中n-漂移区通常为外延生长。n-漂移区902的设计方式使得n-漂移区的掺杂浓度和厚度主要基于所需的阻断性能来选择。当制备sic芯片时，在图35b中的器件的主动区上执行具有n型物种903(例如氮和/或磷)的离子注入步骤，在n-漂移区内形成n+区。在n-型离子注入步骤中，需要屏蔽未显示的边缘终端。重要的是要注意，n-型离子注入步骤903需要以图35c中的n+区904完全埋入n-漂移区内的方式执行。离子注入步骤应形成n+区域904，其中n+区域的顶部从芯片表面物理上脱离。

563、在图35d中的芯片表面上形成第一图案化屏蔽905，其优选为由诸如氧化物、氮化物、多晶硅层或其组合制成的硬屏蔽。第一个图案化屏蔽必须足够厚，以便在随后的离子注入步骤中完全阻挡任何高能杂质。在图35e中执行具有p-型杂质906(例如铝和/或硼)的第一p-型离子注入步骤，以形成图35f中的第一组多个p+井907。形成第一组多个p+井907的深度，使得其完全被n+区域904包围。在本文的实施例中，第一组多个p+井的深度小于n+区域的深度。在图35g中，通过干法或湿法蚀刻制程去除第一图案化屏蔽909。

564、在移除第一图案化屏蔽之后，在图35h中的芯片表面上形成第二图案化屏蔽908，其优选为由诸如氧化物、氮化物、多晶硅层或其组合制成的硬屏蔽。第二个图案化908屏蔽必须足够厚，以便在随后的离子注入步骤中完全阻挡任何高能杂质。在图35i中执行具有p-型杂质(例如铝和/或硼)的第二p-型离子注入步骤909，以形成第二多个p+井，其中第二组多个p+井910的底部低于图35j中的n+区域904的底部。第一组多个p+井和第二组多个p+井构成一个整体的p+区域。未绘示的边缘终止区域可由第一p-型离子注入步骤和/或第二p-型离子注入步骤形成。在图35k中，通过干法或湿法蚀刻制程去除第二图案化屏蔽908。

565、随后是一个制程步骤，通过用合适的涂层材料(如碳帽)涂覆晶圆并在1700℃等高温下退火，以电激活所有注入的杂质物种。然后通过在整个晶圆表面上形成场氧化层并清除部分杂质来定义激活区场氧化物，其中传导电流需要流动，以实现设备的接通状态操作。

566、肖特基接触通过在图35l中标记为金属1的肖特基金属911直接沉积在芯片表面上而形成。然后，通过使用干法蚀刻、湿法蚀刻或剥离制程对沉积的肖特基金属层进行图案化，并一定的时间下使用熔炉或rta在特定温度下退火。肖特基金属沉积后退火步骤的热平衡需要仔细设计和控制，因为它直接影响肖特基接触的势垒高度。然后将标记为金属2的第一焊盘金属912沉积在图35m中的晶圆顶部，并通过干蚀刻、湿蚀刻或剥离形成图案。第一块衬垫金属可以是铝/铝基合金。然后将晶圆从其背面减薄，直到其厚度达到图35n中100～200μm的目标厚度。当晶圆减薄技术改进并提供小于前述100～200μm的目标厚度时，厚度可在将来进一步减小。晶圆减薄可通过cmp、湿法蚀刻、干法蚀刻或上述研磨技术与晶圆正面的适当保护涂层的组合来实现。

567、然后在图35o中形成晶圆背面的硅化物区域913。硅化物区域需要在晶圆背面形成良好的欧姆接触。硅化物区域通过沉积欧姆金属叠层和使用激光退火技术对芯片进行退火形成。标记为金属3的第二焊盘金属914形成在图35p中晶圆的背面。第二种衬垫金属可以是铝或铝基合金。在第二焊盘金属步骤完成后，可在晶圆顶部遵循保护涂层制程步骤以形成防潮层。

568、制造本实施例的另一方法是首先使用具有多个n-型外延生长层的sic芯片。在这种情况下，sic芯片由图35c中具有不同掺杂浓度和厚度的三个n-型外延生长层和sic芯片底部的n+基板组成。三个n-型外延生长层的形成方式应确保n-层902与晶圆的器件侧相交，且n+层904位于n-层的正下方，其中，n+层位于也标记为902的用作漂移区的第二n-层的顶部，并且第二n-层位于n+基板901的顶部。

569、当制备具有上述外延结构的sic芯片时，在图35d中的芯片表面上形成第一图案化屏蔽905，其优选为由诸如氧化物、氮化物、多晶硅层或其组合制成的硬屏蔽。第一个图案化屏蔽必须足够厚，以便在随后的离子注入步骤中完全阻挡任何高能杂质。在图35e中执行具有p-型杂质906(例如铝和/或硼)的第一p-型离子注入步骤，以形成图35f中的第一组多个p+井907。形成第一组多个p+井907的深度，使得其完全被n+区域904包围。在本文的实施例中，第一组多个p+井的深度小于n+区域的深度。在图35g中，通过干法或湿法蚀刻制程去除第一图案化屏蔽909。

570、在移除第一图案化屏蔽之后，在图35h中的芯片表面上形成第二图案化屏蔽908，其优选为由诸如氧化物、氮化物、多晶硅层或其组合制成的硬屏蔽。第二个图案化908屏蔽必须足够厚，以便在随后的离子注入步骤中完全阻挡任何高能杂质。在图35i中执行具有p-型杂质(例如铝和/或硼)的第二p-型离子注入步骤909，以形成第二多个p+井，其中第二组多个p+井910的底部低于图35j中的n+区域904的底部。第一组多个p+井和第二组多个p+井构成一个整体的p+区域。未绘示的边缘终止区域可由第一p-型离子注入步骤和/或第二p-型离子注入步骤形成。在图35k中，通过干法或湿法蚀刻制程去除第二图案化屏蔽908。

571、随后是一个制程步骤，通过用合适的涂层材料(如碳帽)涂覆晶圆并在1700℃等高温下退火，以电激活所有注入的杂质物种。然后通过在整个晶圆表面上形成场氧化层并清除部分杂质来定义激活区场氧化物，其中传导电流需要流动，以实现设备的接通状态操作。

572、肖特基接触通过在图35l中标记为金属1的肖特基金属911直接沉积在芯片表面上而形成。然后，通过使用干法蚀刻、湿法蚀刻或剥离制程对沉积的肖特基金属层进行图案化，并在一定时间下使用熔炉或rta在特定温度下退火。肖特基金属沉积后退火步骤的热平衡需要仔细设计和控制，因为它直接影响肖特基接触的势垒高度。然后将标记为金属2的第一焊盘金属912沉积在图35m中的晶圆顶部，并通过干蚀刻、湿蚀刻或剥离形成图案。第一块衬垫金属可以是铝/铝基合金。然后将晶圆从其背面减薄，直到其厚度达到图35n中100～200μm的目标厚度。当晶圆减薄技术改进并提供小于前述100～200μm的目标厚度时，厚度可在将来进一步减小。晶圆减薄可通过cmp、湿法蚀刻、干法蚀刻或上述研磨技术与晶圆正面的适当保护涂层的组合来实现。

573、然后在图35o中形成晶圆背面的硅化物区域913。硅化物区域需要在晶圆背面形成良好的欧姆接触。硅化物区域通过沉积欧姆金属叠层和使用激光退火技术对芯片进行退火形成。标记为金属3的第二焊盘金属914在图35p中晶圆的背面形成。第二种衬垫金属可以是铝或铝基合金。在第二焊盘金属步骤完成后，可在晶圆顶部遵循保护涂层制程步骤以形成防潮层。

574、图34中所示的实施例装置结合了图28a和图30中所述的实施例装置的期望特征。在图34中描述的实施例中，形成于比n+层更深的第一p+井可用于在浪涌电流条件下将少数载子注入到n+漂移层中，并且完全由n+层包围的第二p+井在二极管电流从基板垂直扩展时降低二极管电流的扩展电阻位于p-型井与n-漂移层之间的区域。实施例的装置构造有第一和第二类型的p+井，以分别利用第一和第二p+井的上述两个优点。第一和第二类p+井的比例可以适当调整，以产生一个二极管，该二极管可被调谐为更低的传导损耗，或者被设计为能够承受更高的浪涌电流。

575、图36a绘示本发明装置的阻塞性能，其w1/d1的变化比率在1.0到3.0之间，现有技术装置的阻塞性能的固定比率为w1/d1，其等于3.0。图36a绘示本文中各种实施例所描述的装置的测量阻断电压的统计分布。这些设备的目标击穿电压为650v，并突出显实每个分布的中值。10μa的泄漏电流用作测量阻断电压的标准，且阻断电压大于650v的目标。拥有在1.0到2.5之间变化的w1/d1比率的本发明装置被测量出阻断电压大于650v。然而，当w1/d1比率等于3.0时，显示其阻塞电压分布从500v扩展到730v，其中大部分分布低于目标650v。

576、图36b绘示本发明装置的阻塞i-v曲线，其变化比率为w1/d1(即2.0、2.5和.3.0)。图36b显示除了本发明装置外的所有装置，其中w1/d1的无线电等于3.0在650v时阻塞，其泄漏电流保持小于10μa，如前所述用作阻塞标准。在650v下，w1/d1比率等于3.0的本发明装置显绘示22μa的高泄漏电流，其高于10μa。由于w1/d1比率为3.0的本发明装置在目标额定电压为650v有高泄漏电流密度，w1/d1比率为3.0的本发明装置并不适合使用。基于对阻塞性能的讨论，很明显，本发明装置的w1/d1比率应小于3.0，以满足650v的目标阻塞电压。

577、图36c是本发明装置的正向i-v曲线，其变化率为w1/d1，范围36c为2.0至3.0。图36c显示，将w1/d1的比率从2.0增加到3.0会降低正向传导损耗。w1/d1之比为3.0的本发明装置显绘示最佳正向传导性能，然而，由于该装置有不良阻塞性能的前述，该装置不适用于650v应用。

578、图36d绘示本发明装置的差动比导通电阻的性能，其变化比率为w1/d1，范围为2.0至3.0。图36d绘示本发明装置的已测量差动比导通电阻的统计分布。每个分布的中值以粗体突出显示。显然，随着w1/d1比率的增加，差动比导通电阻下降。该趋势与图36c中对正向i-v曲线的观察结果一致。即使w1/d1之比为3.0的本发明装置显绘示最佳正向传导性能，但由于其如前所述的不良阻塞性能，不应认为该装置是合适的。

579、本发明的装置表明，只有当w1/d1的比率小于3.0时，正向和阻塞性能的改善才有效。

580、其他实施例也在以下请求项的范围内。

581、功率dmosfets

582、根据一实施例，包括n层的功率mosfet结构的横截面示意图如图37a所示。图37a绘示双注入mosfet或dmosfet的横截面器件结构。dmosfet结构包括n+基板1101、n-漂移(或电压阻断)区域1102、p-井区域1109、n+源极1108和p+基极(或p-井接触)区域1104。硅化物层1107形成在n+和p+区域上以形成源极欧姆接触。在sic表面1107上依次形成闸极电介质1110和闸极金属层1111，它们共同构成金属氧化物半导体(mos)结构。层间电介质或ild层1112将闸极金属1111与接触散布的源极欧姆接触区域的金属1层1113分离。

583、形成不与闸极介电层1110接触的附加n-型层1103。换言之，形成附加n-型层1103，使得在垂直方向上，其完全被n-漂移层1105包围。n-型层1103的掺杂浓度应高于n-漂移层1105的掺杂浓度。n-型层1103的掺杂浓度可以在1e15cm-3到1e19cm-3之间。除了dmosfet中的闸极介电层1110之外，该n-型层的设计遵循相同的考虑。在本实施例中，该n-型层1103的垂直范围大于p-型井区域1109，但是n-型层1103也可以被设计成其垂直范围小于p-型井区域的垂直范围。图40a至40c显示了n-型层1103相对于p-型井区1109的垂直范围的垂直范围。在一个实施例中，根据图40a，n-型层1103的垂直范围小于p-井区1109的垂直范围。在另一实施例中，根据图40b，n-型层1103的垂直范围大于p-井区1109的垂直范围。在另一个实施例中，根据图40c，n-型层1103的垂直范围大于p-井区1109的垂直范围，但横向范围较小并且是非连续或中断的，即具有间隙。

584、功率dmosfet的制造方法：图42a至42d描述了功率dmosfet制造的制程步骤。如图42a所示，起始碳化硅芯片包括形成在n+基板1601顶部的n-漂移层1602。如图42b所示，n-层1603可通过离子注入或外延生长形成。如果n-层1603是使用外延生长形成的，则随后需要生长具有与n-漂移层1602相同掺杂浓度的附加n-型层1603。在离子注入的情况下，可以使用氮或磷作为n-型注入物种来形成n-型层1603。植入能量可能在50kev至4mev的范围内，植入剂量可能在1e10cm-2至1e14cm-2的范围内。使用离子注入形成的n-型1603的示例如图38所示。注意，n-型层1603完全埋入n-漂移层1602内。此后，可利用适当的离子注入步骤来实现p-井1609、n+源极1608和p+区1604。图42c和42d显示了dmosfet制造的其余步骤，包括注入后退火、闸极电介质1610和闸极金属1611形成、欧姆接触的硅化物1607形成、ild层1612和最终焊盘金属层沉积1613。

585、在dmosfet结构中加入额外的n-型层能够在降低器件的导通电阻和保持闸极介电层中的低电场之间实现更好的权衡。dmosfet器件结构可导致p-井区拐角处的高电场浓度，从而导致闸极氧化层中的高电场，尤其是在高汲极偏压(阻塞模式)操作期间。4h-sic击穿的高临界电场(≈3mv/cm)会在闸极氧化物中产生非常高(>5mv/cm)的电场。fowler-nordheim隧穿电流在闸极氧化层中的高电场下观察到，这可能导致闸极氧化层中的陷井电荷，从而导致器件可靠性差。类似的n-型层(称为电流扩展层)通常用于文献中报道的其他dmosfet结构中，但是本发明的区别特征是n-层完全埋入n-漂移层中。该器件结构能够在不损害导通状态电阻的情况下更高程度地降低闸极介电层中的电场。对于本发明领域的技术人员来说，显而易见的是，实现p-井区域(也称为jfet区域)之间的附加n-型掺杂的所提出的方法可以与其他设计特征结合使用，例如减jfet宽度以达成电场减小。使用本发明的教导，闸极电介质层中的最大电场可以降低到3mv/cm以下，并且对于一些实现，甚至可以降低到2.5mv/cm以下，这预示着显著更高的设备可靠性。

586、垂直jfets

587、根据实施例，图37b中绘示垂直jfet结构的横截面示意图。图37b绘示垂直jfet的横截面示意图。jfet包括n+基板1120、n-漂移(或电压阻断)区域1121、p+闸极区域1123、n+源极1126、欧姆接触和焊盘金属化层。层间电介质或ild层1124将闸极金属与接触散布的源欧姆接触区域的金属1层1127分离。

588、在该应用中，形成与n+源极层1126不接触的附加n-型层1122。换句话说，附加n-型层1122的形成使得在垂直方向上，其完全被n-漂移层1121包围。n-型层1122的掺杂浓度应高于n-漂移层1121的掺杂浓度。n-型层的掺杂浓度可以在1e15cm-3到1e19cm-3之间。除了垂直jfet中的n+源极层1126外，该n-型层的设计遵循相同的考虑。在本实施例中，该n-型层1112的垂直范围小于p+闸极区域1123，但是n-型层1112也可以被设计成其垂直范围大于p+闸极区域1123的垂直范围。图39a到39c显示了n-型层相对于p+闸极区域的垂直范围的垂直范围。在根据图39a的实施例中，n-型层1303的垂直范围小于p+闸极区域1304的垂直范围。在另一实施例中，根据图39b，n-型层1303的垂直范围大于p+闸极区域1304的垂直范围。在另一实施例中，根据图39c，n-型层1303的垂直范围大于p+闸极区域1304的垂直范围，但横向范围较小，并且是非连续或中断的，即具有间隙。

589、垂直jfet的制造方法：图41a至41e描述了制造垂直jfet的制程步骤。如图41a和41b所示，起始碳化硅芯片包括形成在n+基板1501顶部的n-漂移层1502。如图41c至41e所示，n-型层1503可通过离子注入或外延生长形成。如果使用外延生长形成n-型层1503，则随后需要生长具有与n-漂移层1502相同掺杂浓度的附加n-型层。在离子注入的情况下，可以使用氮或磷作为n-型注入物种来形成n-型层1503。n-型层1503的注入能量可在50kev至4mev的范围内，且注入剂量可在1e10cm-2至1e14cm-2的范围内。适当的离子注入步骤可用于实现p+闸极1504、n+源极区1508。n+源极区1508也可以使用外延生长形成，作为起始晶圆的一部分。jfet制造的其余步骤包括注入后退火、用于闸极和源极欧姆接触的硅化物形成1507、ild层1506形成和最终焊盘金属层1509沉积。

590、在jfet器件常开的情况下，将附加的n-型层并入jfet结构能够在降低器件的导通电阻和保持足够高的接近零伏的闸极阈值电压之间实现更好的权衡。n-型层策略性地放置在jfet的所谓通道区域中，我们将此掺杂浓度称为nch或通道掺杂浓度。

591、对于常开和常关型jfet的设计，考虑了一种简化的单面n-通道p-n jfet。p+闸极之间的通道宽度为wch，当汲极至源极电压为零时，单侧p+n接面的诱导耗尽区宽度为d。基于这些假设，耗尽宽度由方程式(1)给出。

592、

593、其中，vgs是闸极至源极电压(反向偏压pn接面的负电压)，vbi是内置势垒，nch是通道掺杂浓度。当通道完全耗尽(d＝wch)时，即达到所谓的夹止条件，我们可以写出方程式(2)。

594、

595、其中，vpo是内部夹止电压。该电压不是获得夹止条件的闸极至源极电压。根据上述方程式，夹止电压(阈值电压)由方程式(3)和方程式(4)定义。

596、vbi-vp(th)＝vpo→vp(th)＝vbi-vpo    方程式(3)

597、

598、对于4h-sic材料，室温下的内置电势约为2.5v。在没有双极注入的情况下，闸极源极接面的内置电势给出正向的最高阈值电压。反向最低阈值电压由vpo>＝vbi给出。方程式(4)是设计jfet通道的基础。对于通道宽度wch和阈值电压vth，必须根据等式(4)选择通道掺杂(nch)。上述分析假设一个均匀的jfet通道。在如图37b所示的通常在实践中实现的非均匀jfet通道的情况下，可以以非均匀方式设计n-型通道掺杂。该层中的最高掺杂可有利地实现，其中jfet通道处于其最窄处，而jfet通道的其他区域中的掺杂较低。离子注入能够实现这种任意掺杂分布。

599、图43a和图43b绘示使用本发明的教导制造的1200v sic dmosfet的输出和击穿i-v特性。实现了2.9mω-cm2的特定导通电阻、3.0v的闸极阈值电压和1400v-1500v范围内的击穿电压。

600、图44a和图44b绘示使用本发明的教导制造的1200v sic mosfet的转移(id v/svgs)特性。该器件的闸极阈值电压为2.9v，亚阈值斜率为150mv/decade，在汲极电流为20a时测得的跨导为9.2s。

601、图45显示了使用本发明的教导制造的1200v sic mosfet的单脉冲崩溃能量1.05j。当标准化为总芯片尺寸(崩溃能量/芯片尺寸)时，这对应于15.4j/cm2的能量密度。

602、图46是一张照片，显示了使用这些发明的教导制造并测试单脉冲崩溃能量测试的sic dmosfet。

603、图47a和图47b是使用本发明的教导制造的两个3.3kv sic mosfet的输出特性，如图所示。图15a装置的闸极阈值电压为2.5v，而图15b装置的闸极阈值电压为3.8v。通过采用本发明中引入的新型非均匀掺杂通道概念来实现更高的闸极阈值电压。通过使用本发明中引入的器件设计概念，仅当导通电阻(vgs＝20v)增加11％时，闸极阈值电压增加156％。

604、图47c是使用这些发明的教导来制造的两个3.3kv sic mosfet的转移特性。

605、图47d是使用本发明的教导制来造的两个3.3kv sic mosfet的短路测试。

606、实施例涉及具有增加的第三象限交叉电流的碳化硅(sic)dmosfet功率器件。

607、一个实施例涉及调谐dmosfet的一个或多个基极二极管区域的导通电压。

608、一个实施例涉及在一个或多个基极二极管区域的传导期间减少少数载子的注入。

609、一个实施例涉及调谐dmosfet的一个或多个基极二极管区域的源极接触电阻。

610、一个实施例涉及减轻基面错位(basal plane dislocation,bpd)。

611、一个实施例涉及在硅化物层和dmosfet的第二导电型井区之间形成第一导电型第二源极区。

612、一个实施例涉及与第二导电型井接触区域直接接触的第一金属区域的形成。

613、一个实施例涉及将一个或多个肖特基二极管区域串联到dmosfet的一个或多个基极二极管区域。

614、一个实施例涉及弯曲的第二导电型井接触区的形成，该第二导电型井接触区包括第一导电型源极区和第二导电型井接触区之间的周期间隔。

615、一个实施例涉及第二导电型井接触区的形成，该第二导电型井接触区弯曲并使得第二导电型井接触区仅通过第二导电型井接触区与源极金属接触。

616、一个实施例涉及一种设计用于处理显著功率电平的功率dmosfet器件结构，包括分别形成在基极区域和井区域之间的本质反并联p-n接面二极管。功率dmosfet结构内的反并联p-n接面二极管在功率dmosfet的第三象限操作期间导通。当源极端子相对于汲极端子正偏压时，第三象限操作发生，这是功率mosfet用于电机控制相关功率转换应用时通常遇到的情况。为了分别规避与p-n二极管的较慢开关速度和基面错位转化为层错相关的性能和可靠性问题，肖特基二极管与dmosfet的本质p-n基极二极管以反并联方式进行外部或内部连接。在这种情况下，存在特定的交叉电流，超过该电流时，尽管肖特基二极管连接，电流仍主要流经p-n二极管。

617、一个实施例涉及碳化硅(sic)双注入金属氧化物半导体场效应晶体管(dmosfet)属具有增加的交叉电流的。dmosfet的交叉电流的大小可通过dmosfet的一个或多个基极二极管区域的至少一个内置电势增加(例如，导通电压)和减少在一个或多个基极二极管区域导通期间少数载子的注入，来增值。在一个实施例中，sic dmosfet是n-型平面闸极dmosfet。在另一实施例中，sic dmosfet是p-型平面闸极dmosfet。在又一实施例中，sicdmosfet是n-型通道闸极dmosfet。在又一实施例中，sic dmosfet是p-型通道闸极dmosfet。通过执行以下实施例来增加交叉电流的幅度。以下实施例针对n型平面闸极dmosfet具体描述。

618、在一个实施例中，dmosfet的每个单元包括硅化物层和p-井区之间的第二n+源极区，以影响dmosfet的一个或多个基极二极管区的导通电压。

619、在另一实施例中，dmosfet的每个单元包括与p+区域直接接触的第一金属区域，以将一个或多个肖特基二极管区域与dmosfet的一个或多个基极二极管区域串联，从而影响dmosfet的一个或多个基极二极管区域的导通电压。

620、在又一实施例中，dmosfet的每个单元包括弯曲的p+区，并包括n+源极区和p+区之间的周期间隔，以通过层间电介质凸点(ild)之间的硅化物层与第一焊盘金属(例如，源极金属)形成周期性接触影响dmosfet的一个或多个基极二极管区域的差分导通电阻。

621、在又一实施例中，dmosfet的每个单元包括弯曲的p+区域，并且使得p-井区域仅通过弯曲的p+区域与硅化物层(即，第一焊盘金属)接触，以影响dmosfet的一个或多个基极二极管区域的差分导通电阻。

622、图48a绘示双注入金属氧化物半导体场效应晶体管(dmosfet)的单元的横截面结构的实施例，其包括第一导电型第一源极区内的第一导电型第二源极区。dmosfet(如图48a所示)是一种n-型平面闸极dmosfet。在一个实施例中，dmosfet是p-型平面闸极dmosfet。dmosfet(如图48a所示)包括碳化硅(sic)基板。sic基板包括n+基板102和n-漂移层104。dmosfet还包括p井区106、第一n+源极区108(即第一导电型第一源极区)和第二n+源极区110(即第一导电型第二源极区)。第一n+源极区108在p-井区106内形成。通过蚀刻sic基板以移除sic基板的一部分并形成凹陷sic沟槽112，在每个第一n+源极区108内形成第二n+源极区110。在一个实施例中，当dmosfet在第三象限中操作时，第二n+源极区110是耗尽区。凹陷的sic沟槽112留下残余的薄的第一n+源极区108作为第二n+源极区110。第二n+源极区110的厚度拥有小于第一n+源极区108的厚度，这使得第二n+源极区110与第一n+源极区108在相比之下更容易耗尽。第二n+源极区110可以拥有比第一n+源极区108的厚度低1％到90％的厚度。在实施例中，第二n+源极区110拥有的掺杂浓度小于第一n+源极区108的掺杂浓度。第二n+源极区110可能拥有的掺杂浓度比第一n+源极区108的掺杂浓度低1％至90％。

623、dmosfet还包括位于sic基板上表面两侧的闸极绝缘体114、多晶硅层116和层间电介质(ild)118。dmosfet还包括位于凹陷sic沟槽112顶部的第一硅化物层120和位于sic基板底侧/背面的第二硅化物层122，以分别形成源极端子和汲极端子的欧姆接触。dmosfet还包括分别位于第一硅化物层120顶部和第二硅化物层122底部的第一焊盘金属124(例如，源极金属)和第二焊盘金属126(例如，汲极金属)。

624、在n-型平面闸极dmosfet的第三象限操作期间(即，当源极端子相对于汲极端子正偏压时)，第二n+源极区110和p-井区106之间的本质p-n接面反向偏压，因为当与第二焊盘金属126的电势相比时，第一焊盘金属124的电势较低。第二n+源极区110在第三象限操作期间开始耗尽。当第二n+源极区110完全耗尽时，第一焊盘金属124(例如，源极金属)与p-井区106直接短路(例如，连接)。第二n+源极区110使得dmosfet的一个或多个基极二极管区具有增加的导通电压，并且仅当第二n+源极区110完全耗尽时，一个或多个基极二极管区导通。导通电压的增加是由于sic的固有带隙引起的。由于第二n+源极区110的完全耗尽取决于第二n+源极区110的厚度和掺杂浓度中的至少一个，第二n+源极区110的开启电压也取决于第二n+源极区110的厚度和掺杂浓度。通过分别将第二n+源极区110的厚度和掺杂浓度控制/调整为目标厚度和目标掺杂浓度，来调谐一个或多个基极二极管区的导通电压。在一个实施例中，目标厚度范围为1nm至1μm。在另一实施例中，目标掺杂浓度范围为1015cm-3至1021cm-3。第二n+源极区110的目标厚度和目标掺杂浓度通过精确地监视和控制在sic基板上执行的蚀刻来实现。

625、图48b绘示dmosfet的一个或多个单元的横截面结构的实施例，该单元包括集成肖特基二极管的一个或多个单元，每个dmosfet单元包括第一导电类型第一源极区内的第一导电类型第二源极区。dmosfet(如图48b所示)是一种n-型平面闸极sic dmosfet。如图48b所示的dmosfet的工作方式与图48a类似。除了图48a以外，dmosfet(如图48b所示)包括与n-漂移层104直接接触的金属区域128(例如，肖特基金属区域128)，并桥接一个或多个p-井区域106的相邻p-井区域106(即，桥接相邻单元)。dmosfet包括各硅化物sic沟槽112和各p-井区106之间的第二n+源极区110。

626、图48c绘示沟槽闸极mosfet的一个或多个单元的横截面结构的实施例，该单元包括集成肖特基二极管的一个或多个单元，每个mosfet单元包括第一导电型第一源极区内的第一导电型第二源极区。沟槽闸极mosfet如图48c所示是一种n-型沟槽闸极sic mosfet。在一个实施例中，沟槽闸极mosfet是p-型沟槽闸极sic mosfet。如图48c所示的沟槽闸极mosfet的工作方式与图48a和图48b中所示的平面闸极dmosfet类似。沟槽闸极mosfet和平面闸极dmosfet之间的主要区别在于沟槽闸极mosfet包括一个或多个沟槽闸极结构，而不是一个或多个平面闸极结构。沟槽闸极mosfet的一个或多个沟槽闸极结构包括暴露于第一n+源极区108和一个或多个p-井区106的侧壁。一个或多个沟槽闸极结构的底部在一个或多个p-井区域106的底部附近。在一个实施例中，一个或多个沟槽闸极结构的底部根据mosfet器件的电特性进行适当调整。沟槽闸极mosfet的每个沟槽闸极结构包括闸极绝缘体114，作为沿着各自沟槽闸极结构的侧壁和底部的衬垫。每个沟槽闸极结构包括填充闸极绝缘体衬沟槽并用作闸极电极的多晶硅层116。通道闸极mosfet还包括位于每个多晶硅层116上的层间电介质(ild)118，以在第一焊盘金属124(例如，源极金属)和闸极电极之间打开短路。

627、图49a至49t绘示制造图48a中所示的dmosfet结构的过程的实施例。dmosfet结构的制造过程(如图48a所示)包括制备具有n+基板202和n-漂移层204的碳化硅(sic)基板，如图49a所示。sic基板的n-漂移层204是外延生长和制备的，使得主要基于阻断电压和正向传导损耗来选择n-漂移层204的掺杂浓度和厚度。与n-漂移层204相比，n+基板202具有高导电性，并且n+基板202与n-漂移层204直接接触。第一图案化硬屏蔽层205形成在sic基板的顶部，如图49b所示。第一图案化硬屏蔽层205的厚度足以在注入期间完全阻挡高能杂质。在一个实施例中，第一图案化硬屏蔽层205是氧化物、氮化物和多晶硅中至少一种的硬屏蔽。

628、第一个p-型离子注入形成于图49c中且穿过第一图案化硬屏蔽层205以形成p-井区域206。在一个实施例中，使用一个或多个p-型杂质(例如，铝、硼等)执行第一个p-型离子注入。在另一实施例中，第一p-型离子注入可包括屏蔽氧化物层。然后，在第一p-型离子注入之后，通过干蚀刻和湿蚀刻制程中的至少一种去除第一图案化硬屏蔽层205，如图49d所示。然后在sic基板的顶部形成第二图案化硬屏蔽层207，如图49e所示，用于后续离子注入。第二图案化硬屏蔽层207是基于光致抗蚀剂的材料，其厚度足以防止任何不需要的高能杂质粒子穿透第二图案化硬屏蔽层207。通过第二图案化硬屏蔽层207执行第一n-型离子注入，以在p-井区206内形成第一n+源极区208，如图49f所示。在一个实施例中，使用一个或多个n-型杂质(例如氮、磷等)执行第一个n-型离子注入。第二图案化硬屏蔽层207随后在通过至少一种干蚀刻和湿蚀刻制程中以注入第一n-型离子之后去除，如图49g所示。

629、第三图案化硬屏蔽层209形成在sic基板的顶部，如图49h所示。通过第三图案化硬屏蔽层209在sic基板上执行蚀刻。所执行的sic蚀刻消耗每个第一n+源极区域208的中心部分，并且在每个第一n+源极区域208形成凹陷的sic沟槽区域212。如图49i所示，凹陷的sic沟槽区域212在垂直方向上未完全穿透第一n+源极区域208，并留下第一n+源极区域208的残余，以在凹陷的sic沟槽区域212的底部下形成第二n+源极区域210。当达到目标sic沟槽深度时，在热激活退火、牺牲氧化和干氧化(用于欧姆接触的闸极氧化物形成或硅化物层形成)期间，精确且精确地控制sic蚀刻，考虑sic基板的合理损耗。目标sic沟槽深度将第二n+源极区210的目标厚度和目标掺杂浓度中的至少一个留在凹陷sic沟槽区212的底部下方。在一个实施例中，目标厚度范围为1nm至1μm。在另一实施例中，目标掺杂浓度范围为1015cm-3至1021cm-3.

630、然后如图49j所示，达到目标sic沟槽深度后，通过干法蚀刻和湿法蚀刻制程中至少一者移除第三图案化硬屏蔽层209。sic基板在预定温度下通过碳基保护涂层进行热激活退火。在一个实施例中，预定义温度为1700摄氏度。然后，sic基板可经历额外的离子注入以形成电流扩展层以改善导通状态电阻。在热激活退火步骤之前执行由sic基板经历的离子注入(例如，第一p-型注入、第一n-型注入、第二p-型注入、边缘终止注入、电流扩展层注入等)。一旦热激活退火完成，碳基保护涂层即从sic基板上移除。然后，sic基板经历牺牲氧化物生长，随后进行牺牲氧化物去除。然后，通过在sic基板上形成和图案化场氧化层来图案化dmosfet的主动区。

631、然后在sic基板的顶部沉积/形成闸极绝缘体214，如图49k所示。然后，如图49l所示，对闸极绝缘体214进行图案化。然后在sic基板的顶部形成多晶硅层216，如图49m所示。然后，如图49n所示对多晶硅层216进行图案化。用于多晶硅层的接触点在焊盘金属沉积之前保持打开，以形成闸极焊盘区域和闸极总线区域。然后在sic基板的顶部形成层间电介质(ild)218，如图49o所示。然后，层间电介质(ild)218被图案化以经由ild 218的开口暴露sic基板的部分，如图49p所示。然后在sic基板顶部的暴露部分上形成第一硅化物层220，用于形成第一欧姆接触(例如，源极端子接触)，如图49q所示。在一个实施例中，第一硅化物层220是镍基硅化物层。在另一实施例中，镍基硅化物通过在sic基板顶部沉积镍、沉积镍的热活化退火以形成硅化物以及从sic基板去除任何未反应的镍来形成。然后在sic基板的第一硅化物层220的顶部形成第一焊盘金属224，如图49r所示。

632、然后在sic基板的底部形成第二硅化物层222，以形成第二欧姆接触，如图49s所示。在一个实施例中，第二硅化物层222随后形成在sic基板的背面，用于形成第二欧姆接触(例如，汲极端子接触)。在一个实施例中，第二硅化物层222也是镍基硅化物层。然后在sic基板的第二硅化物层222的底部形成第二焊盘金属226，如图49t所示。在一个实施例中，通过电子束和溅射中的至少一种来执行第二焊盘金属形成。

633、一旦第一欧姆接触和第二欧姆接触分别在sic基板的上侧和下侧/后侧形成，则在sic基板上形成第四图案化硬屏蔽层211。第四图案化硬屏蔽层211被形成用于选择性地移除ild层218的暴露部分并形成如图48b所示的金属区域(即，肖特基金属区域228)。第四图案化硬屏蔽层211用于在沉积肖特基金属时蚀刻ild层218的部分和提升肖特基金属区域228。肖特基金属区域228与n-漂移层204直接接触，并桥接两个相邻的p-井区206(即，桥接相邻单元单元)。肖特基金属区域228然后以预定义的热预算进行退火，以在肖特基金属区域228和暴露在sic基板上表面的n-漂移层204的部分之间形成肖特基金属接触。在一个实施例中，预定义的热预算范围为55℃至1100℃。在图48b中，一旦肖特基金属区域228形成完成，则执行第一焊盘金属和第二焊盘金属形成。

634、图50a绘示具有常规p-n接面的sic dmosfet与具有失活(deactivated)p-n接面的电压-电流特性。sic dmosfet(即，第一导电类型第二源极区)的电压-电流特性的实施例。电压-电流特性如图50a所示描述了在漏电流为-16a时，具有常规p-n接面的sic平面dmosfet的压降为≈-4v和具有失活p-n接面(即，第一导电类型第二源极区)的sic dmosfet显示的压降为≈-7v。当sic dmosfet包括第一导电型第二源极区110时，sic dmosfet包括具有增加的内置电势和增加的差分导通电阻的p-n接面。

635、图50b是绘示dmosfet的侧面相对于晶粒的实施例的透视图。dmosfet可包括类似于图50b所示的晶粒的结构。dmosfet至少包括上部340、底部342、前侧344、后侧346、左侧348和右侧350。dmosfet的上部340代表dmosfet的外侧/顶部。上部组块340包括源极端子。底侧342指的是dmosfet的底座。在一个实施例中，dmosfet的底侧342包括汲极端子。dmosfet的背面346隐藏在图50b中，位于上部组块340和底部侧342附近。在另一个实施例中，dmosfet的背面346包括汲极端子。dmosfet的前侧344和右侧350在图50b中可见，而dmosfet的左侧348和后侧346隐藏在图50b中。

636、“图50c和50d显示了为感性负载供电的半桥逆变器中反并联二极管的工作情况。左图(即图50c)显示上部开关向电感器馈电时的状态。然而，当开关关闭时，电感器的电流继续通过底部开关的反并联二极管(右图，即图50d)。”[请参考：关于：为什么二极管反并联连接在逆变器模块中的mosfet或igbt上？heydari,gholamali，发表于《研究之门》，2013年7月25日]。

637、图51a绘示双注入金属氧化物半导体场效应晶体管(dmosfet)的单元的横截面结构的实施例，该晶体管包括第一导电型第一源极区内的第一导电型第二源极区。dmosfet(如图51a所示)是一种n-型平面闸极dmosfet。在一个实施例中，dmosfet是p-型平面闸极dmosfet。在另一实施例中，dmosfet是n-型通道闸极dmosfet和p-型通道闸极dmosfet之一。dmosfet(如图51a所示)包括碳化硅(sic)基板。sic基板包括n+基板402和n-漂移层404。dmosfet还包括p-井区406、第一n+源极区408(即第一导电型第一源极区)和第二n+源极区410(即第一导电型第二源极区)。第一n+源极区408形成在p-井区406内。通过以受控剂量和能级执行n-型注入，在第一n+源极区408内形成第二n+源极区410。在一个实施例中，第二n+源极区410是第三象限mosfet操作期间的耗尽区。第二n+源极区410包括分别显著小于第一n+源极区408的厚度和掺杂浓度的厚度和掺杂浓度，其使得第二n+源极区410与第一n+源极区408相比容易耗尽。在一个实施例中，第二n+源极区410的厚度比第一n+源极区408的厚度低1％至90％。在另一个实施例中，第二n+源极区410的掺杂浓度比第一n+源极区408的掺杂浓度低1％至90％。

638、dmosfet还包括位于sic基板上表面两侧的闸极绝缘体414、多晶硅层416和层间电介质(ild)418。dmosfet还包括位于sic基板顶部的第一硅化物层420和位于sic基板底侧/背面的第二硅化物层422，以分别形成源极端子和汲极端子的欧姆接触。dmosfet还包括分别位于第一硅化物层420顶部和第二硅化物层422底部的第一焊盘金属424(例如，源极金属)和第二焊盘金属426(例如，汲极金属)。

639、在dmosfet的第三象限操作期间(即，当源极端子相对于汲极端子正偏压时)，当第一焊盘金属424的电势与第二焊盘金属426的电势相比较低时，第二n+源极区410和p-井区406之间的本质p-n接面被反向偏压。第二n+源极区410在第三象限操作期间开始耗尽。当第二n+源极区410完全耗尽时，第一焊盘金属424(例如，源极金属)与p-井区406直接短路(即，连接)。第二n+源极区410使得dmosfet的一个或多个基极二极管区具有增加的导通电压，并且仅当第二n+源极区410完全耗尽时，一个或多个基极二极管区导通。导通电压的增加是由于sic的固有带隙引起的。由于第二n+源极区410的完全耗尽取决于第二n+源极区410的厚度和掺杂浓度中的至少一个，因此一个或多个基极二极管区的开启电压也取决于第二n+源极区410的厚度和掺杂浓度。通过分别将第二n+源极区410的厚度和掺杂浓度控制/调整为目标厚度和目标掺杂浓度，来调谐一个或多个基极二极管区的导通电压。在一个实施例中，目标厚度范围为1nm至1μm。在另一实施例中，目标掺杂浓度范围为1015cm-3至1021cm-3。通过监视和控制n型注入的剂量和能级来实现第二n+源极区410的靶厚度和靶掺杂浓度。

640、图51b绘示dmosfet的一个或多个单元的横截面结构的实施例，该单元包括集成肖特基二极管的一个或多个单元，每个dmosfet单元包括第一导电类型第一源极区内的第一导电类型第二源极区。dmosfet(如图51b所示)是一种n型平面闸极dmosfet。如图51b所示的dmosfet以与图51a类似的方式操作。除了图51a，dmosfet(如图51b所示)包括金属区域(即，肖特基金属区域428)和一个或多个p-井区域406。肖特基金属区428与n-漂移层404直接接触，并桥接一个或多个p-井区406的相邻p-井区406(即，桥接相邻单元单元)。dmosfet包括第一硅化物层420和相应p-井区406之间的每个第二n+源极区410。

641、图52a至52t绘示制造图51a中所示的dmosfet结构的过程的实施例。dmosfet结构的制造过程(如图52a所示)包括制备具有n+基板502和n-漂移层504的sic基板，如图52a所示。碳化硅基板的n-漂移层504是外延生长和制备的，使得主要基于阻断电压和正向传导损耗来选择n-漂移层504的掺杂浓度和厚度。与n漂移层504相比，n+基板502具有高导电性，并且n+基板502与n-漂移层504直接接触。第一图案化硬屏蔽层505形成在sic基板的顶部，如图52b所示。第一图案化硬屏蔽层505的厚度足以在注入期间完全阻挡高能杂质。在一个实施例中，第一图案化硬屏蔽层505是氧化物、氮化物和多晶硅中至少一种的硬屏蔽。

642、第一个p-型离子注入形成于图52c中且穿过第一图案化硬屏蔽层505以形成p-井区域506。在一个实施例中，使用一个或多个p-型杂质(例如，铝、硼等)执行第一个p-型离子注入。在另一实施例中，第一p-型离子注入可包括屏蔽氧化物层。然后，在第一p-型离子注入之后，通过如图52d所示的干蚀刻制程和湿蚀刻制程中的至少一种去除第一图案化硬屏蔽层505。然后在sic基板的顶部形成第二图案化硬屏蔽层507，如图52e所示，用于随后的离子注入。第二图案化硬屏蔽层507是基于光致抗蚀剂的材料，其厚度足以防止任何不需要的高能杂质粒子穿透第二图案化硬屏蔽层507。第一n-型离子注入通过第二图案化硬屏蔽层507形成，以在p-井区506内形成第n+源极区508(即，第一导电型第一源极区)，如图52f所示。在一个实施例中，使用一个或多个n-型杂质(例如氮、磷等)执行第一个n-型离子注入。第二图案化硬屏蔽层507随后在第一n-型离子注入之后通过干蚀刻和湿蚀刻制程中的至少一种去除，如图52g所示。

643、然后在碳化硅基板的顶部形成第三图案化硬屏蔽层509，如图52h所示。通过第三图案化硬屏蔽层509执行第二n-型注入，以在每个p-井区506内的第一n+源极区508内形成第二n+源极区510，如图52i所示。精确地控制第二n-型注入的剂量和能级，以形成具有靶厚度和靶掺杂浓度的第二n+源极区510。目标厚度的范围为1nm至1μm。目标掺杂浓度可能在1015cm-3到1021cm-3之间。在一个实施例中，第二n+源极区510的掺杂浓度和厚度分别小于第一n+源极区508的掺杂浓度和厚度。在一个实施例中，第二n+源极区510的掺杂浓度和厚度分别小于第一n+源极区508的掺杂浓度和厚度。在另一实施例中，第二n+源极区510的厚度比第一n+源极区508的厚度低1％到90％。

644、然后，一旦获得具有目标厚度和目标掺杂浓度的第二n+源极区510，则通过干蚀刻和湿蚀刻制程中的至少一种移除第三图案化硬屏蔽层509，如图52j所示。sic基板在预定温度下通过碳基保护涂层进行热激活退火。在一个实施例中，用于执行热激活退火的预定义温度为1700℃。然后，sic基板可经历额外的离子注入以形成电流扩展层以改善导通状态电阻。在热激活退火步骤之前执行由sic基板经历的离子注入(例如，第一p-型注入、第一n-型注入、第二p-型注入、边缘终止注入、电流扩展层注入等)。然后将碳基保护涂层从sic基材上移除。然后，sic基板经历牺牲氧化物生长，随后进行牺牲氧化物去除。然后，通过在sic基板上形成和图案化场氧化层来图案化sic dmosfet的主动区。

645、然后在sic基板的顶部形成闸极绝缘体514，如图52k所示。然后对闸极绝缘体进行图案化，如图52l所示。然后在sic基板的顶部形成多晶硅层516，如图52m所示。然后，多晶硅层516被图案化，如图52n所示。用于多晶硅层的接触点保持打开以进行焊盘金属沉积，以形成闸极焊盘区域和一个或多个闸极总线区域。然后在sic基板的顶部形成层间电介质(ild)518，如图52o所示。然后对层间电介质(ild)518进行图案化，以通过ild 518的开口暴露sic基板的部分，如图52p所示。然后在sic基板顶部的暴露部分上形成第一硅化物层520，用于形成第一欧姆接触(例如，源极端子接触)，如图52q所示。在一个实施例中，第一硅化物层520是镍基硅化物层。在另一实施例中，镍基硅化物通过在sic基板顶部沉积镍、沉积镍的热活化退火以形成硅化物以及从sic基板去除任何未反应的镍来形成。然后在sic基板的第一硅化物层520的顶部形成第一焊盘金属524，如图52r所示。

646、然后在sic基板的底部形成第二硅化物层522，用于形成第二欧姆接触(例如，汲极端子接触)，如图52s所示。在一个实施例中，第二硅化物层522随后形成在sic基板的背面，用于形成第二欧姆接触(例如，汲极端子接触)。在一个实施例中，第二硅化物层522也是镍基硅化物层。然后在sic基板的第二硅化物层522的底部形成第二焊盘金属526，如图52t所示。在一个实施例中，通过电子束和溅射中的至少一种来执行第二焊盘金属形成。

647、一旦第一欧姆接触和第二欧姆接触分别形成在sic基板的顶侧和底侧/后侧，则在sic基板上形成第四图案化硬屏蔽层511。第四图案化硬屏蔽层511被形成用于选择性地移除ild层518的暴露部分并形成如图51b所示的金属区域528(即，肖特基金属区域528)。第四图案化硬屏蔽层511用于在沉积肖特基金属时蚀刻ild层518的部分和提升肖特基金属区域528。肖特基金属区528与n漂移层504的顶部直接接触，并桥接两个相邻的p-井区506(例如，桥接相邻单元单元)。肖特基金属区域528然后以预定义的热预算进行退火，以在第二肖特基金属区域528和暴露在sic基板上表面的n-漂移层504的部分之间形成肖特基金属接触。在一个实施例中，预定义的热预算范围为55℃至1100℃。在图51b中，一旦肖特基金属区域528形成完成，则执行第一焊盘金属和第二焊盘金属形成。

648、图53a绘示双注入金属氧化物半导体场效应晶体管(dmosfet)的单元的横截面结构的实施例，该单元包括与第二导电型井接触区域直接接触的第一金属区域。dmosfet(如图53a所示)是一种n-型平面闸极sic dmosfet。在一个实施例中，dmosfet是p-型平面闸极dmosfet。在另一实施例中，dmosfet是p-型通道闸极dmosfet。在又一实施例中，dmosfet是n-型通道闸极dmosfet。dmosfet(如图53a所示)包括碳化硅(sic)基板。sic基板包括n+基板602和n-漂移层604。dmosfet还包括p-井区606、第一n+源极区608和p+区603(即，第二导电型井接触区)。第一n+源极区608形成在p-井区606内。p+区域603(即，第二导电型井接触区域)通过执行p-型注入而在p-井区域606内形成。第二导电型井接触区域具体指p+区域603。然后与p+区域603直接接触形成第一金属区域613(例如，第一肖特基金属区域613)，以将一个或多个肖特基二极管区域与dmosfet的一个或多个基极二极管区域串联连接。第一肖特基金属区域613包括目标功函数。在一个实施例中，第一肖特基金属区613的目标功函数范围为3.5电子伏到6电子伏。第一肖特基金属区域613的功函数和肖特基二极管区域与基极二极管区域的串联允许仅当来自第一肖特基金属区域613的大量载子在第三象限期间被热离子注入肖特基势垒上时，一个或多个基极二极管区域接通dmosfet的操作。由于一个或多个肖特基二极管区域与一个或多个基极二极管区域串联连接，因此一个或多个肖特基二极管区域消耗一个或多个基极二极管区域的电压，并且一个或多个肖特基二极管区域在一个或多个基极二极管区域之前先导通。大于一个或多个肖特基二极管区域的开启电压的任何附加施加电压有助于开启一个或多个基极二极管区域。由于一个或多个肖特基二极管区域与基极二极管区域的串联连接，基极二极管区域与典型的导通电压相比消耗额外的导通电压。仅当第一肖特基金属区域613以至少对应于第一肖特基接触区域的势垒高度的正向电压导通时，一个或多个基极二极管区域才导通，用于启动肖特基势垒上的载子注入的导通集(即，当第一肖特基金属区域613包括目标功函数时)。正向电压启动载子注入以打开肖特基二极管区域。大于肖特基二极管区域的开启电压的任何附加正向电压有助于开启基极二极管区域。通过控制肖特基势垒高度和选择具有用于形成第一肖特基金属区域613的适当功函数的肖特基金属中的至少一个来调谐基极二极管区域的导通电压。一旦在sic基板顶部形成第一肖特基金属区域613，则还通过调整用于退火第一肖特基接触区域的热预算来调谐基极二极管区域的开启电压。预定义的热预算可以在55℃到1100℃的范围内。在一个实施例中，dmosfet包括直接位于n-漂移层604顶部的第二金属区域628(例如，第二肖特基金属区域628)，以及桥接图53b中所示的一个或多个p井区域606中的相邻p-井区域606(即桥接相邻单元)。第一肖特基金属区域613的功函数小于第二肖特基金属区域628的功函数。

649、图53b绘示dmosfet的一个或多个单元的横截面结构的实施例，该单元包括集成肖特基二极管的一个或多个单元，每个dmosfet单元包括与相应的第二导电型井接触区域直接接触的第一金属区域。dmosfet(如图53b所示)是一种n-型平面闸极sic dmosfet。如图53b所示的dmosfet的工作方式与图53a类似。除了图53a，dmosfet(如图53b所示)包括第二肖特基金属区628和一个或多个p-井区606。第二肖特基金属区628与n-漂移层604直接接触，并桥接一个或多个p-井区606的相邻p-井区606(即，相邻单元)。第一肖特基金属区域613的功函数小于第二肖特基金属区域628的功函数。

650、图53c绘示通过本质p-n接面二极管区与并联于dmosfet的肖特基二极管区的第三象限电流传导的实施例。基极二极管区域的第三象限电流在图53c中标示为630。反并联肖特基二极管区域的第三象限电流在图53c中标示为632。在某一点上，通过基极二极管区域的第三象限电流与通过肖特基二极管区域的第三象限电流相交，肖特基二极管区域在图53c中标示为634。在这一点上，第三象限电流本质上是双极性的，这会导致性能和可靠性问题。

651、图53d绘示在将一个或多个肖特基二极管区域与dmosfet的一个或多个基极二极管区域串联后通过dmosfet的第三象限电流传导的实施例。基极二极管区域的第三象限电流在图53d中标示为636。由于存在与一个或多个基极二极管区域串联的一个或多个肖特基二极管区域，第三象限电流的大小由一个或多个肖特基二极管区域首先接通所需的附加电流移位。在将一个或多个肖特基二极管区域与一个或多个基极二极管区域串联后，第三象限电流的大小的偏移(即，增加的第三象限电流)在图53d中标示为638。从图53c和图53d中可以看出，当一个或多个肖特基二极管区域与dmosfet的一个或多个基极二极管区域串联时，第三象限电流的幅度增加。

652、图54a至54x绘示制造图53a中所示的dmosfet结构的过程的实施例。dmosfet结构的制造过程(如图54a所示)包括制备具有n+基板702和n-漂移层704的碳化硅(sic)基板，如图54a所示。sic基板的n-漂移层704是外延生长和制备的，使得主要基于阻断电压和正向传导损耗来选择n-漂移层704的掺杂浓度和厚度。与n-漂移层704相比，n+基板702具有高导电性，并且n+基板702与n-漂移层704直接接触。第一图案化硬屏蔽层705形成在sic基板的顶部，如图54b所示。第一图案化硬屏蔽层705的厚度足以在注入期间完全阻挡高能杂质。在一个实施例中，第一图案化硬屏蔽层705是氧化物、氮化物和多晶硅中至少一种的硬屏蔽。

653、第一个p-型离子注入形成于图54c中。穿过第一图案化硬屏蔽层705以形成p-井区域706。在一个实施例中，使用一个或多个p-型杂质(例如，铝、硼等)执行第一个p-型离子注入。在另一实施例中，第一p-型离子注入可包括屏蔽氧化物层。然后，在第一次p-型离子注入之后，通过干蚀刻制程和湿蚀刻制程中的至少一种去除第一图案化硬屏蔽层705，如图54d所示。然后在sic基板的顶部形成第二图案化硬屏蔽层707，如图54e所示。用于随后的离子注入。第二图案化硬屏蔽层707是基于光致抗蚀剂的材料，其厚度足以防止任何不需要的高能杂质粒子穿透第二图案化硬屏蔽层707。第一n-型离子注入通过第二图案化硬屏蔽层707形成，以在p-井区706内形成n+源极区708，如图54f所示。在一个实施例中，使用一个或多个n-型杂质(例如氮、磷等)执行第一个n-型离子注入。第二图案化硬屏蔽层707随后在第一n-型离子注入之后通过干蚀刻和湿蚀刻制程中的至少一种去除，如图54g所示。

654、然后在sic基板的顶部形成第三图案化硬屏蔽层709，如图54h所示。通过第三图案化硬屏蔽层709执行第二p-型注入以在p-井区域706内形成p+区域703，如图54i所示。

655、然后，一旦形成p+区域703，则通过干蚀刻和湿蚀刻制程中的至少一种移除第三图案化硬屏蔽层709，如图54j所示。sic基板在预定温度下通过碳基保护涂层进行热激活退火。在一个实施例中，用于执行热激活退火的预定义温度为1700℃。然后，sic基板可经历额外的离子注入以形成电流扩展层以改善导通状态电阻。在热激活退火步骤之前执行由碳化硅基板经历的离子注入(例如，第一p型注入、第一n-型注入、第二p-型注入、边缘终止注入、电流扩展层注入等)。然后将碳基保护涂层从sic基材上移除。然后，sic基板经历牺牲氧化物生长，随后进行牺牲氧化物去除。然后，通过在sic基板上形成和图案化场氧化层来图案化sic dmosfet的主动区。

656、然后在sic基板的顶部形成闸极绝缘体714，如图54k所示。然后对闸极绝缘体进行图案化，如图54l所示。然后在sic基板的顶部形成多晶硅层716，如图54m所示。然后，多晶硅层716被图案化，如图54n所示。用于多晶硅层的接触点保持打开以进行焊盘金属沉积，以形成闸极焊盘区域和一个或多个闸极总线区域。然后在sic基板的顶部形成层间电介质(ild)718，如图54o所示。然后对层间电介质(ild)718进行图案化，以通过ild 718的开口暴露sic基板的部分，如图54p所示。然后在sic基板顶部的暴露部分上形成第一硅化物层720，以形成第一欧姆接触，如图54q所示。在一个实施例中，第一硅化物层720是镍基硅化物层。在另一实施例中，镍基硅化物通过在sic基板顶部沉积镍、沉积镍的热活化退火以形成硅化物以及从sic基板去除任何未反应的镍来形成。第四图案化硬屏蔽层711形成在sic基板的顶部，如图54r所示。如图54s所示，通过第四图案化硬屏蔽层711在sic基板上形成ild蚀刻，以选择性地去除ild层718的暴露部分。第一金属通过第四图案化硬屏蔽层711沉积在sic基板的顶部，如图54t所示。将第一金属剥离并退火以形成与p+区域703直接接触的第一金属区域713(例如，第一肖特基金属区域713)，如图54u所示。第一肖特基金属区713包括目标功函数。在一个实施例中，目标功函数的范围为3.5电子伏到6电子伏。第一肖特基金属区域713然后以预定义的热预算进行退火，以在第一肖特基金属区域713和每个p+区域703的顶部之间形成第一肖特基接触区域。在一个实施例中，预定义的热预算范围为55℃到1100℃。用于形成第一肖特基接触区的热预算被精确设计和控制，因为它直接影响第一肖特基接触区的电特性。第一焊盘金属724形成在sic基板的顶部，如图54v所示。

657、然后在sic基板的底部形成第二硅化物层722，以形成第二欧姆接触，如图54w所示。在一个实施例中，第二硅化物层722随后形成在sic基板的背面，用于形成第二欧姆接触(例如，汲极端子接触)。在一个实施例中，第二硅化物层722是镍基硅化物层。然后在sic基板的第二硅化物层722的底部形成第二焊盘金属726。在一个实施例中，通过电子束和溅射中的至少一种来执行第二焊盘金属形成。

658、一旦第一欧姆接触和第二欧姆接触分别在sic基板的上侧和下侧/后侧形成，则在sic基板上形成第五图案化硬屏蔽层715。第五图案化硬屏蔽层715形成用于选择性地移除ild层718的暴露部分并沉积第二金属区域728(即，第二肖特基金属区域728)(如图52b所示)在sic基板的顶部。第五图案化硬屏蔽层715用于在沉积第二肖特基金属时蚀刻ild层718的部分和剥离第二肖特基金属区域728。第二肖特基金属区728与n-漂移层704直接接触，并桥接两个相邻的p-井区706(即，桥接相邻单元)。第二肖特基金属区域728然后以预定义的热预算进行退火，以在第二肖特基金属区域728和暴露在sic基板上表面的n-漂移层704的部分之间形成第二肖特基金属接触。在一个实施例中，预定义的热预算范围为55℃至1100℃。在图53b中，一旦完成第二肖特基金属区域728形成，则执行第一焊盘金属和第二焊盘金属形成。

659、图55a、55b和55c绘示dmosfet单元的横截面结构的实施例，该单元包括分别在三个不同位置弯曲的第二导电型井接触区域。dmosfet如55a、55b和55c图所示是一种n型平面闸极sic dmosfet。在一个实施例中，dmosfet是p-型平面闸极dmosfet。在另一实施例中，dmosfet是n-型通道闸极dmosfet。在又一实施例中，dmosfet是p-型通道闸极dmosfet。dmosfet(如图55a、55b和55c所示)包括碳化硅(sic)基板。sic基板包括n+基板802和n-漂移层804。dmosfet还包括p-井区806、n+源极区808和p+区803(即，第二导电型井接触区)。n+源极区808(即，第一导电型源极区)形成在p-井区806内。p+区803通过在各个位置执行p-型注入而在p-井区806内弯曲。p+区域803包括与连续p+区域803的周期间隔(即，非连续)。此外，p+区域803的横向范围在与单元正交的方向上随非零值而变化。弯曲p+区域803经由位于金属氧化物半导体闸极堆栈和第一焊盘金属824之间的两个层间电介质(ild)凸点817之间的第一硅化物层820周期性地与第一焊盘金属824(例如，源极金属)形成欧姆接触。弯曲的p+区域803沿着锯齿形路径，其中锯齿形路径的角是直角的。蜿蜒的p+区域803的曲折路径包括尺寸α、β和γ。弯曲p+区域803包括目标尺寸，并且是位于弯曲p+区域803之间的相邻接合点之间的目标间距。当ild凸块817下的p+区域803不与第一焊盘金属824直接接触并且当p+区域803通过第一硅化物层820与第一焊盘金属824直接接触时，与第一焊盘金属824(例如，源极金属)的接触电阻变化。在ild凸块817正下方的弯曲p+区域803的部分用作分布式镇流器电阻器的网络，并提供源极接触电阻的附加源极电阻。提供的附加接触电阻直接影响dmosfet的一个或多个基极二极管区域的差分导通电阻。基极二极管区域的受影响差分导通电阻抑制一个或多个基极二极管区域的正向传导电流的增加。有限的正向传导电流缓解了基面错位(basal plane dislocation,bpd)。由于源极接触电阻取决于大小、位于弯曲p+区域803之间的相邻接合点之间的间距以及相邻ild凸起817之间的硅化物区域，因此通过将p+区域803大小调整为目标大小并将间距控制为目标间距来调谐源极接触电阻。在一个实施例中，目标尺寸范围为10nm至10μm。在另一实施例中，目标间距范围为10nm至10μm。例如，对于第一实例，当弯曲p+区域803的宽度(α)减小时，每个镇流器电阻器网络的电阻增大，这降低了一个或多个基极二极管区域的差分导通电阻。宽度(α)的减小也缩小了形成欧姆接触的区域，降低了一个或多个基极二极管区域的差分导通电阻。例如，对于第二实例，当弯曲p+区域803之间的周期间隔(γ)增大时，每个镇流器电阻器网络的电阻增大，这降低了一个或多个基极二极管区域的差分导通电阻。例如，对于第三种情况，当弯曲特征p+区域803之间的两个相邻接合点之间的间距(β)和两个相邻ild凸起817之间的直硅化物区域之间的间距增大时，每个镇流器电阻网络的电阻增加，这会降低一个或多个基极二极管区域的差分导通电阻。

660、图55d、55e和55f绘示二极管集成dmosfet的一个或多个单元的横截面结构的实施例，每个dmosfet单元包括分别在三个不同位置弯曲的第二导电型井接触区域。dmosfet(如图55d、55e和55f所示)是一种n-型平面闸极sic dmosfet。如图55d、55e和55f所示的dmosfet的工作方式与图55a、55b和55c类似。除了图55a、55b和55c以外，dmosfet(如图55d、55e和55f所示)包括与n漂移层804直接接触的金属区域(即肖特基金属区域828)，并桥接一个或多个p-井区域806的相邻p-井区域806(即桥接相邻单元)。dmosfet包括在每个p-井区域806内弯曲的p+区域803。

661、图56a至56t绘示制造图中所示的dmosfet结构的过程的实施例。55a.dmosfet结构的制造过程(如图56a所示)包括制备具有n+基板902和n-漂移层904的碳化硅(sic)基板，如图56a所示。sic基板的n-漂移层904是外延生长和制备的，使得主要基于阻断电压和正向传导损耗来选择n-漂移层904的掺杂浓度和厚度。与n-漂移层904相比，n+基板902具有高导电性，并且n+基板902直接位于n漂移层904之下。第一图案化硬屏蔽层905形成在sic基板的顶部，如图56b所示。第一图案化硬屏蔽层905的厚度足以在注入期间完全阻挡高能杂质。在一个实施例中，第一图案化硬屏蔽层905是氧化物、氮化物和多晶硅层中至少一种的硬屏蔽。

662、第一个p-型离子注入形成于图56c中，且穿过第一图案化硬屏蔽层905以形成p井区域906。在一个实施例中，使用一个或多个p-型杂质(例如，铝、硼等)执行第一个p型离子注入。在另一实施例中，第一p-型离子注入可包括屏蔽氧化物层。然后，在第一p-型离子注入之后，通过如图56d所示的干蚀刻制程和湿蚀刻制程中的至少一种去除第一图案化硬屏蔽层905。然后在sic基板的顶部形成第二图案化硬屏蔽层907，如图56e所示。用于后续离子注入第二图案化硬屏蔽层907是基于光致抗蚀剂的材料，其厚度足以防止任何不需要的高能杂质粒子穿透第二图案化硬屏蔽层907。第一n型离子注入通过第二图案化硬屏蔽层907形成，以在p-井区906内形成n+源极区908，如图56f所示。在一个实施例中，使用一个或多个n-型杂质(例如氮、磷等)执行第一个n-型离子注入。第二图案化硬屏蔽层907随后在第一n型离子注入之后通过干蚀刻和湿蚀刻制程中的至少一种去除，如图56g所示。

663、然后在sic基板的顶部形成第三图案化硬屏蔽层909，如图56h所示。通过第三图案化硬屏蔽层909执行第二p-型注入，以在p井区域906内的第一位置处形成p+区域903，如图56i所示。

664、然后，一旦形成p+区域903，则通过干蚀刻和湿蚀刻制程中的至少一种移除第三图案化硬屏蔽层909，如图56j所示。sic基板在预定温度下通过碳基保护涂层进行热激活退火。在一个实施例中，用于执行热激活退火的预定义温度为1700℃。然后，sic基板可经历额外的离子注入以形成电流扩展层以改善导通状态电阻。在热激活退火步骤之前执行由sic基板经历的离子注入(例如，第一p型注入、第一n型注入、第二p型注入、边缘终止注入、电流扩展层注入等)。然后将碳基保护涂层从sic基材上移除。然后，sic基板经历牺牲氧化物生长，随后进行牺牲氧化物去除。然后，通过在sic基板上形成和图案化场氧化层来图案化sicdmosfet的主动区。

665、然后在sic基板的顶部形成闸极绝缘体914，如图56k所示。然后，闸极绝缘体914被图案化，如图56l所示。然后在sic基板顶部形成多晶硅层916，如图56m所示。然后，多晶硅层916被图案化，如图56n所示。用于多晶硅层的接触点保持打开以进行焊盘金属沉积，以形成闸极焊盘区域和一个或多个闸极总线区域。然后在sic基板的顶部形成层间电介质(ild)918，如图56o所示。然后对层间电介质(ild)918进行图案化，以通过ild 918的开口暴露sic基板的部分，并留下一个或多个ild凸起917，如图56p所示。然后在sic基板顶部的暴露部分上的一个或多个ild凸起917之间形成第一硅化物层920，以形成第一欧姆接触，如图56q所示。在一个实施例中，第一硅化物层920是镍基硅化物层。在另一实施例中，镍基硅化物通过在sic基板顶部沉积镍、沉积镍的热活化退火以形成硅化物以及从sic基板去除任何未反应的镍来形成。第一焊盘金属924形成在sic基板的顶部，如图56r所示。在第一位置形成的p+区域903覆盖相邻ild凸起917之间的第一硅化物层920的两部分和ild凸起917下的部分。

666、然后在sic基板的底部形成第二硅化物层922，用于形成第二欧姆接触，如图56s所示。在一个实施例中，第二硅化物层922随后形成在sic基板的背面，用于形成第二欧姆接触。

667、在一个实施例中，第二硅化物层922也是镍基硅化物层。然后在sic基板的第二硅化物层922的底部形成第二焊盘金属926，如图56t所示。在一个实施例中，通过电子束和溅射中的至少一种来执行第二焊盘金属形成。一旦第一欧姆接触和第二欧姆接触分别在sic基板的上侧和下侧/后侧形成，则在sic基板上形成第四图案化硬屏蔽层911。第四图案化硬屏蔽层911形成用于选择性地移除ild层918的暴露部分并沉积金属区域(即，肖特基金属区域928)(如图55d、55e和55f所示)安装在sic基板顶部。第四图案化硬屏蔽层911用于在沉积肖特基金属时蚀刻ild层918的部分和提升肖特基金属区域928。肖特基金属区928与n-漂移层904直接接触，并桥接两个相邻的p-井区906(即，桥接相邻单元)。肖特基金属区域928然后以预定义的热预算进行退火，以在肖特基金属区域928和暴露在sic基板上表面的n漂移层904的部分之间形成肖特基金属接触。在一个实施例中，预定义的热预算范围为55℃到1100℃。在图55d、55e和55f中，一旦肖特基金属区域928形成完成，就执行第一焊盘金属和第二焊盘金属形成。

668、图57a至57t绘示制造图中所示的dmosfet结构的过程的实施例。55b.dmosfet结构的制造过程(如图57a所示)包括制备具有n+基板1002和n-漂移层1004的碳化硅(sic)基板，如图57a所示。sic基板的n漂移层1004是外延生长和制备的，使得主要基于阻断电压和正向传导损耗来选择n漂移层1004的掺杂浓度和厚度。与n-漂移层1004相比，n+基板1002具有高导电性，并且n+基板1002与n漂移层1004直接接触。第一图案化硬屏蔽层1005形成在sic基板的顶部，如图57b所示。第一图案化硬屏蔽层1005的厚度足以在注入期间完全阻挡高能杂质。在一个实施例中，第一图案化硬屏蔽层1005是氧化物、氮化物和多晶硅层中至少一种的硬屏蔽。

669、第一个p-型离子注入形成于图57c中，且穿过第一图案化硬屏蔽层1005以形成p-井区域1006。在一个实施例中，使用一个或多个p-型杂质(例如，铝、硼等)执行第一个p-型离子注入。在另一实施例中，第一p-型离子注入可包括屏蔽氧化物层。然后，在第一次p型离子注入之后，通过干蚀刻制程和湿蚀刻制程中的至少一种去除第一图案化硬屏蔽层1005，如图57d所示。然后在sic基板的顶部形成第二图案化硬屏蔽层1007，如图57e所示。用于随后的离子注入。第二图案化硬屏蔽层1007是基于光致抗蚀剂的材料，其厚度足以防止任何不需要的高能杂质粒子穿透第二图案化硬屏蔽层1007。通过第二图案化硬屏蔽层1007形成第一n型离子注入，以在p井区1006内形成n+源极区1008，如图57f所示。在一个实施例中，使用一个或多个n-型杂质(例如氮、磷等)执行第一个n-型离子注入。然后，在第一次n-型离子注入之后，通过干蚀刻和湿蚀刻制程中的至少一种去除第二图案化硬屏蔽层1007，如图57g所示。

670、然后在sic基板的顶部形成第三图案化硬屏蔽层1009，如图57h所示。通过第三图案化硬屏蔽层1009执行第二p-型注入，以在p-井区域1006内的第二位置形成p+区域1003，如图57i所示。

671、然后，一旦在第二位置形成p+区域1003，则通过干蚀刻和湿蚀刻制程中的至少一种移除第三图案化硬屏蔽层1009，如图57j所示。sic基板在预定温度下通过碳基保护涂层进行热激活退火。在一个实施例中，用于执行热激活退火的预定义温度为1700℃。然后，sic基板可经历额外的离子注入以形成电流扩展层以改善导通状态电阻。在热激活退火步骤之前执行由sic基板经历的离子注入(例如，第一p型注入、第一n型注入、第二p型注入、边缘终止注入、电流扩展层注入等)。然后将碳基保护涂层从sic基材上移除。然后，sic基板经历牺牲氧化物生长，随后进行牺牲氧化物去除。然后，通过在sic基板上形成和图案化场氧化层来图案化sic dmosfet的主动区。

672、然后在sic基板的顶部形成闸极绝缘体1014，如图57k所示。然后，如图57l所示，对闸极绝缘体1014进行图案化。然后在sic基板的顶部形成多晶硅层1016，如图57m所示。然后，如图57n所示对多晶硅层1016进行图案化。用于多晶硅层的接触点保持打开以进行焊盘金属沉积，以形成闸极焊盘区域和一个或多个闸极总线区域。然后在sic基板的顶部形成层间电介质(ild)1018，如图57o所示。然后对层间电介质(ild)1018进行图案化，以通过ild1018的开口暴露sic基板的部分，并在sic基板顶部留下一个或多个ild凸起1017，如图57p所示。然后在sic基板顶部的暴露部分上的一个或多个ild凸起1017之间形成第一硅化物层1020，以形成第一欧姆接触，如图57q所示。在一个实施例中，第一硅化物层1020是镍基硅化物层。在另一实施例中，镍基硅化物通过在sic基板顶部沉积镍、沉积镍的热活化退火以形成硅化物以及从sic基板去除任何未反应的镍来形成。第一焊盘金属1024形成在sic基板的顶部，如图57r所示。在第二位置形成的p+区域1003位于一个或多个ild凸起1017之下，并且不与第一硅化物层1020形成任何直接接触。

673、然后在sic基板的底部形成第二硅化物层1022，用于形成第二欧姆接触，如图57s所示。在一个实施例中，第二硅化物层1022随后形成在sic基板的背面，用于形成第二欧姆接触。在一个实施例中，第二硅化物层1022也是镍基硅化物层。然后在sic基板的第二硅化物层1022的底部形成第二焊盘金属1026，如图57t所示。在一个实施例中，通过电子束和溅射中的至少一种来执行第二焊盘金属形成。

674、一旦第一欧姆接触和第二欧姆接触分别形成在sic基板的上侧和下侧/后侧，则在sic基板上形成第四图案化硬屏蔽层1011。第四图案化硬屏蔽层1011形成用于选择性地移除ild层1018的暴露部分并沉积金属区域1028(例如，肖特基金属区域1028)(如图55d、55e和55f所示)安装在sic基板顶部。第四图案化硬屏蔽层1011用于在沉积肖特基金属时蚀刻ild层1018的部分和提升肖特基金属区域1028。肖特基金属区1028与n-漂移层1004直接接触，并桥接两个相邻的p-井区1006(即，桥接相邻单元)。肖特基金属区域1028然后以预定义的热预算进行退火，以在肖特基金属区域1028和暴露在sic基板上表面的n漂移层1004的部分之间形成肖特基金属接触。在一个实施例中，预定义的热预算范围为55℃到1100℃。在图55d、55e和55f中，一旦肖特基金属区域1028形成完成，就执行第一焊盘金属和第二焊盘金属形成。

675、图58a至58t绘示制造图55c中所示的dmosfet结构的过程的实施例。dmosfet结构的制造过程(如图58a)包括制备具有n+基板1102和n-漂移层1104的碳化硅(sic)基板，如图58a所示。sic基板的n-漂移层1104的外延生长和制备主要基于阻断电压和正向传导损耗来选择n-漂移层1104的掺杂浓度和厚度。与n-漂移层1104相比，n+基板1102具有高导电性，且n+基板1102与n-漂移层1104直接接触。第一图案化硬屏蔽层1105形成在sic基板的顶部，如图58b所示。第一图案化硬屏蔽层1105的厚度足以在注入期间完全阻挡高能杂质。在一个实施例中，第一图案化硬屏蔽层1105是氧化物、氮化物和多晶硅层中至少一种的硬屏蔽。

676、第一个p-型离子注入形成于图58c中且穿过第一图案化硬屏蔽层1105以形成p-阱区域1106。在一个实施例中，使用一个或多个p-型杂质(例如，铝、硼等)执行第一个p-型离子注入。在另一实施例中，第一p型离子注入可包括屏蔽氧化物层。然后，在第一p型离子注入之后，通过如图58d所示的干蚀刻制程和湿蚀刻制程中的至少一种去除第一图案化硬屏蔽层1105。然后在sic基板的顶部形成第二图案化硬屏蔽层1107，如图58e所示，用于随后的离子注入。第二图案化硬屏蔽层1107是基于光致抗蚀剂的材料，其厚度足以防止任何不需要的高能杂质粒子穿透第二图案化硬屏蔽层1107。通过第二图案化硬屏蔽层1107形成第一n型离子注入，以在p-阱区1106内形成第一n+源区1108，如图58f所示。在一个实施例中，使用一个或多个n-型杂质(例如氮、磷等)执行第一个n-型离子注入。第二图案化硬屏蔽层1107随后在第一n型离子注入之后通过干蚀刻和湿蚀刻制程中的至少一种去除，如图58g所示。

677、然后在sic基板的顶部形成第三图案化硬屏蔽层1109，如图58h所示。通过第三图案化硬屏蔽层1109执行第二p-型注入，以在p-阱区1106内的第三位置形成p+区1103，如图58i所示。

678、然后，一旦在第二位置形成p+区域1103，则通过干蚀刻和湿蚀刻制程中的至少一种移除第三图案化硬屏蔽层1109，如图58j所示。sic基板在预定温度下通过碳基保护涂层进行热激活退火。在一个实施例中，用于执行热激活退火的预定义温度为1700℃。然后，sic基板可经历额外的离子注入以形成电流扩展层以改善导通状态电阻。在热激活退火步骤之前对sic基板执行离子注入(例如，第一p型注入、第一n型注入、第二p型注入、边缘终止注入、电流扩展层注入等)。然后将碳基保护涂层从sic基板上移除。然后，sic基板经历牺牲氧化物生长，随后进行牺牲氧化物去除。然后，通过在sic基板上形成并图案化场氧化层(field oxide layer)以图案化sic dmosfet的主动区。

679、然后在sic基板的顶部形成闸极绝缘体1114，如图58k所示。然后，闸极绝缘体1114被图案化，如图58l所示。然后在sic基板顶部形成多晶硅层1116，如图58m所示。然后，多晶硅层1116被图案化，如图58n所示。用于多晶硅层的接触点保持打开以进行焊盘金属沉积，以形成闸极焊盘区域和一个或多个闸极总线区域。然后在sic基板的顶部形成层间电介质(ild)1118，如图58o所示。然后对层间电介质(ild)1118进行图案化，以通过ild 1118的开口暴露sic基板的部分，并在sic基板顶部留下一个或多个ild凸起1117，如图58p所示。然后在sic基板顶部的暴露部分上的一个或多个ild凸起1117之间形成第一硅化物层1120，用于形成一个或多个第一欧姆接触，如图58q所示。在一个实施例中，第一硅化物层1120是镍基硅化物层。在另一实施例中，镍基硅化物通过在sic基板顶部沉积镍、沉积镍的热活化退火以形成硅化物以及从sic基板去除任何未反应的镍来形成。如图58r所示，第一焊盘金属1124形成在sic基板的顶部。在第三位置形成的p+区域1103位于一个或多个ild凸点1117之下，且不与第一硅化物层1120形成任何直接接触。

680、然后在sic基板的底部形成第二硅化物层1122，以形成第二欧姆接触，如图58s所示。在一个实施例中，第二硅化物层1122随后形成在sic基板的背面，用于形成第二欧姆接触。在一个实施例中，第二硅化物层1122也是镍基硅化物层。然后在sic基板的第二硅化物层1122的底部形成第二焊盘金属1126。在一个实施例中，通过电子束和溅射中的至少一种以形成第二焊盘金属。

681、一旦第一欧姆接触和第二欧姆接触分别形成在sic基板的上侧和下侧/后侧，则在sic基板上形成第四图案化硬屏蔽层1111。第四图案化硬屏蔽层1111被形成以选择性地移除ild层1118的暴露部分并在sic基板顶部沉积如图55d、55e和55f所示的金属区域1128(即，肖特基金属区域1128)。第四图案化硬屏蔽层1111用于在沉积肖特基金属时蚀刻ild层1118的该部分和提升肖特基金属区域1128。肖特基金属区1128与n漂移层1104的顶部直接接触，并桥接两个相邻的p阱区1106(即，桥接相邻单元)。肖特基金属区1128然后以预定义的热预算进行退火，以在肖特基金属区1128和暴露在sic基板上表面的n漂移层1104的部分之间形成肖特基金属接触。在一个实施例中，预定义的热预算范围为55℃至1100℃。在图55d、55e和55f中，一旦肖特基金属区域1128形成完毕，则执行第一焊盘金属和第二焊盘金属的形成。

682、图59a、59b和59c绘示双注入金属氧化物半导体场效应晶体管(dmosfet)的单元的横截面结构的实施例，其包括分别在三个不同位置弯曲的第二导电型井接触区，允许第二导电型井区仅通过第二导电型井区与源极金属接触。dmosfet如图59a、59b和59c所示是一种n型平面闸极sic dmosfet。在一个实施例中，dmosfet是p-型平面闸极dmosfet。dmosfet(如图所示59a、59b和59c所示)包括碳化硅(sic)基板。sic基板包括n+基板1202和n-漂移层1204。dmosfet还包括p-井区1206、n+源极区1208和p+区1203(即，第二导电型井接触区)。n+源极区1208形成在p-井区1206内。通过执行p-型注入，p+区域1203在p-井区域1206内弯曲。p+区域1203包括与连续p+区域1203的周期性间隔(即，非连续)。此外，p+区域1203的横向范围在与单元正交的方向上随非零值而变化。弯曲p+区域1203经由位于金属氧化物半导体闸极堆栈和第一焊盘金属1224之间的两个层间电介质(ild)凸点1217之间的第一硅化物层1220周期性地与第一焊盘金属1224(例如，源极金属)形成欧姆接触。p-井区1206仅通过弯曲p+区1203与第一焊盘金属1224(例如，源极金属)接触。p-井区域1206不与第一焊盘金属1224直接接触。蜿蜒的p+区域1203沿着之字形路径，其中之字形路径的角是直角的。蜿蜒的p+区域1203的曲折路径包括尺寸α、β和γ。弯曲p+区域1203包括位于弯曲p+区域803之间的相邻接合点之间的目标尺寸和目标间距。当ild凸块1217下的p+区域1203不与第一焊盘金属1224直接接触并且当p+区域1203通过第一硅化物层1220与第一焊盘金属1224直接接触时，与第一焊盘金属1224(例如，源极金属)的接触电阻变化。在ild凸块1217正下方的弯曲p+区域1203的部分用作分布式镇流器电阻器的网络，并提供源极接触电阻的附加源极电阻。提供的附加接触电阻直接影响dmosfet的一个或多个基极二极管区域的差分导通电阻。由于p-井区域1206仅通过弯曲p+区域1203接触第一焊盘金属1224，因此载子的流动被限制在弯曲p+区域1203内。载子的受限流动增加了每个镇流器电阻网络的源极接触电阻，并进一步影响dmosfet的一个或多个基极二极管区域的差分电阻。由于源极接触电阻取决于尺寸、位于弯曲p+区域1203之间的相邻接合点之间的间距以及相邻ild凸起1217之间的硅化物区域，源极接触电阻通过将p+区域1203调整为目标大小并将间距控制为目标间距来调谐。在一个实施例中，目标尺寸范围为10nm至10μm。在另一实施例中，目标间距范围为10nm至10μm。例如，首先，当弯曲p+区域的宽度(α)减小时，每个镇流电阻器网络的电阻增大，这降低了基极二极管区域的差分导通电阻。宽度(α)的减小也缩小了形成欧姆接触的区域，因此降低了基极二极管区域的差分导通电阻。例如，对于第二个实例，当弯曲p+区域之间的间距(γ)增大时，每个镇流电阻器网络的电阻增大，这降低了基极二极管区域的差分导通电阻。例如，对于第三种情况，当弯曲特征p+区域1203和两个相邻ild凸块1217之间的直硅化物区域之间的两个相邻接合点之间的间距(β)增大时，每个镇流器电阻网络的电阻增加，这会降低一个或多个基极二极管区域的差分导通电阻。

683、图59d、59e和59f绘示二极管集成dmosfet的一个或多个单元的横截面结构的实施例，每个dmosfet单元包括分别在三个不同位置弯曲的第二导电型井接触区域，允许第二导电型井区仅通过第二导电型井区与源极金属接触。dmosfet(如图59d、59e和59f所示)是一种n-型平面闸极sic dmosfet。如图59d、59e和59f所示的dmosfet的操作方式和图59a、59b和59c相似。除了图59a、59b和59c，dmosfet(如图59d、59e和59f所示)包括与n-漂移层1204直接接触的金属区域1228(例如，肖特基金属区域1228)，并桥接一个或多个p-井区域1206的相邻p-井区域1206(即，桥接相邻的各单元)。

684、图59g绘示二极管集成沟漕闸极mosfet的一个或多个单元的横截面结构的实施例，该单元包括集成肖特基二极管的一个或多个单元，每个mosfet单元包括第一位置处的第二导电型井接触区，允许第二导电型井区仅通过第二导电型井区与源极金属接触。沟槽闸极mosfet如图59g所示是一种n-型平面闸极sic mosfet。在一个实施例中，沟槽闸极mosfet是p-型沟槽闸极sic mosfet。如图59g所示的沟槽闸极mosfet的操作方式与图59a和图59d中所示的平面闸极mosfet相似。沟槽闸极mosfet和平面闸极dmosfet之间的主要区别在于沟槽闸极mosfet包括一个或多个沟槽闸极结构，而不是一个或多个平面闸极结构。沟漕闸极mosfet的一个或多个沟漕闸极结构包括暴露于第一n+源极区1208和一个或多个p-井区1206的侧壁。一个或多个沟槽闸极结构的底部在一个或多个p-井区1206的底部附近。在一个实施例中，一个或多个沟槽闸极结构的底部根据mosfet器件的电特性进行适当调整。沟槽闸极mosfet的每个沟槽闸极结构包括闸极绝缘体，以作为沿着各自沟槽闸极结构的侧壁和底部的衬垫。沟槽闸极mosfet还包括填充每个闸极绝缘体衬沟槽并用作闸极电极的多晶硅层。通道闸极mosfet还包括在每个多晶硅层上的层间电介质(ild)1218，以在第一焊盘金属1224(例如，源极金属)和闸极电极之间打开短路。

685、图60a至60t绘示制造图中所示dmosfet结构的过程的实施例。59a。dmosfet结构的制造过程(如图60a所示)包括制备具有n+基板1302和n-漂移层1304的碳化硅(sic)基板，如图60a所示。sic基板的n-漂移层1304是外延生长和制备的，以至主要基于阻断电压和正向传导损耗来选择n-漂移层1304的掺杂浓度和厚度。与n-漂移层1304相比，n+基板1302具有高导电性，并且n+基板1302直接位于n-漂移层1304之下。第一图案化硬屏蔽层1305形成在sic基板的顶部，如图60b所示。第一图案化硬屏蔽层1305的厚度足以在注入期间完全阻挡高能杂质。在一个实施例中，第一图案化硬屏蔽层1305是属至少一种氧化物、氮化物和多晶硅层的硬屏蔽。

686、第一个p-型离子注入形成于图60c中，且穿过第一图案化硬屏蔽层1305以形成p-井区域1306。在一个实施例中，使用一个或多个p-型杂质(例如，铝、硼等)执行第一个p-型离子注入。在另一实施例中，第一p-型离子注入可包括屏蔽氧化物层。然后，在第一p-型离子注入之后，通过至少一种干蚀刻制程和湿蚀刻制程去除第一图案化硬屏蔽层1305，如图60d所示。第二图案化硬屏蔽层1307随后在sic基板的顶部形成，如图60e所示。用于后续离子注入。第二图案化硬屏蔽层1307是基于光致抗蚀剂的材料，其厚度足以防止任何不需要的高能杂质粒子穿透第二图案化硬屏蔽层1307。通过第二图案化硬屏蔽层1307形成第一n-型离子注入，以在p-井区1306内形成n+源极区1308，如图60f所示。在一个实施例中，使用一个或多个n-型杂质(例如、氮、磷等)以执行第一个n-型离子注入。第二图案化硬屏蔽层1307随后在第一n-型离子注入之后通过至少一种干蚀刻和湿蚀刻制程中的去除，如图60g所示。

687、第三图案化硬屏蔽层1309随后在sic基板的顶部形成，如图60h所示。通过第三图案化硬屏蔽层1309执行第二p-型注入，以在p-井区域1306内的第一位置形成p+区域1303，如图60i所示。在第一位置形成的p+区域1303允许p-井区域1306仅通过在第一位置形成的p+区域1303与第一焊盘金属1324(例如，源极金属)接触。

688、然后，一旦形成p+区域1303，则通过干蚀刻和湿蚀刻制程中至少一种移除第三图案化硬屏蔽层1309，如图60j所示。碳化硅基板在预定温度下通过碳基保护涂层进行热激活退火。在一个实施例中，用于执行热激活退火的预定义温度为1700℃。然后，sic基板可经历额外的离子注入以形成电流扩展层以改善导通状态电阻。在热激活退火步骤之前执行由sic基板经历的离子注入(例如，第一p-型注入、第一n-型注入、第二p-型注入、边缘终止注入、电流扩展层注入等)。然后将碳基保护涂层从sic基材上移除。然后，sic基板经历牺牲氧化物生长，随后进行牺牲氧化物去除。然后，通过在sic基板上形成和图案化场氧化层来图案化sic dmosfet的主动区。

689、闸极绝缘体1314随后在sic基板的顶部形成，如图60k所示。闸极绝缘体1314随后如图60l所示被图案化。多晶硅层1316随后在sic基板的顶部形成，如图60m所示。多晶硅层1316随后如图60n所示被图案化。多晶硅层1316的接触点保持打开以进行焊盘金属沉积，以形成闸极焊盘区域和一个或多个闸极总线区域。层间电介质(ild)1318随后在sic基板的顶部形成，如图60o所示。然后对层间电介质(ild)1318进行图案化，以通过ild 1318的开口暴露sic基板的部分，并留下一个或多个ild凸块1317，如图60p所示。然后在sic基板顶部的暴露部分上的一个或多个ild凸块1317之间形成第一硅化物层1320，以形成第一欧姆接触，如图60q所示。在一个实施例中，第一硅化物层1320是镍基硅化物层。在另一实施例中，镍基硅化物通过在sic基板顶部的镍沉积，以沉积镍的热活化退火形成的硅化物，以及从sic基板去除任何未反应的镍来形成。第一焊盘金属1324形成在sic基板的顶部，如图60r所示。在第一位置形成的p+区域1303，覆盖在相邻ild凸块1317和ild凸块1317下的部分之间的第一硅化物层1320的两部分。p-井区1306仅通过在第一位置形成的p+区1303与第一焊盘金属1324接触。

690、然后在sic基板的底部形成第二硅化物层1322，以形成第二欧姆接触，如图60s所示。在一个实施例中，然后在sic基板的背部形成第二硅化物层1322，以形成第二欧姆接触。在一个实施例中，第二硅化物层1322也是镍基硅化物层。然后在sic基板的第二硅化物层1322的底部形成第二焊盘金属1326，如图60t所示。在一个实施例中，通过至少一种电子束和溅射来执行第二焊盘金属形成。

691、一旦第一欧姆接触和第二欧姆接触分别在sic基板的上侧和下侧/后侧形成，则在sic基板上形成第四图案化硬屏蔽层1311。形成第四图案化硬屏蔽层1311以选择性地移除ild层1318的暴露部分，且在sic基板的顶部沉积如图60d、60e和60f所示的金属区域(例如，肖特基金属区域1328)。第四图案化硬屏蔽层1311同时用于蚀刻ild层1318的部分和提升在沉积肖特基金属时的肖特基金属区域1328。肖特基金属区1328与n-漂移层1304的顶部直接接触，并桥接两个相邻的p-井区1306(即，桥接相邻的各单元)。肖特基金属区1328随后以预定义的热预算进行退火，以在肖特基金属区1328和暴露在sic基板上表面的n-漂移层1304的部分之间形成肖特基金属接触。在一个实施例中，预定义的热预算范围为55℃到1100℃。在图59d、59e和59f中，一旦肖特基金属区域1328形成完成，则执行第一焊盘金属和第二焊盘金属的形成。

692、图61a至61t绘示制造图中所示dmosfet结构的过程的实施例59b。dmosfet结构的制造过程(如图61a所示)包括制备具有n+基板1402和n-漂移层1404的碳化硅(sic)基板，如图61a所示。sic基板的n-漂移层1404是外延生长和制备的，以至主要基于阻断电压和正向传导损耗来选择n-漂移层1404的掺杂浓度和厚度。与n-漂移层1404相比，n+基板1402具有高导电性，并且n+基板1402直接位于n-漂移层1404之下。第一图案化硬屏蔽层1405形成在sic基板的顶部，如图61b所示。第一图案化硬屏蔽层1405的厚度足以在注入期间完全阻挡高能杂质。在一个实施例中，第一图案化硬屏蔽层1405是属至少一种氧化物、氮化物和多晶硅层的硬屏蔽。

693、第一个p-型离子注入形成于图61c中，且穿过第一图案化硬屏蔽层1405以形成p-井区域1406。在一个实施例中，使用一个或多个p-型杂质(例如，铝、硼等)执行第一个p-型离子注入。在另一实施例中，第一p-型离子注入可包括屏蔽氧化物层。然后，在第一p-型离子注入之后，通过至少一种干蚀刻制程和湿蚀刻制程去除第一图案化硬屏蔽层1405，如图61d所示。第二图案化硬屏蔽层1407随后在sic基板的顶部形成，如图61e所示，以用于后续离子注入。第二图案化硬屏蔽层1407是基于光致抗蚀剂的材料，其厚度足以防止任何不需要的高能杂质粒子穿透第二图案化硬屏蔽层1407。通过第二图案化硬屏蔽层1407形成第一n-型离子注入，以在p-井区1406内形成n+源极区1408，如图61f所示。在一个实施例中，使用一个或多个n-型杂质(例如，氮、磷等)以执行第一个n-型离子注入。第二图案化硬屏蔽层1407随后在第一n-型离子注入之后通过至少一种干蚀刻和湿蚀刻制程中的去除，如图61g所示。

694、第三图案化硬屏蔽层1409随后在sic基板的顶部形成，如图61h所示。通过第三图案化硬屏蔽层1409执行第二p-型注入，以在p-井区域1406内的第二位置形成p+区域1403，如图61i所示。

695、然后，一旦在第二位置形成p+区域1403，则通过干蚀刻和湿蚀刻制程中至少一种移除第三图案化硬屏蔽层1409，如61j图所示。sic基板在预定温度下通过碳基保护涂层进行热激活退火。在一个实施例中，用于执行热激活退火的预定义温度为1700℃。然后，sic基板可经历额外的离子注入以形成电流扩展层以改善导通状态电阻。在热激活退火步骤之前执行由sic基板经历的离子注入(例如，第一p-型注入、第一n-型注入、第二p-型注入、边缘终止注入、电流扩展层注入等)。然后将碳基保护涂层从sic基板上移除。然后，sic基板经历牺牲氧化物生长，随后进行牺牲氧化物去除。然后，通过在sic基板上形成和图案化场氧化层来图案化sic dmosfet的主动区。

696、闸极绝缘体1414随后在sic基板的顶部形成，如图61k所示。闸极绝缘体1414随后如图61l所示被图案化。多晶硅层1416随后在sic基板的顶部形成，如图61m所示。多晶硅层1416随后如图61n所示被图案化。多晶硅层的接触点保持打开以进行焊盘金属沉积，并用于形成闸极焊盘区域和一个或多个闸极总线区域。层间电介质(ild)1418随后在sic基板的顶部形成，如图61o所示。然后对层间电介质(ild)1418进行图案化，以通过ild 1418的开口暴露sic基板的部分，并留下一个或多个ild凸块1417在sic基板的顶部，如图61p所示。然后在sic基板顶部的暴露部分上的一个或多个ild凸块1417之间形成第一硅化物层1420，以形成第一欧姆接触，如图61q所示。在一个实施例中，第一硅化物层1420是镍基硅化物层。在另一实施例中，镍基硅化物通过在sic基板顶部的镍沉积，以沉积镍的热活化退火形成的硅化物，以及从sic基板去除任何未反应的镍来形成。第一焊盘金属1424形成在sic基板的顶部，如图61r所示。在第二位置形成的p+区域1403位于一个或多个ild凸块1417之下，并且不与第一硅化物层1420形成任何直接接触。

697、然后在sic基板的底部形成第二硅化物层1422，以形成第二欧姆接触，如图61s所示。在一个实施例中，然后在sic基板的背面形成第二硅化物层1422，以形成第二欧姆接触。在一个实施例中，第二硅化物层1422也是镍基硅化物层。然后在sic基板的第二硅化物层1422的底部形成第二焊盘金属，如图61t所示。在一个实施例中，通过至少一种电子束和溅射来执行第二焊盘金属形成。

698、一旦第一欧姆接触和第二欧姆接触分别在sic基板的上侧和下侧/后侧形成，则在sic基板上形成第四图案化硬屏蔽层1411。形成第四图案化硬屏蔽层1411以选择性地移除ild层1418的暴露部分并沉积如图59d，59e和59f所示的金属区域(例如，肖特基金属区域1428)在sic基板的顶部。第四图案化硬屏蔽层1411同时用于蚀刻ild层1418的部分和提升在沉积肖特基金属时的肖特基金属区域1428。肖特基金属区1428与n-漂移层1404的直接接触，并桥接两个相邻的p-井区1406(即，桥接相邻的各单元)。肖特基金属区1428随后以预定义的热预算进行退火，以在肖特基金属区1428和暴露在sic基板上表面的n-漂移层1404的部分之间形成肖特基金属接触。在一个实施例中，预定义的热预算范围为55℃到1100℃。在图59d、59e和59f中，一旦肖特基金属区域1428形成完成，则执行第一焊盘金属和第二焊盘金属的形成。

699、图62a至62t绘示制造图中所示dmosfet结构的过程的实施例。59c。dmosfet结构的制造过程(如图62a所示)包括制备具有n+基板1502和n-漂移层1504的碳化硅(sic)基板，如图62a所示。sic基板的n-漂移层1504是外延生长和制备的，以至主要基于阻断电压和正向传导损耗来选择n-漂移层1504的掺杂浓度和厚度。与n-漂移层1504相比，n+基板1502具有高导电性，并且n+基板1502直接位于n-漂移层1504之下。第一图案化硬屏蔽层1505形成在sic基板的顶部，如图62b所示。第一图案化硬屏蔽层1505的厚度足以在注入期间完全阻挡高能杂质。在一个实施例中，第一图案化硬屏蔽层1505是属至少一种氧化物、氮化物和多晶硅层的硬屏蔽。

700、第一个p-型离子注入形成于图62c中，且穿过第一图案化硬屏蔽层1505以形成p-井区域1506。在一个实施例中，使用一个或多个p-型杂质(例如，铝、硼等)执行第一个p-型离子注入。在另一实施例中，第一p-型离子注入可包括屏蔽氧化物层。然后，在第一p-型离子注入之后，通过至少一种干蚀刻制程和湿蚀刻制程去除第一图案化硬屏蔽层1505，如图62d所示。第二图案化硬屏蔽层1507随后在sic基板的顶部形成，如图62e所示，用于后续离子注入。第二图案化硬屏蔽层1507是基于光致抗蚀剂的材料，其厚度足以防止任何不需要的高能杂质粒子穿透第二图案化硬屏蔽层1507。通过第二图案化硬屏蔽层1507形成第一n-型离子注入，以在p-井区1506内形成n+源极区1508，如图62f所示。在一个实施例中，使用一个或多个n-型杂质(例如，氮、磷等)以执行第一个n-型离子注入。第二图案化硬屏蔽层1507随后在第一n-型离子注入之后通过至少一种干蚀刻和湿蚀刻制程中的去除，如图62g所示。

701、第三图案化硬屏蔽层1509随后在sic基板的顶部形成，如图62h所示。通过第三图案化硬屏蔽层1509执行第二p-型注入，以在p-井区域1506内的第三位置形成p+区域1503，如图62i所示。

702、然后，一旦在第二位置形成p+区域1503，则通过干蚀刻和湿蚀刻制程中至少一种移除第三图案化硬屏蔽层1509，如图62j所示。sic基板在预定温度下通过碳基保护涂层进行热激活退火。在一个实施例中，用于执行热激活退火的预定义温度为1700℃。然后，sic基板可经历额外的离子注入以形成电流扩展层以改善导通状态电阻。在热激活退火步骤之前执行由sic基板经历的离子注入(例如，第一p-型注入、第一n-型注入、第二p-型注入、边缘终止注入、电流扩展层注入等)。然后将碳基保护涂层从sic基材上移除。然后，sic基板经历牺牲氧化物生长，随后进行牺牲氧化物去除。然后，通过在sic基板上形成和图案化场氧化层来图案化sic dmosfet的主动区。

703、闸极绝缘体1514随后在sic基板的顶部形成，如图62k所示。闸极绝缘体1514随后如图62l所示被图案化。多晶硅层1516随后在sic基板的顶部形成，如图62m所示。多晶硅层1516随后如图62n所示被图案化。多晶硅层的接触点保持打开以进行焊盘金属沉积，并用于形成闸极焊盘区域和一个或多个闸极总线区域。层间电介质(ild)1518随后在sic基板的顶部形成，如图62o所示。然后对层间电介质(ild)1518进行图案化，以通过ild 1518的开口暴露sic基板的部分，并留下一个或多个ild凸块1517在sic基板的顶部，如图62p所示。然后在sic基板顶部的暴露部分上的一个或多个ild凸块1517之间形成第一硅化物层1520，以形成第一欧姆接触，如图62q所示。在一个实施例中，第一硅化物层1520是镍基硅化物层。在另一实施例中，镍基硅化物通过在sic基板顶部的镍沉积，以沉积镍的热活化退火形成的硅化物，以及从sic基板去除任何未反应的镍来形成。第一焊盘金属1524形成在sic基板的顶部，如图62r所示。在第三位置形成的p+区域1503位于一个或多个ild凸块1517之下，并且不与第一硅化物层1520形成任何直接接触。

704、然后在sic基板的底部形成第二硅化物层1522，以形成第二欧姆接触，如图62s所示。在一个实施例中，然后在sic基板的背面形成第二硅化物层1522，以形成第二欧姆接触。在一个实施例中，第二硅化物层1522也是镍基硅化物层。然后在sic基板的第二硅化物层1522的底部形成第二焊盘金属1526，如图62t所示。在一个实施例中，通过至少一种电子束和溅射来执行第二焊盘金属形成。

705、一旦第一欧姆接触和第二欧姆接触分别在sic基板的上侧和下侧/后侧形成，则在sic基板上形成第四图案化硬屏蔽层1511。形成第四图案化硬屏蔽层1511以选择性地移除ild层1518的暴露部分并在sic基板的顶部沉积如图59d，59e和59f所示的金属区域(例如，肖特基金属区域1528)。第四图案化硬屏蔽层1511同时用于蚀刻ild层1518的部分和提升在沉积肖特基金属时的肖特基金属区域1528。肖特基金属区1528与n-漂移层1504的直接接触，并桥接两个相邻的p-井区1506(即，桥接相邻的各单元)。肖特基金属区1528随后以预定义的热预算进行退火，以在肖特基金属区1528和暴露在sic基板上表面的n-漂移层1504的部分之间形成肖特基金属接触。在一个实施例中，预定义的热预算范围为55℃到1100℃。59d、59e和59f，一旦肖特基金属区域1528的形成完成，则执行第一焊盘金属和第二焊盘金属的形成。

706、实施例涉及具有反转通道的mosfet功率器件。

707、一个实施例涉及mosfet，该mosfet包括位于第一部分的第一金属氧化物半导体(mos)接口和位于第二部分的第二金属氧化物半导体(mos)接口。

708、一个实施例涉及mosfet，该mosfet包括在第一部分的第一金属氧化物半导体(mos)界面和在第二部分与第一导电类型层相邻形成的金属区域。

709、一个实施例涉及所述mosfet包含沿横向以至少一个顺序排列的第一部分和第二部分。

710、一个实施例涉及包含以下元件的mosfet更高的通道密度。

711、一个实施例涉及用于最小化特定导通电阻的mosfet。

712、一个实施例涉及用于调整短路耐受时间的mosfet。

713、一个实施例涉及用于调节无箝位电感开关能量的mosfet。

714、一个实施例涉及用于调整闸极阈值电压稳定性的mosfet。

715、一个实施例涉及用于增加给定导通电阻目标的有效通道长度的mosfet。

716、一个实施例涉及包含与第一导电型漂移层有直接接触的第一金属区域的mosfet。

717、一个实施例涉及包含第一mos接口的mosfet，该第一mos接口包含则包含与半导体基板的水平表面的第一接触和与沟槽区域的沟槽侧壁的第二接触。

718、一个实施例涉及包含第二mos接口的mosfet，该第二mos接口包含仅与沟槽区域的沟槽侧壁的第三接触。

719、一个实施例涉及在第二部分形成的第二mos界面，其中沟槽区通过第二导电型第一井区和第二导电型第二井区之间的间隙与第一导电型漂移层接触。

720、一个实施例涉及包含第二部分的金属区域的mosfet，其中沟槽区域不与第一导电型漂移层接触。

721、一个实施例涉及包含第二部分的金属区域的mosfet，其中第二导电类型的第一井区域和第二导电类型的第二井区域包围了沟槽区域的底部。

722、一个实施例涉及mosfet，其中第二导电型第一井区和第二导电型第二井区在第一部分重叠。

723、一个实施例涉及mosfet，其中第二导电型第一井区和第二导电型第二井区在第一部分和第二部分重叠。

724、图63绘示功率mosfet的一个或多个单元的横截面结构的实施例，一个或多个单元的第一单元包括半导体基板水平表面上的第一金属氧化物半导体(mos)界面和沟槽侧壁，以及所述一个或多个单元的第二单元，其包括仅在所述沟槽侧壁上形成的第二金属氧化物半导体(mos)界面。所述mosfet(如图63所示)是一种n-型mosfet。对于n-型mosfet，术语“第一导电类型”和“第二导电类型”分别用于描述n-型和p-型。在一个实施例中，mosfet是p-型mosfet。对于p-型mosfet，术语“第一导电类型”和“第二导电类型”分别用于描述p型和n型。

725、所述mosfet(如图63所示)包括半导体基板。半导体基板包括n+基板102(即，第一导电型基板)和n-漂移层104(即，第一导电型漂移层)。在一个实施例中，半导体基板包括碳化硅(sic)基板。所述mosfet包括以横向沿着mosfet内而连续坐落的第一部分和第二部分。第一部分包括第一金属氧化物半导体(mos)界面，和第二部分包括第二金属氧化物半导体(mos)界面。第一部分和第二部分以从左到右或从右到左的至少一个顺序排列。

726、在一个实施例中，至少一个序列包括位在第一位置的第一部分(即，如图63所示的部分a)和位于沿横向的第二个位置的第二部分(即，如图63所示的b部分)。在另一实施例中，至少一个序列包括在第一位置处第二部分以及位于沿横向的第二位置处的第一部分。在又一实施例中，至少一个序列包括在第一位置处的第一部分以及沿横向的第二位置处的第一部分。在又一实施例中，至少一个序列包括在第一位置处的第二部分以及沿横向的第二位置。在又一实施例中，至少一个序列包括在第一位置和第三位置的第一部分，以及沿横向位于第二位置的第二部分。在另一实施例中，所述至少一个序列包括第一位置的第二部分以及沿横向的第二位置的第一部分。例如，假设第一部分为“a”，第二部分为“b”，则至少一个序列包括“ab”、“ba”、“aa”、“bb”、“aba”、“aab”、“baa”、“abb”、“bab”、“bba”、“abab”、“baab”等。

727、mosfet包括第一p-井区106(即，第二导电型第一井区)、第二p-井区112(即，第二导电型第二井区)、第一源极区108、第二源极区114和沟槽区110。第一源极区108和第二源极区114是两个不同的源极区。相似地，第一p-井区106和第二p-井区112是两个不同的井区。第一源极区108定位(例如，限制)在第一p-井区106内。第二源极区114定位(例如，限制)在第二p-井区112内。第二源极区114和第二p-井区112位于更靠近第一部分并远离第二部分的位置。第二p-井区域112在第一部分处与第一p井区域106重叠。mosfet包括位于第二部分的第一p-井区域106和第二p-井区域112之间的间隙。第二p井区域112在第二部分不与第一p井区域106重叠。沟槽区110延伸穿过第一p井区106和第一源极区108。沟槽区域110包括以通过第一p-井区域106和第二p-井区域112之间的间隙与n-漂移层104接触。mosfet包括位于第一源极区108顶部、第二源极区114和n+基板102底部的硅化物层122、124。第二源极区114顶部的硅化物层122有一部分位于第二p-井区112顶部。

728、第一部分包括第一金属氧化物半导体(mos)界面。第一mos接口包括第一部分和第二部分。第一部分包括与半导体基板的水平表面(例如，非匹配表面)的第一接触。在一个实施例中，首mos界面的第一部分平行于半导体基板的0001晶面定位。在又另一个实施例中，首mos界面的第一部分平行于半导体基板的11-20晶面定位。首mos界面的第二部分包括与沟槽区域110沟槽侧壁的第二接触。在一个实施例中，首mos界面的第二部分平行定位于半导体基板的11-20其中一个晶面和1-100晶面。第一部分包括平面mosfet结构和沟槽mosfet结构的组合。第二部分包括第二mos界面。第二mos界面包括与沟槽区域110沟槽侧壁的第三接触。第二部分仅包括沟槽mosfet结构。所述mosfet(如图63所示)，包括第一部分和第二部分，包括更高的通道密度和已降低导通电阻的mosfet。

729、沟槽区域包括沟槽侧壁。在一个实施例中，沟槽区域110的沟槽侧壁包括一个倾斜侧壁。所述倾斜侧壁包括30°至90°的侧壁角度。在一个实施例中，沟槽区域110包括从0.2μm到2.0μm的深度。适当地选择倾斜侧壁的斜率，以沿着包括低陷井密度的预定义晶面来定向第一mos界面。在一个实施例中，当沟槽侧壁包括倾斜侧壁时，首mos界面的第一部分平行定位于11-20晶面之一和0338晶面，该晶面属半导体基板的倾斜侧壁。包括倾斜侧壁的mosfet除了具有更高的通道密度外，还具有更高的通道迁移率。

730、mosfet结构为设计者提供了灵活性以增加/降低第一部分和第二部分的密度，该第一部分包括沟槽mosfet结构和平面mosfet结构中的其中之一，该第二部分的密度仅包括沟槽mosfet结构。第一部分和第二部分的密度根据mosfet的特定导通电阻和稳健性度量(例如短路耐受时间、无箝位电感开关能量和闸极阈值电压稳定性)中的至少一个要求而增加或降低。所述mosfet如图63所示。还提供了(a)增加给定导通电阻的有效通道长度和(b)减小导通电阻为了根据要求而给定的芯片尺寸。

731、图64a至64ab是以横截面图绘示的实施列，该实施例是如图63所示的mosfet结构的制程。如图63所示的mosfet结构的制程包括制备具有n+基板202(即，第一导电型基板)和n-漂移层204(即，第一导电型漂移层)的半导体基板，如图64a所示。n-漂移层204生长在n+基板202的顶部。n+基板202包括重掺杂基板。第一图案化硬屏蔽层205形成在半导体基板的上部，如图64b所示。第一p-型离子注入(例如，铝、硼)通过第一图案化硬屏蔽层205形成在半导体基板的上部，以形成第一p-井区206，如图64c所示。第一图案化硬屏蔽层205随后从半导体基板的上部移除，如图64d所示。在一个实施例中，第一p-井区206由使用p-型杂质(例如，铝、硼)的第一外延生长到n漂移层204中来形成。首p-井区206包括第一预定注入能量和第一预定剂量。在一个实施例中，第一个预定义的注入能量范围为5kev至5mev，和第一个预定义剂量范围为1e13cm-2至5e16cm-2。在另一实施例中，使用包括预定义注入能量和预定义剂量的组合的第一单个离子注入步骤来形成第一p-井区域206。在又一实施例中，使用多个离子注入步骤的第一序列形成第一p-井区域206。以不同的注入能量或不同的剂量执行多个离子注入步骤中第一序列的离子注入步骤。在一个实施例中，第一p型离子注入(即，第二导电型的第一离子注入)在室温和高达1000℃的高温下进行。

732、第二图案化屏蔽层207形成在半导体基板的上部，如图64e所示。第一n-型离子(例如，氮、磷)注入通过第二图案化屏蔽层207形成在半导体基板的上部，以在第一p-井区域206内形成第一源极区域208，如图64f所示。然后从半导体基板上移除第二图案化屏蔽层207，如图64g所示。在实施例中，第一源极区208通过使用n-型杂质(例如，氮、磷)的第二外延生长形成到第一p-井区206中。第一源极区208包括第二预定注入能量和第二预定剂量。在一个实施例中，第二个预定义的注入能量范围为5kev至1mev，和第二个预定义剂量范围为5e13cm-2至5e16cm-2。在另一实施例中，使用包括第二预定注入能量和第二预定剂量的组合的第二单离子注入步骤形成第一源极区208。在又一实施例中，使用多个离子注入步骤的第二序列形成第一p-源极区域208。以不同的注入能量或不同的剂量执行多个离子注入步骤中第二序列的离子注入步骤。一个实施例中，第一次n-型离子注入在室温和高达1000℃的高温下进行。

733、第三图案化硬屏蔽层209形成半导体基板的上部，如图64h所示。然后，如图64i所示，通过第三图案化硬屏蔽层209在半导体基板的上部(例如，顶面)上进行蚀刻来形成沟槽区域210。在一个实施例中，使用其中一种反应离子刻蚀(rie)和电感耦合电浆(icp)刻蚀进行刻蚀。在另一实施例中，适当地控制蚀刻以形成沟槽区域210。沟槽区域210包括预定义的深度和预定义的侧壁角度。沟槽区域210的预定义深度范围为0.2μm至2.0μm。预定义的侧壁角度范围为30°至90°。沟槽区域210的预定深度比第一p-井区域206的深度深(即，沟槽区域210的底部可与n-漂移层204接触)。沟槽区域210包括第一部分和第二部分。

734、然后，如图64j所示，第一间隔物211在沿着沟槽区域210的沟槽侧壁和第三图案化硬屏蔽层209的半导体基板上形成(即，侧壁间隔物)。在一个实施例中，使用介电材料(例如，二氧化硅、氮化硅)形成第一垫片211。在一个实施例中，第一间隔层211和硬屏蔽层(例如，第一图案化硬屏蔽层205、第二图案化硬屏蔽层207)使用不相似的介电材料形成，以便能够在不移除硬屏蔽层的情况下选择性地移除第一间隔层211的一个或多个部分。如图64k所示，选择性地移除第一间隔物211中不与第一源极区208接触的一个或多个部分。

735、然后执行第二p-型离子注入(例如，铝、硼)以在第一p-井区206下方形成第二p-井区212，如图64l所示。在一个实施例中，第二p-型离子注入(即，第二导电型第二离子注入)包括角度注入(即，以预定角度)，以电短接第一部分的第二p-井区域212和第一p-井区域206的一部分。在一个实施例中，使用远离正常入射的倾斜角度来执行倾斜注入。倾斜植入的倾斜角度范围为0°(垂直入射)到60°。第二p-井区域212包括第三预定注入能量和第三预定剂量。在一个实施例中，第三预定义注入能量范围为5kev至5mev，第三预定义剂量范围为5e13cm-2至5e16cm-2。在另一实施例中，使用包括第三预定义注入能量和第三预定义剂量的组合的第三单个离子注入步骤来形成第二p-井区域212。在又一实施例中，使用多个离子注入步骤的第三序列形成第二p-井区域212。以不同的注入能量或不同的剂量执行多个离子注入步骤中第三序列的离子注入步骤。在一个实施例中，第二p型离子注入(即，第二导电型第二离子注入)在一个室温和高达1000℃的高温下执行。

736、然后，如图64m所示，第二间隔物213在沿着沟槽区域210的沟槽侧壁和第三图案化硬屏蔽层209的半导体基板上形成(即，侧壁间隔物)。如图64n所示，选择性地移除与第一p-井区域206接触(即，与第一部分接触)的第二垫片213的一个或多个部分。然后通过第二间隔物213执行第二n-型离子注入(例如，氮、磷)，以在第二p-井区212内形成第二源极区214，如图64o所示。第二源极区214和第二p-井区212在更靠近第一部分并远离第二部分的位置形成。第二源极区214包括第四预定注入能量和第四预定剂量。在一个实施例中，第四个预定义的注入能量范围为5kev至1mev，和第四个预定义剂量范围为5e13cm-2至5e16cm-2。在另一实施例中，使用包括第四预定义注入能量和第四预定义剂量的组合的第四单离子注入步骤形成第二源极区214。在又一实施例中，使用多个离子注入步骤的第四序列形成第二p-源极区域214。以不同的注入能量或不同的剂量执行多个离子注入步骤中第四序列的离子注入步骤。在一个实施例中，第二次n型离子注入在室温和高达1000℃的高温下进行。

737、硬屏蔽层(例如，第一间隔层211、第二间隔层213、第三图案化硬屏蔽层209)如图64p所示被移除。然后对半导体基板(例如晶圆)进行高温热处理，以激活注入离子并减轻注入损伤。在一个实施例中，热处理或退火在1700℃至2000℃的温度范围内进行，持续时间为10分钟至2小时。然后在半导体基板的暴露部分的上部形成闸极介电层216，如图64q所示。在一个实施例中，闸极介电层216是氧化物层。在另一实施例中，闸极介电层216由介电层(例如，二氧化硅、氮化硅、氧氮化硅等)的热氧化和化学气相沉积(cvd)之一形成。然后在半导体基板的上部形成多晶硅层218，如图64r所示。在一个实施例中，多晶硅层218包括n-型掺杂层。使用n型掺杂剂(例如，磷)掺杂n-型掺杂层。然后在多晶硅层218的顶部形成第四图案化屏蔽层215，如图64s所示。然后使用第四图案化屏蔽层215选择性地蚀刻多晶硅层218以形成一个或多个多晶硅区域，如图64t所示。如图64u所示，移除第四图案化屏蔽层215。然后在半导体基板的上部形成层间电介质(ild)220，如图64v所示。如图64w所示，在层间电介质(ild)220的顶部形成第五图案化屏蔽层217。然后使用第五图案化屏蔽层217选择性地蚀刻层间电介质(ild)220，如图64x所示。闸极介电层216还使用第五图案化屏蔽层217选择性地蚀刻，如图64y所示。然后从半导体基板移除第五图案化屏蔽层217，并且如图64z所示将半导体基板暴露于空气中。然后在半导体基板的上侧和下侧形成第一硅化物区域222和第二硅化物区域224，以分别形成源极端子和汲极端子，如图64aa所示。第一硅化物区域222形成在第一源极区域208和第二源极区域214的顶部。第二硅化物区域224形成在n+基板202的底部。然后，在半导体基板的上侧和下侧分别形成第一互连金属层226和第二互连金属层228，如图64ab所示。

738、图65绘示功率mosfet的一个或多个单元的横截面结构的实施例，该一个或多个单元的第一单元包括位于半导体基板的水平表面上的第一金属氧化物半导体(mos)界面和沟槽侧壁，以及一个或多个单元的第二单元，所述单元包括形成于所述mosfet的第一导电型漂移层附近的金属区域330。所述mosfet(如图65所示)是一种n-型mosfet。对于n-型mosfet，术语“第一导电类型”和“第二导电类型”分别用于描述n-型和p-型。在一个实施例中，mosfet是p-型mosfet。对于p-型mosfet，术语“第一导电类型”和“第二导电类型”分别用于描述p型和n型。

739、所述mosfet(如图65所示)包括半导体基板。半导体基板包括n+基板302(即，第一导电型基板)和n-漂移层304(即，第一导电型漂移层)。在一个实施例中，半导体基板包括碳化硅(sic)基板。所述mosfet包括以横向沿着mosfet内而连续坐落的第一部分和第二部分。第一部分包括第一金属氧化物半导体(mos)界面，第二部分包括金属区域330。在一个实施例中，金属区域包括接面势垒肖特基(jbs)二极管区域。第一部分和第二部分以从左到右或从右到左的至少一个顺序排列。

740、在一个实施例中，至少一个序列包括沿横向的第一位置处的第一部分和第二位置处的第二部分。在另一实施例中，至少一个序列包括在第一位置处第二部分以及位于沿横向的第二位置处的第一部分。在又一实施例中，至少一个序列包括在第一位置处的第一部分以及沿横向的第二位置处的第一部分。在又一实施例中，至少一个序列包括在第一位置处的第二部分以及沿横向的第二位置。在又一实施例中，所述至少一个序列包括在第一位置和第三位置的第一部分，以及沿横向位于第二位置的第二部分。在又另一实施例中，所述至少一个序列包括第一位置的第二部分以及沿横向的第二位置的第一部分。例如，假设第一部分为“a”，第二部分为“b”，则至少一个序列包括“ab”、“ba”、“aa”、“bb”、“aba”、“aab”、“baa”、“abb”、“bab”、“bba”、“abab”、‘abba’、“baab”等。

741、mosfet包括第一p-井区306(即，第二导电型第一井区)、第二p-井区312(即，第二导电型第二井区)、一个源极区314、金属源极区330和沟槽区310。第一p-井区306和第二p-井区312是两个不同的井区。源极区314定位(例如，限制)在第二p-井区312内。源极区314和第二p-井区312位于更靠近第一部分并远离第二部分的位置。第二p-井区域312在第一部分和第二部分处与第一p井区域306重叠。沟槽区域310完全包含在第二p-井区域312内。沟槽区域310延伸穿过第一p-井区域306。第一p-井区域306和第二p-井区域312完全包围沟槽区域310的底部部分(即，基底)，以在关闭状态下或在mosfet的高压阻断操作期间屏蔽底部部分免受第一高电场的影响。在第二部分，金属区域(即，接面势垒肖特基二极管区域)被屏蔽，不受高压阻断条件下出现的第二高电场的影响。在一个实施例中，在第二部分和第一部分处的第一p-井区域306和第二p-井区域312之间的间距被适当地调整，以保持导通状态电阻以及金属区域和第一mos界面处的第三电场之间的良好平衡。在另一实施例中，调整第一p-井区域306和第二p-井区域312的深度和掺杂浓度，以保持金属区域以及第一mos界面处的导通电阻和第三电场之间的良好平衡。在又一实施例中，调整沟槽区域310的宽度和深度，以及第一p-井区域306和第二p-井区域312的注入能量和剂量，以控制第一mos界面的总范围和分布。

742、mosfet还包括源极区314顶部和n+基板(302)底部的硅化物层322、324。源极区314顶部的硅化物层322部分位于第二p-井区312和第一p-井区306的顶部。第一部分包括第一金属氧化物半导体(mos)界面。第一mos接口包括第一部分和第二部分。第一部分包括与半导体基板的水平表面(例如，非匹配表面)的第一接触。在一个实施例中，首mos界面的第一部分平行于半导体基板的0001晶面定位。在又另一个实施例中，首mos界面的第一部分平行于半导体基板的11-20晶面定位。首mos界面的第二部分包括与沟槽区域310沟槽侧壁的第二接触。在一个实施例中，首mos界面的第二部分平行定位于半导体基板的11-20其中一个晶面和1-100晶面。第一部分包括平面mosfet结构和沟槽mosfet结构的组合。第二部分包括金属区域330(例如，接面势垒肖特基二极管区域)。金属区域330包括与半导体基板的n-漂移层404的第四接触。金属区域330包括预定义的功函数。金属区域330包括ti、w、mo、au、pt、tiw、tin等之一。

743、沟槽区域310包括沟槽侧壁。在一个实施例中，沟槽区域310的沟槽侧壁包括一个倾斜侧壁。所述倾斜侧壁包括30°至90°的侧壁角度。在一个实施例中，沟槽区域310包括从0.2μm到2.0μm的深度。适当地选择倾斜侧壁的斜率，以沿着包括低陷井密度的预定义晶面来定向第一mos界面。在一个实施例中，当沟槽侧壁包括倾斜侧壁时，首mos界面的第一部分平行定位于11-20晶面和0338晶面，该晶面属半导体基板的倾斜侧壁。

744、mosfet在汲极端子与源极端子相比正向偏压时导通，并且金属区在汲极端子与源极端子相比负向偏压时导通。图65所示的mosfet描绘了相等数量的金属区的单位单元和第一mos界面的单位单元。在实施例中，基于要求，mosfet包括不等数量的金属区的单位单元和第一mos界面的单位单元。在另一实施例中，金属区的单位单元与第一mos界面的单位单元的数量之比基于应用而改变(例如，增大、减小)。

745、图66至图66aa为制造图65中所示的mosfet结构的制程的实施例的横截面图。制造图65所示的mosfet结构的制程包括准备具有n+基板402和n-漂移层404的半导体基板，如图66a所示。在n+基板402的顶部上生长n-漂移层404。n+基板402包括重掺杂基板。在半导体基板的顶面上形成第一图案化硬屏蔽层405，如图66b所示。通过第一图案化硬屏蔽层405在半导体基板的顶面上形成第一p型离子(例如，铝、硼)注入，以形成第一p井区406，如图66c所示。将第一图案化硬屏蔽层405从半导体基板的顶面移除，如图66d所示。在实施例中，通过使用p型杂质(例如，铝、硼)的第一外延生长将第一p井区406形成到n-漂移层404中。第一p井区406包括第一预定义注入能量和第一预定义剂量。在实施例中，第一预定义注入能量在5kev至5mev的范围内，并且第一预定义剂量在1e13cm-2至5e16cm-2的范围内。在另一实施例中，使用第一单个离子注入步骤来形成第一p井区406，该第一单个离子注入步骤包括预定义注入能量和预定义剂量的组合。在又一实施例中，使用第一序列的多个离子注入步骤来形成第一p井区406。第一序列的多个离子注入步骤中的离子注入步骤用不同的注入能量或不同的剂量来执行。在实施例中，在室温和高达1000℃的升高温度中的一者下执行第一p型离子注入(即，第二导电类型第一离子注入)。

746、在半导体基板的顶面上形成第二图案化硬屏蔽层407，如图66e所示。通过执行穿过第二图案化硬屏蔽层407蚀刻到半导体基板的顶面(例如，顶表面)中来形成沟槽区410，如图66f所示。在实施例中，使用反应离子蚀刻(rie)和电感耦合电浆(icp)蚀刻中的一者来执行蚀刻。在另一实施例中，适当地控制蚀刻以形成沟槽区410。沟槽区410包括预定义深度和预定义侧壁角度。沟槽区410的预定义深度在0.2μm至2.0μm的范围内。预定义侧壁角度在30°至90°的范围内。沟槽区410的预定义深度比第一p井区406的深度更深(即，沟槽区410的底部部分可以与n-漂移层404接触)。沟槽区410包括第一区段和第二区段。在实施例中，沟槽区410位于mosfet内以划定要与半导体基板的水平(或未蚀刻)平面和沟槽侧壁接触的第一p井区406。

747、然后执行第二p型离子注入(例如，铝、硼)以在第一p井区406下方形成第二p井区412，如图66g所示。在实施例中，第二p型离子注入(即，第二导电类型第二离子注入)包括倾斜注入(即，以预定义角度)以使第二p井区412和第一p井区406的一部分在第一区段和第二区段处电短路(即，第二p井区412与第一p井区406在第一区段和第二区段处重叠)。在实施例中，使用远离正入射的倾斜角度来执行倾斜注入。倾斜注入的倾斜角度可以在0°(垂直入射)至60°的范围内。第二p井区412包括第二预定义注入能量和第二预定义剂量。在实施例中，第二预定义注入能量在5kev至5mev的范围内，并且第二预定义剂量在5e13cm-2至5e16cm-2的范围内。在另一实施例中，使用第二单个离子注入步骤来形成第二p井区412，该第二单个离子注入步骤包括预定义注入能量和预定义剂量的组合。在又一实施例中，使用第二序列的多个离子注入步骤来形成第二p井区412。第二序列的多个离子注入步骤中的离子注入步骤用不同的注入能量或不同的剂量来执行。在实施例中，在室温和高达1000℃的升高温度中的一者下执行第二p型离子注入。在实施例中，通过改变倾斜角度和第二预定义注入能量中的至少一者来调整第一p井区406与第二p井区412之间的重叠。第一p井区406和第二p井区412封闭沟槽区410的底部部分。沟槽区410不包括与n-漂移层404的直接接触。

748、然后在半导体基板上沿着沟槽区410的沟槽侧壁和第二图案化硬屏蔽层407来形成第一间隔件409(即，侧壁间隔件)，如图66h所示。在实施例中，使用电介质材料(例如，二氧化硅、氮化硅)来形成第一间隔件409。在实施例中，使用不同的电介质材料来形成第一间隔件409和硬屏蔽层(例如，第一图案化硬屏蔽层405、第二图案化硬屏蔽层407)，以使得能够选择性地移除第一间隔件409的一个或多个部分而无需移除硬屏蔽层。选择性地移除第一间隔件409的不与源极区414接触的一个或多个部分，如图66i所示。

749、然后穿过第一间隔件409执行n型离子注入(例如，氮、磷)以在第二p井区412内形成源极区414，如图66j所示。源极区414和第二p井区412更靠近第一区段而远离第二区段形成。源极区414包括第三预定义注入能量和第三预定义剂量。在实施例中，第三预定义注入能量在5kev至5mev的范围内，并且第三预定义剂量在5e13cm-2至5e16cm-2的范围内。在另一实施例中，使用第三单个离子注入步骤来形成源极区414，该第三单个离子注入步骤包括第三预定义注入能量和第三预定义剂量的组合。在又一实施例中，使用第三序列的多个离子注入步骤来形成源极区414。第三序列的多个离子注入步骤中的离子注入步骤用不同的注入能量或不同的剂量来执行。在实施例中，在室温和高达1000℃的升高温度中的一者下执行n型离子注入(即，第一导电类型离子注入)。

750、移除硬屏蔽层(例如，第一间隔件409、第二图案化硬屏蔽层407)，如图66k所示。然后使半导体基板(例如，晶圆)经受高温热处理以用于激活注入的离子并且减轻注入损伤。在实施例中，在1700℃至2000℃的范围内的温度下执行热处理或退火达在10分钟至2小时的范围内的持续时间。在半导体基板的暴露部分的顶面中形成闸极电介质层416，如图66l所示。在实施例中，闸极电介质层416是氧化层。在另一实施例中，通过对电介质层(例如，二氧化硅、氮化硅、氮氧化硅等)的热氧化和化学气相沉积(cvd)中的一者来形成闸极电介质层416。然后在半导体基板的顶面上形成多晶硅层418，如图66m所示。在实施例中，多晶硅层418包括n型掺杂层。n型掺杂层使用n型掺杂剂(例如，磷)。在多晶硅层418的顶部上形成第三图案化屏蔽层411，如图66n所示。然后使用第三图案化屏蔽层411选择性地蚀刻多晶硅层418，以形成一个或多个多晶硅区，如图66o所示。移除第三图案化屏蔽层411，如图66p所示。然后在半导体基板的顶面上形成层间电介质(ild)420，如图66q所示。在层间电介质(ild)420的顶部上形成第四图案化屏蔽层413，如图66r所示。然后使用第四图案化屏蔽层413选择性地蚀刻层间电介质(ild)420，如图66s所示。还使用第四图案化屏蔽层413选择性地蚀刻闸极电介质层416，如图66t所示。然后将第四图案化屏蔽层413从半导体基板移除并且将半导体基板暴露于空气，如图66u所示。然后在半导体基板的顶面和底面上形成硅化物层422、424，以分别形成源极端子和汲极端子，如图66v所示。半导体基板的顶面上的硅化物层422部分地在第一p井区406、第二p井区412和源极区414上形成。在半导体基板的顶面上形成第五图案化屏蔽层415，如图66w所示。然后穿过第五图案化屏蔽层415选择性地蚀刻层间电介质(ild)420，如图66x所示。然后穿过第五图案化屏蔽层415将金属区430沉积在半导体基板的顶面上并进行图案化，如图66y所示。在实施例中，金属区430包括接面型肖特基势垒二极管区。金属区包括预定义功函数。金属区包括ti、w、mo、au、pt、tiw、tin等中的一者。然后将第五图案化屏蔽层415移除，以提离第五图案化屏蔽层的顶部上的金属区430，如图66z所示。然后分别在半导体基板的顶面和底面上形成第一互连金属层426和第二互连金属层428，如图66aa所示。

751、在不脱离本公开的精神或特性的情况下，可以通过其他具体形式来体现本公开。所描述的实施例在所有方面应仅被视为说明性而非限制性的。因此，范围由所附请求项指示，而不是由前述描述指示。在请求项的等效意义和范围内的所有改变被涵盖在请求项的范围内。

752、其他实施例也在以下请求项的范围内。

753、尽管各种实施例结合了本文中详细描述的教导，但本领域技术人员可以容易设想仍结合这些教导的其他不同的实施例。例如，可以在n井区中产生具有p+、p-漂移层和p+源极的互补sic mosfet器件。所描述的实施例也全部适用于互补mosfet。

754、说明书中提及的所有文献(专利、专利公开或其他公开)以引用方式整体并入本文以引用方式并入：

755、本说明书中引用的所有公开文献、专利和专利申请均以引用方式整体并入。

756、wo2011013042a1名称为“锗n-mosfet器件及其生产方法”；

757、ep0899791b1，名称为“双向电压箝位通道闸极mosfet”；

758、jp2008541459a，名称为“抑制少数载子注入的碳化硅接面势垒肖特基二极管”；

759、us9875332，名称为“接触电阻缓解”；

760、us5731605a，名称为“使用特殊的镇流器电阻器结构关闭功率半导体元件”；

761、us5461250，名称为“sige薄膜或soi mosfet及其制造方法”；

762、us9899512b2，名称为“碳化硅器件及其制造方法”；

763、us9876104b2，名称为“高压半导体器件及其制造方法”；

764、us20190013312a1，名称为“具有集成二极管的碳化硅mosfet器件及其制程”；

765、us9318597b2，名称为“用于将肖特基接触集成到功率晶体管器件中的布局配置”；

766、us8436367b1，名称为“sic功率垂直dmo，增加了安全操作区域”；

767、木本，库珀，《碳化硅技术基础》，ieee出版社(2014)，2019年4月3日提交的名称为“具有反转通道的功率器件的设计与制造”的美国专利申请序列号16/374,025，以及

768、2020年7月31日提交的名称为“具有增大交叉电流的功率器件的设计和制造”的美国专利申请序列号16/945,781。