垂直场效晶体管、半导体结构和形成半导体结构的方法与流程

1.本发明的实施例涉及垂直场效晶体管、半导体结构和形成半导体结构的方法。


背景技术：

2.已经开发了多种晶体管结构以满足多种设计标准。由氧化物半导体制成的薄膜晶体管(thin film transistor，tft)是后端工艺(back-end-of-line，beol)整合的一个有吸引力的选择，因为tft可以在低温下加工，因此不会损坏先前制造的器件。例如，制造条件和技术不会损坏先前制造的前端工艺(front-end-of-line，feol)和中间端工艺(middle end-of-line，meol)器件。


技术实现要素：

3.本发明实施例提供一种半导体结构。所述半导体结构包括多个垂直堆叠，位于衬底之上，其中所述多个垂直堆叠中的每一个从下至上包括底部电极、介电柱结构和顶部电极；多个层堆叠，位于所述多个垂直堆叠之上，其中所述多个层堆叠中的每一个包括有源层和外部栅极介电质并且横向围绕所述多个垂直堆叠中的相应的一个；多个内部栅极，穿过沿第一水平方向布置的所述多个垂直堆叠的相应行中的所述多个介电柱结构的相应子集；以及多个外部栅极，沿所述第一水平方向横向延伸并横向围绕所述多个层堆叠的相应行。
4.本发明实施例提供一种垂直场效晶体管。所述垂直场效晶体管包括垂直堆叠，从下到上包括底部电极、介电柱结构和顶部电极；有源层，包括半导体材料和横向围绕所述顶部电极，并包括上覆于所述介电柱结构和所述底部电极的多个侧壁的一对垂直延伸翼部分；外部栅极介电质，上覆于所述有源层的多个侧壁；多个外部栅极，横向围绕所述外部栅极介电质；内部栅极，穿过所述介电柱结构；以及内部栅极介电质，接触所述内部栅极的多个侧壁。
5.本发明实施例提供一种形成半导体结构的方法，包括：在衬底之上形成多个底部电极的二维阵列；在所述多个底部电极的二维阵列之上形成嵌入在内部电极层级介电层中的多个内部栅极的一维阵列；在所述多个内部栅极的一维阵列之上形成嵌入在顶部电极层级介电层中的多个顶部电极的二维阵列；用包括线图案和所述多个顶部电极的图案的复合图案对所述顶部电极层级介电层和所述内部电极层级介电层进行图案化，其中形成包括所述顶部电极层级介电层和所述内部电极层级介电层的多个剩余部分的多个介电柱结构；在所述多个顶部电极的二维阵列之上和周围形成包括多个有源层和多个外部栅极介电质的多个层堆叠的二维阵列；以及在多个外部栅极介电质的相应行之上形成多个外部栅极。
附图说明
6.结合附图阅读以下详细说明，会最好地理解本公开的各方面。应注意，根据本行业中的标准惯例，各种特征并非按比例绘制。事实上，为使论述清晰，可任意增大或减小各种特征的尺寸。
7.在标有图式编号和字母后缀(alphabetical suffix)的图式中，每组图式编号相同的图式对应相同的处理步骤。图2a、3a、4a、5a、6a、7a、8a、9a、10a、12a和13a是俯视图。图11a是沿图11b、11c、11d、11e和11f中的水平面a-a'的水平剖视图。每个带有字母后缀b的图式是沿具有相同图式编号和字母后缀“a”的图式的平面b-b'的垂直横截面视图。每个字母后缀为c的图式是沿具有相同的图式编号和字母后缀“a”的图式的平面c-c'的垂直剖视图。每个带有字母后缀d的图式是沿具有相同图式编号和字母后缀“a”的图式的平面d-d'的垂直剖视图。每个带有字母后缀e的图式是沿具有相同图式编号和字母后缀“a”的图式的平面e-e'的垂直剖视图。每个带有字母后缀f的图式都是沿具有相同图式编号和字母后缀“a”的图式的平面f-f'的垂直剖视图。
8.图1是根据本公开实施例的在形成互补金属氧化物半导体(complementary metal-oxide-semiconductor，cmos)晶体管、在低层级介电材料层中形成的第一金属互连结构和隔离介电层之后的示例性结构的垂直截面图。
9.图2a、2b和2c是根据本公开的第一实施例的在绝缘基质层(insulating matrix layer)中形成位线之后的示例性结构的存储阵列区的一部分的各种视图。
10.图3a、3b、3c、3d和3e是根据本公开的实施例在形成底部接触通孔结构(bottom contact via structure)和底部电极之后的示例性结构的存储阵列区的一部分的各种视图。
11.图4a、4b、4c、4d和4e是根据本公开的实施例在形成内部电极层级介电层、内部栅介电质(inner gate dielectric)和内部栅极之后的示例性结构的存储阵列区的一部分的各种视图。
12.图5a、5b、5c、5d和5e是根据本公开的实施例在形成顶部电极层级介电层和顶部电极之后的示例性结构的存储阵列区的一部分的各种视图。
13.图6a、6b、6c、6d和6e是根据本公开的实施例在图案化顶部电极层级介电层、内部电极层级介电层、电极间介电层和底部电极层级介电层之后的示例性结构的存储阵列区的一部分的各种视图。
14.图7a、7b、7c、7d和7e是根据本公开的实施例的在形成连续的有源层和外部栅极介电层之后的示例性结构的存储阵列区的一部分的各种视图。
15.图8a、8b、8c、8d和8e是根据本公开的实施例在形成牺牲材料部分和隔离沟槽之后的示例性结构的存储阵列区的一部分的各种视图。
16.图9a、9b、9c、9d和9e是根据本公开的实施例在形成介质隔离基质之后的示例性结构的存储阵列区的一部分的各种视图。
17.图10a、10b、10c、10d和10e是根据本公开的实施例在形成罩盖介电板(capping dielectric plate)之后的示例性结构的存储阵列区的一部分的各种视图。
18.图11a、11b、11c、11d、11e和11f是根据本公开的实施例的在形成凹陷区之后的示例性结构的存储阵列区的一部分的各种视图。
19.图12a、12b、12c、12d、12e和12f是根据本公开的实施例在形成外部栅极之后的示例性结构的存储阵列区的一部分的各种视图。
20.图13a、13b、13c、13d、13e和13f是根据本公开的实施例在形成顶部接触通孔结构之后的示例性结构的存储阵列区的一部分的各种视图。
21.图14a、14b和14c是在形成顶部接触通孔结构之后的示例性结构的存储阵列区的一部分的透视图。为清楚起见，未图示接触件层级介电层。
22.图15是在形成上部介电材料层和上部金属互连结构之后的示例性结构的垂直截面图。
23.图16是说明用于制造本公开的半导体器件的一般处理步骤的流程图。
24.[符号的说明]
[0025]
8：衬底
[0026]
9：半导体材料层
[0027]
10：位线
[0028]
12：底部电极层级介电层
[0029]
15：底部接触通孔结构
[0030]
20：底部电极
[0031]
26：层堆叠
[0032]
26l：底座层级介电层
[0033]
30：有源层
[0034]
30l：连续有源层
[0035]
40：内部栅极介电质
[0036]
42：内部栅极
[0037]
44：栅极罩盖介电板
[0038]
44l：栅极罩盖介电层
[0039]
46：上部介电柱部分
[0040]
46l：顶部电极层级介电层
[0041]
47：光刻胶层
[0042]
50：外部栅极介电质
[0043]
50l：第二栅极介电层
[0044]
52：外部栅极
[0045]
52s：栅极联结区域
[0046]
55：凹陷区
[0047]
57：牺牲材料部分
[0048]
60：顶部电极
[0049]
64：介质隔离基质
[0050]
68：罩盖介电板
[0051]
69：隔离沟槽
[0052]
70：接触件层级介电层
[0053]
80：顶部接触通孔结构
[0054]
100：存储阵列区
[0055]
200：周边区
[0056]
262：下部介电柱部分
[0057]
262l：电极间层级介电层
[0058]
264：蚀刻终止介电板
[0059]
264l：蚀刻终止介电层
[0060]
266：中间介电柱部分
[0061]
266l：内部电极层级介电层
[0062]
601：第一介电材料层/接触层级介电材料层
[0063]
610：第一互连层级介电材料层
[0064]
612：器件接触通孔结构
[0065]
618：第一金属线结构
[0066]
620：第二互连层级介电材料层
[0067]
622：第一金属通孔结构
[0068]
628：第二金属线结构
[0069]
630：介电材料部分/层
[0070]
632、638：金属互连结构
[0071]
635：绝缘基质层
[0072]
640：第四互连层级介电材料层
[0073]
642：第三金属通孔结构
[0074]
648：第四金属线结构
[0075]
700：cmos电路
[0076]
701：场效晶体管
[0077]
720：浅沟槽隔离结构
[0078]
732：源极
[0079]
735：半导体沟道
[0080]
738：漏极
[0081]
742：源极侧金属半导体合金区
[0082]
748：漏极侧金属半导体合金区
[0083]
750：栅极结构
[0084]
752：栅极介电层
[0085]
754：栅极
[0086]
756：介电栅极间隔件
[0087]
758：栅极罩盖介电质
[0088]
900：垂直场效晶体管
[0089]
1610、1620、1630、1640、1650、1660：步骤
[0090]
hd2：第二水平方向
[0091]
hd1：第一水平方向
[0092]
p1：第一间距
[0093]
p2：第二间距
具体实施方式
[0094]
以下公开内容提供诸多不同的实施例或实例以实施所提供主题的不同特征。下文
阐述组件及布置的具体实例以简化本公开。当然，这些仅是实例且并不旨在进行限制。举例来说，在以下说明中，第一特征形成在第二特征之上或形成在第二特征上可包括其中第一特征与第二特征被形成为直接接触的实施例，且还可包括其中在第一特征与第二特征之间可形成附加特征以使得所述第一特征与所述第二特征可能不直接接触的实施例。另外，本公开可在各种实例中重复使用参考编号和/或字母。此种重复使用是出于简单及清晰的目的，且并非自身指示所论述的各种实施例和/或配置之间的关系。
[0095]
此外，为易于说明，本文中可使用例如“在
…
下面”、“在
…
下方”、“下部的”、“在
…
上方”、“上部的”等空间相对性用语来阐述图中所示出的一个元件或特征与另一(其他)元件或特征的关系。除图中所绘示的取向以外，所述空间相对性用语还旨在囊括器件在使用或操作中的不同取向。装置可具有其他取向(旋转90度或处于其他取向)，且本文中所使用的空间相对性阐述语可同样相应地进行解释。
[0096]
由于材料特性的固有限制以及由于图案化小尺寸的工艺控制困难，平面薄膜晶体管可能难以按比例缩放。虽然已经提出垂直器件结构来克服平面器件的限制，但是这种垂直器件通常存在源极/漏极到栅极重叠不足的问题，这对器件性能产生不利影响。通常，沟道厚度由源极金属限定和限制，这会降低沟道区中心的器件控制。
[0097]
通常，本公开的结构和方法可以用于形成包括垂直场效晶体管的半导体结构，其可以包括垂直晶体管(例如，垂直薄膜晶体管)的二维阵列。每个垂直晶体管可以形成为包括内部栅极和外部栅极的双栅极配置。内部栅极可以嵌入位于底部电极和顶部电极之间的介电质柱中。有源层和外部栅介电质可以形成在底部电极、介电质柱和顶部电极的垂直堆叠之上。外部栅极可以形成在外部栅极介电质上方。与典型的沟道设计相比，双栅极配置可以提供更大的每器件面积的沟道宽度和增加的每器件面积的导通电流。
[0098]
参考图1，示出了根据本公开的第一实施例的示例性结构。示例性结构包括衬底8，其可以是半导体衬底，例如市售硅衬底。衬底8可以至少在其上部部分包括半导体材料层9。半导体材料层9可以是块状半导体衬底(bulk semiconductor substrate)的表面部分，或者可以是绝缘体上半导体(semiconductor-on-insulator，soi)衬底的顶部半导体层。在一个实施例中，半导体材料层9包括诸如单晶硅的单晶半导体材料。在一个实施例中，衬底8可以包括包含单晶硅材料的单晶硅衬底。
[0099]
可以在半导体材料层9的上部部分形成包括诸如氧化硅的介电材料的多个浅沟槽隔离结构(shallow trench isolation structure)720。合适的多个掺杂半导体阱，例如p型阱和n型阱，可以形成在被多个浅沟槽隔离结构720的一部分横向包围的每个区域内。多个场效晶体管701可以形成在半导体材料层9的顶部表面之上。例如，每个场效晶体管701可以包括源极732、漏极738、包括在源极732和漏极738之间延伸的衬底8的表面部分的半导体沟道735和栅极结构750。半导体沟道735可以包括单晶半导体材料。每个栅极结构750可以包括栅极介电层752、栅极754、栅极罩盖介电质758和介电栅极间隔件756。源极侧金属半导体合金区742可以形成在每个源极732上，并且漏极侧金属半导体合金区748可以形成在每个漏极738上。
[0100]
示例性结构可以包括其中可以随后形成存储单元阵列的存储阵列区100。示例性结构还可以包括其中提供用于存储器件阵列的金属布线的周边区200。通常，cmos电路700中的多个场效晶体管701可以通过相应的一组金属互连结构电连接到相应存储单元的电
极。
[0101]
周边区200中的多个器件(例如多个场效晶体管701)可以提供操作随后形成的存储单元阵列的功能。具体地，周边区中的多个器件可以被配置为控制铁电存储单元阵列的编程操作(programming operation)、擦除操作(erase operation)和感测(读取)操作。例如，周边区中的多个器件可以包括感测电路和/或编程电路。在半导体材料层9的顶部表面上形成的多个器件可以包括互补金属氧化物半导体(cmos)晶体管和可选的多个附加半导体器件(例如电阻器、二极管、电容器等)，并且统称为cmos电路700。
[0102]
cmos电路700中的一个或多个场效晶体管701可以包括包含衬底8中的半导体材料层9的一部分的半导体沟道735。如果半导体材料层9包括诸如单晶硅的单晶半导体材料，则cmos电路700中的每个场效晶体管701的半导体沟道735可以包括诸如单晶硅沟道的单晶半导体沟道。在一个实施例中，cmos电路700中的多个场效晶体管701可以包括相应的节点，该节点随后电连接到随后要形成的相应铁电存储单元的节点。例如，cmos电路700中的多个场效晶体管701可以包括相应的源极732或相应的漏极738，其随后电连接到随后要形成的相应存储单元的节点。
[0103]
在一个实施例中，cmos电路700可以包括编程控制电路，其被配置为控制用于对相应的存储单元进行编程的一组场效晶体管701的栅极电压，并控制随后将形成的多个存取晶体管(例如，薄膜晶体管)的栅极电压。例如，各个存储单元可以是使用铁电材料作为存储单元中的介电材料的铁电存储单元。在该实施例中，编程控制电路可以被配置为提供第一编程脉冲，该脉冲将所选铁电存储单元中的相应介电材料层(例如铁电材料)编程为第一极化状态，其中铁电介电材料层中的电极化指向所选铁电存储单元的第一电极，并提供第二编程脉冲，该脉冲将所选铁电存储单元中的铁电介电材料层编程为第二极化状态，其中铁电介电材料层中的电极化指向所选铁电存储单元的第二电极。
[0104]
在一个实施例中，衬底8可以包括单晶硅衬底，并且多个场效晶体管701可以包括作为半导体沟道的单晶硅衬底的相应部分。如本文所用，“半导体(semiconducting)”元件是指具有1.0x10-6
s/cm至1.0x105s/cm范围内的电导率的元件。如本文所用，“半导体材料”是指在其中不存在电掺杂剂的情况下具有1.0x10-6
s/cm至1.0x105s/cm范围内的电导率的材料，并且能够产生在适当掺杂电掺杂剂后具有1.0s/cm至1.0x105s/cm范围内的电导率的经掺杂材料。
[0105]
根据本公开的实施例，多个场效晶体管701可以随后电连接到包括将形成在多个场效晶体管701上方的多个半导体金属氧化物板的多个存取晶体管(access transistor)的多个漏极和多个栅极。在一个实施例中，多个场效晶体管701的子集可以随后电连接到所述多个漏极和所述多个栅极中的至少一个。例如，多个场效晶体管701可以包括多个第一字线驱动器，其被配置为通过随后形成的多个低层级金属互连结构的第一子集向多条第一字线施加第一栅极电压，以及多个第二字线驱动器，其被配置为通过多个低层级金属互连结构的第二子集向多条第二字线施加第二栅极电压。此外，多个场效晶体管701可以包括多个位线驱动器，其被配置为将位线偏置电压施加到随后形成的多条位线，以及多个感测放大器，其被配置为在读取操作期间检测流经多条位线的电流。
[0106]
在多个介电材料层内形成的各种金属互连结构可以随后形成在衬底8和其上的多个半导体器件(例如场效晶体管701)之上。在说明性示例中，多个介电材料层可以包括例如
可以是围绕连接到源极和漏极的接触结构的层的第一介电材料层601(有时称为接触层级介电材料层601)、第一互连层级介电材料层610和第二互连层级介电材料层620(有时称为第二线和通孔层级介电材料层)。多个金属互连结构可以包括形成在第一介电材料层601中并接触cmos电路700的相应组件的多个器件接触通孔结构612、形成在第一互连层级介电材料层610中的多个第一金属线结构618、形成在第二互连层级介电材料层620下部部分中的多个第一金属通孔结构622以及形成在第二互连层级介电材料层620上部部分中的多个第二金属线结构628。
[0107]
介电材料层(例如第一介电材料层601、第一互连层级介电材料层610、第二互连层级介电材料层620)中的每一个可包括介电材料，例如未经掺杂的硅酸盐玻璃、经掺杂的硅酸盐玻璃、有机硅酸盐玻璃、非晶氟化碳(amorphous fluorinated carbon)、其多孔变体或其组合。多个金属互连结构(例如器件接触通孔结构612、第一金属线结构618、第一金属通孔结构622、第二金属线结构628)中的每一个可以包括至少一种导电材料，其可以是金属衬层(例如金属氮化物或金属碳化物)和金属填充材料的组合。每个金属衬层可以包括tin、tan、wn、tic、tac和wc，并且每个金属填充材料部分可以包括w、cu、al、co、ru、mo、ta、ti、其合金和/或其组合。也可以使用在本公开的预期范围内的其他合适的金属衬层和金属填充材料。在一实施例中，多个第一金属通孔结构622和多个第二金属线结构628可以通过双镶嵌工艺形成为一体成形的线和通孔结构。多个介电材料层(例如第一介电材料层601、第一互连层级介电材料层610、第二互连层级介电材料层620)在本文中被称为多个低层级介电材料层。在多个低层级介电材料层中形成的多个金属互连结构(例如器件接触通孔结构612、第一金属线结构618、第一金属通孔结构622、第二金属线结构628)在本文中被称为多个低层级金属互连结构。
[0108]
虽然使用其中可以在第二线和通孔层级介电材料层620之上形成存储单元阵列的实施例来描述本公开，但是在此明确预期其中可以在不同金属互连层级处形成存储单元阵列的实施例。
[0109]
晶体管阵列和存储单元阵列(例如多个薄膜晶体管和多个铁电存储单元)可以随后沉积在其中形成有多个金属互连结构(例如器件接触通孔结构612、第一金属线结构618、第一金属通孔结构622、第二金属线结构628)的多个介电材料层(例如第一介电材料层601、第一互连层级介电材料层610、第二互连层级介电材料层620)之上。在形成晶体管阵列和存储单元阵列(例如多个薄膜晶体管和多个铁电存储单元)之前形成的所有介电材料层的集合统称为多个低层级介电材料层(例如第一介电材料层601、第一互连层级介电材料层610、第二互连层级介电材料层620)。在多个低层级介电材料层(例如第一介电材料层601、第一互连层级介电材料层610、第二互连层级介电材料层620)内形成的所有金属互连结构的集合在本文中被称为多个第一金属互连结构(例如器件接触通孔结构612、第一金属线结构618、第一金属通孔结构622、第二金属线结构628)。通常，形成在至少一个低层级介电材料层(例如第一介电材料层601、第一互连层级介电材料层610、第二互连层级介电材料层620)内的多个第一金属互连结构(例如器件接触通孔结构612、第一金属线结构618、第一金属通孔结构622、第二金属线结构628)可以形成在位于衬底8中的半导体材料层9之上。
[0110]
根据本公开的一方面，诸如多个薄膜晶体管(tft)的多个晶体管可以随后形成在金属互连层级中，该金属互连层级上覆在包含多个低层级介电材料层(例如第一介电材料
层601、第一互连层级介电材料层610、第二互连层级介电材料层620)和多个第一金属互连结构(例如器件接触通孔结构612、第一金属线结构618、第一金属通孔结构622、第二金属线结构628)的多个金属互连层级。在一个实施例中，可以在多个低层级介电材料层(例如第一介电材料层601、第一互连层级介电材料层610、第二互连层级介电材料层620)之上形成具有均匀厚度的平面介电材料层。平面介电材料层在本文中被称为绝缘基质层635。绝缘基质层635包括介电材料，例如未经掺杂的硅酸盐玻璃、经掺杂的硅酸盐玻璃、有机硅酸盐玻璃或多孔介电材料，并且可以通过化学气相沉积来沉积。绝缘基质层635的厚度可以在从20nm到300nm的范围内，但也可以使用更小和更大的厚度。
[0111]
通常，其中包含多个金属互连结构(例如多个第一金属互连结构(例如器件接触通孔结构612、第一金属线结构618、第一金属通孔结构622、第二金属线结构628))的多个互连层级介电层(例如低层级介电材料层(例如第一介电材料层601、第一互连层级介电材料层610、第二互连层级介电材料层620))可以形成在多个半导体器件之上。绝缘基质层635可以形成在多个互连层上级介电层之上。
[0112]
参考图2a-2c，示出了根据本公开的第一实施例的在绝缘基质层635中形成多条位线10之后的示例性结构的存储阵列区100的一部分。存储阵列区100的图示部分对应于用于形成四个垂直场效晶体管的区域。虽然使用用于形成四个垂直场效晶体管的区域的图示来描述本公开，但是图示的结构可以沿着第一水平方向hd1和沿着垂直于第一水平方向hd1的第二水平方向hd2重复以提供包含多于四个的垂直场效晶体管的二维阵列场效晶体管，比如百万的场效晶体管。
[0113]
在一个实施例中，多个线沟槽可以形成在绝缘基质层635的上部部分，并且可以填充有至少一种金属材料以形成多条位线10。多个线沟槽可以沿着第一水平方向hd1横向地彼此间隔开，并且可以沿着第二水平方向hd2(这里称为位线方向)横向延伸。在一个实施例中，至少一种金属填充材料可以包括包含金属阻挡材料的金属衬层和包含金属填充材料的金属填充材料层的组合。金属衬层可以包括金属阻挡材料，例如tin、tan、wn、tic、tac、wc或其堆叠，并且可以通过化学气相沉积或物理气相沉积来沉积。其他合适的金属衬层材料在本公开的预期范围内。金属衬层的厚度可以在从1nm到30nm的范围内，但是也可以使用更小和更大的厚度。金属填充材料层可以包括w、cu、al、co、ru、mo、ta、ti、其合金和/或其组合。其他合适的金属填充材料在本公开的预期范围内。可以执行平坦化工艺，例如化学机械抛光(chemical mechanical polishing，cmp)工艺，以去除金属衬层和金属填充材料层的上覆在包括绝缘基质层635的顶部表面的水平面的部分。至少一种金属材料的每个剩余部分包括位线10，其随后可以用于对将要形成的多个薄膜晶体管的底部电极进行电偏置。
[0114]
位线10的垂直厚度可以在从10nm到300nm的范围内，例如从30nm到100nm，但是也可以使用更小和更大的垂直厚度。多条位线10可以形成为具有沿着第一水平方向hd1的周期性。多条位线10的周期性可以是沿第一水平方向hd1的场效晶体管的间距(pitch)，并且可以是例如在从5nm到200nm的范围内，例如从10nm到100nm，但是也可以是更小和更大的周期性。用过的。多条位线10沿第一水平方向hd1的周期性在本文中被称为第一间距p1。沿着第一水平方向hd1的每条位线10的宽度可以在沿着第一水平方向hd1的位线10的周期性的20％到80％的范围内，例如从30％到70％。
[0115]
参考图3a-3e，底部电极层级介电层12可以形成在绝缘基质层635和多条位线10上
dielectric layer)266l的层堆叠可以依序地沉积在底部电极层级介电层12和底部电极20的阵列之上。所述层堆叠在本文中被称为底座层级介电层(pedestal-level dielectric layer)26l。电极间层级介电层262l和内部电极层级介电层266l中的每一个包括介电材料，例如未经掺杂的硅酸盐玻璃、经掺杂的硅酸盐玻璃或多孔或无孔有机硅酸盐玻璃。电极间层级介电层262l和内部电极层级介电层266l中的每一个的厚度可以在从20nm到300nm的范围内，例如从40nm到15 0nm，但是也可以使用更小和更大的厚度。蚀刻终止介电层264l(如果存在)包括蚀刻终止介电材料，例如氮化硅、介电金属氧化物或碳氮化硅。蚀刻终止介电层264l的厚度可以在从2nm到20nm的范围内，例如从4nm到10nm，但是也可以使用更小和更大的厚度。
[0120]
多个线沟槽可以形成在内部电极层级介电层266l中。多个线沟槽沿着第一水平方向hd1横向延伸，并且可以形成在沿着第一水平方向hd1布置的多个底部电极20的相应行之上。多个线沟槽可以位于多个底部电极20的相应行的中心上。多个线沟槽可以填充有至少一种金属材料以形成多个内部栅极42。
[0121]
包括至少一种第一栅极介电材料的第一栅极介电层可以形成在多个线沟槽的侧壁上和内部电极层级介电层266l的顶部表面之上。至少一种第一栅极介电材料可以包括但不限于氧化硅、氮氧化硅、高k介电金属氧化物(例如氧化铪、氧化锆、氧化铪锆、氧化钛、氧化钽、氧化钇、氧化镧、氧化铝等)，或其堆叠。在一个实施例中，第一栅极介电层的第一栅极介电材料可以包括选自in、zn、ga、sn、pb、zr、sr、ru、mn、mg、nb、ta、hf、al、la、sc、ti、v、cr、mo、w、fe、co、ni、pd、ir、ag及其组合中的至少一种金属的氧化物。第一栅极介电层中至少一种金属的总原子百分比可以在25％至60％的范围内，例如33.3％至50％。一些金属可能以掺杂剂浓度存在，例如小于1.0％。其他合适的介电材料在本公开的预期范围内。可以通过原子层沉积或化学气相沉积来沉积至少一种第一栅极介电材料，尽管也可以使用其他合适的沉积工艺。第一栅极介电层的厚度可以在从1nm到30nm的范围内，例如从2nm到10nm，但是也可以使用更小和更大的厚度。
[0122]
至少一种第一栅极材料可以沉积在多个线沟槽的剩余体积中。在一个实施例中，至少一种第一栅极材料可以包括金属材料和/或经掺杂的半导体材料。例如，至少一种第一栅极材料可以包括ta、al、ti、mo、au、pd、ni、ir、pt、w、tin、tan、wn、经掺杂硅、经掺杂硅锗合金、或其组合。
[0123]
可以执行平坦化工艺，例如化学机械抛光(cmp)工艺，以从包括内部电极层级介电层266l的顶部表面的水平面上方去除至少一种第一栅极材料和第一栅极介电层的部分。保留在相应线沟槽中的至少一种第一栅极材料的每个剩余部分包括栅极，其在本文中被称为内部栅极42或第一栅极。保留在线沟槽中的第一栅极介电层的每个剩余部分包括栅极介电质，其在本文中被称为内部栅极介电质40或第一栅极介电质。每个内部栅极介电质40可以具有u形垂直截面轮廓，并且可以包括水平延伸部分和一对垂直延伸部分至水平延伸部分的相应边缘区域。
[0124]
多个内部栅极42可以形成为具有沿着第二水平方向hd2的周期性。多个内部栅极42的周期性可能是多个场效晶体管沿第二水平方向hd2的间距，也就是第二间距p2。每个内部栅极42沿第二水平方向hd2的宽度可以在第二间距p2的5％至40％的范围内，例如10％至30％。
[0125]
参考图5a-5e，可选的栅极罩盖介电层44l和顶部电极层级介电层46l可以沉积在多个内部栅极42之上。可选的栅极罩盖介电层44l包括介电材料，其在对顶部电极层级介电层46l和底座层级介电层26l进行图案化的后续蚀刻工艺期间可用作蚀刻终止材料。例如，栅极罩盖介电层44l(如果存在的话)可以包括氮化硅、介电金属氧化物材料或碳氮化硅，并且可以具有2nm到20nm范围内的厚度，例如4nm到10nm，尽管也可以使用更小和更大的厚度。顶部电极层级介电层46l包括介电材料，例如未经掺杂的硅酸盐玻璃、经掺杂的硅酸盐玻璃或多孔或无孔有机硅酸盐玻璃。每个顶部电极层级介电层46l的厚度可以在从20nm到400nm的范围内，例如从40nm到300nm，但是也可以使用更小和更大的厚度。
[0126]
可以在顶部电极层级介电层46l的顶部表面上涂覆光刻胶层(未示出)，并且可以光刻图案化以形成具有与底部电极20的二维阵列相同的二维周期性的开口阵列。根据本公开的一个方面，光刻胶层中的多个开口的区域可以完全位于底部电极20的二维阵列的区域内。在该实施例中，光刻胶层中的每个开口的周边可以从下伏的底部电极20的顶部表面的周边向内横向偏移。在一个实施例中，平面视图中光刻胶层中的每个开口的周边与下伏的底部电极20的顶部表面的周边之间的横向偏移距离可以在下伏的底部电极20的最大横向尺寸的1％至30％的范围内，例如2％至20％和/或3％至10％。例如，在平面视图中光刻胶层中的每个开口的周边与下伏的底部电极20的顶部表面的周边之间的横向偏移距离可以在0.5nm到100nm的范围内，例如2nm到20nm，尽管也可以使用更小和更大的横向偏移距离。
[0127]
可以使用图案化的光刻胶层作为蚀刻掩模层来执行各向异性蚀刻工艺。顶部电极凹槽的二维阵列可以形成在光刻胶层中的开口的二维阵列下方的顶部电极层级介电层46l中。顶部电极凹槽的深度可以小于顶部电极层级介电层46l的厚度。例如，顶部电极凹槽的深度可以在从15nm到300nm的范围内，例如从30nm到200nm，但是也可以使用更小和更大的厚度。光刻胶层可以随后被去除，例如，通过灰化。
[0128]
顶部电极凹槽的二维阵列可以填充有至少一种金属填充材料。在一个实施例中，至少一种金属填充材料可以包括包含金属阻挡材料的金属衬层和包含金属填充材料的金属填充材料层的组合。金属衬层可以包括金属阻挡材料，例如tin、tan、wn、tic、tac、wc或其堆叠，并且可以通过化学气相沉积或物理气相沉积来沉积。金属衬层的厚度可以在从1nm到30nm的范围内，但是也可以使用更小和更大的厚度。金属填充材料层可以包括w、cu、al、co、ru、mo、ta、ti、其合金和/或其组合。可以执行平坦化工艺，例如化学机械抛光(cmp)工艺，以去除金属衬层和金属填充材料层的上覆在包括顶部电极层级介电层46l的顶部表面的水平面的部分。至少一种金属材料的剩余部分包括多个顶部电极60。顶部电极60的顶部表面可以与顶部电极层级介电层46l的顶部表面共面。顶部电极60的二维阵列可以形成在顶部电极层级介电层46l中。
[0129]
参考图6a-6e，光刻胶层47可以涂覆在多个顶部电极60和顶部电极层级介电层46l的顶表面之上，并且可以被光刻图案化成离散的多个线形部分。在一个实施例中，光刻胶层47的经图案化部分可以具有与线沟槽相同的图案，并且在平面视图中与线沟槽具有区域重叠，所述线沟槽填充有内部栅极介电质40和内部栅极42的组合。
[0130]
顶部电极层级介电层46l、底座层级介电层26l(包括内部电极层级介电层266l)可以通过执行各向异性蚀刻工艺以包括光刻胶层47的线图案和多个顶部电极60的图案的复合图案进行图案化。顶部电极层级介电层46l、可选的栅极罩盖介电层44l、内部电极层级介
电层266l、可选的蚀刻终止介电层264l和电极层级介电层262l以复合图案进行图案化。顶部电极层级介电层46l的每个经图案化部分构成上部介电柱部分46。栅极罩盖介电层44l的每个经图案化部分(如果存在)构成栅极罩盖介电板44。内部电极层级介电层266l的每个经图案化部分构成中间介电柱部分266。蚀刻终止介电层264l的每个经图案化部分(如果存在)构成蚀刻终止介电板264。电极间层级介电层262l的每个经图案化部分构成下部介电柱部分262。中间介电柱部分266、蚀刻终止介电板264和下部介电柱部分262构成层堆叠26。
[0131]
一对中间介电柱部分266和一对蚀刻终止介电板264可以位于每个顶部电极60之下。下部介电柱部分262和上部介电柱部分46可以在一行顶部电极60下方沿着第一水平方向hd1连续延伸。下部介电柱部分262、蚀刻终止介电板264、成对的中间介电柱部分266、可选的栅极罩盖介电板44和上部介电柱部分46的每个连续堆叠构成介电柱结构(例如下部介电柱部分262、蚀刻终止介电板264、中间介电柱部分266、栅极罩盖介电板44、上部介电柱部分46)。可以形成包括一行底部电极20、介电柱结构(例如下部介电柱部分262、蚀刻终止介电板264、中间介电柱部分266、栅极罩盖介电板44、上部介电柱部分46)和一行顶部电极60的垂直堆叠。
[0132]
可选地，可以扩展各向异性蚀刻工艺以蚀刻底部电极层级介电层12的上部部分。在该实施例中，光刻胶层47、多个顶部电极60和多个底部电极20的组合可以用作复合蚀刻掩模，该复合蚀刻掩模限定了通过各向异性蚀刻工艺而将垂直地凹陷的底部电极层级介电层12的区域。在一个实施例中，多个底部电极20的周边部分可以在各向异性蚀刻工艺期间被附带地倒角(chamfered)。在一个实施例中，在各向异性蚀刻工艺期间可以对未被光刻胶层47掩蔽的多个顶部电极60的部分进行倒角。光刻胶层47可以随后被去除，例如，通过灰化。
[0133]
参考图7a-7e，连续有源层30l和第二栅极介电层50l可以依序地沉积在垂直堆叠{例如底部电极20、(下部介电柱部分262、蚀刻终止介电板264、中间介电柱部分266、栅极罩盖介电板44、上部介电柱部分46)、顶部电极60}之上。
[0134]
连续有源层30l可以沉积在垂直堆叠{例如底部电极20、(下部介电柱部分262、蚀刻终止介电板264、中间介电柱部分266、栅极罩盖介电板44、上部介电柱部分46)、顶部电极60}之上。在一个实施例中，半导体材料可包括在适当掺杂电掺杂剂(其可为p型掺杂剂或n型掺杂剂)后提供1.0s/cm至1.0
×
105s/cm范围内的电导率的材料。可用于连续有源层30l的示例性半导体材料包括但不限于氧化铟镓锌(indium gallium zinc oxide，igzo)、氧化铟钨、氧化铟锌、氧化铟锡、氧化镓、氧化铟、经掺杂的氧化锌、经掺杂的氧化铟(例如经掺杂钨的氧化铟)、经掺杂的氧化镉和由此衍生的各种其他掺杂变体。其他合适的半导体材料在本公开的预期范围内。在一实施例中，连续有源层30l的半导体材料可包括氧化铟镓锌。
[0135]
连续的有源层30l可以包括非晶半导体材料或多晶半导体材料。可以通过物理气相沉积或原子层沉积来沉积连续有源层30l，尽管也可以使用其他合适的沉积工艺。连续有源层30l的厚度可以在从1nm到100nm的范围内，例如从2nm到50nm和/或从3nm到20nm，但是也可以使用更小和更大的厚度。连续有源层30l包括水平延伸部分，该部分在相邻的成对的垂直堆叠{例如底部电极20、(下部介电柱部分262、蚀刻终止介电板264、中间介电柱部分266、栅极罩盖介电板44、上部介电柱部分46)、顶部电极60}之间在存储阵列区100的整个区域之上横向延伸；垂直延伸部分，该部分横向围绕，并接触相应的垂直堆叠{例如底部电极
20、(下部介电柱部分262、蚀刻终止介电板264、中间介电柱部分266、栅极罩盖介电板44、上部介电柱部分46)、顶部电极60}；和罩盖部分，该部分在多个垂直堆叠{例如底部电极20、(下部介电柱部分262、蚀刻终止介电板264、中间介电柱部分266、栅极罩盖介电板44、上部介电柱部分46)、顶部电极60}内上覆于相应的垂直堆叠{例如底部电极20、(下部介电柱部分262、蚀刻终止介电板264、中间介电柱部分266、栅极罩盖介电板44、上部介电柱部分46)、顶部电极60}。
[0136]
第二栅极介电层50l可以通过沉积至少一种第二栅极介电材料形成在连续有源层30l之上。至少一种第二栅极介电材料可以包括但不限于氧化硅、氮氧化硅、高k介电金属氧化物(例如氧化铪、氧化锆、氧化铪锆、氧化钛、氧化钽、氧化钇、氧化镧、氧化铝等)，或其堆叠。在一个实施例中，第二栅极介电层50l的第二栅极介电材料可以包括选自in、zn、ga、sn、pb、zr、sr、ru、mn、mg、nb、ta、hf、al、la、sc、ti、v、cr、mo、w、fe、co、ni、pd、ir、ag及其组合中的至少一种金属的氧化物。第二栅极介电层50l中至少一种金属的总原子百分比可以在25％至60％的范围内，例如33.3％至50％。一些金属可能以掺杂剂浓度存在，例如小于1.0％。其他合适的介电材料在本公开的预期范围内。可以通过原子层沉积或化学气相沉积来沉积至少一种第二栅极介电材料，尽管也可以使用其他合适的沉积工艺。第二栅极介电层50l的厚度可以在从1nm到30nm的范围内，例如从2nm到10nm，但是也可以使用更小和更大的厚度。
[0137]
参考图8a-8e，牺牲基质层(sacrificial matrix layer)可以沉积在第二栅极介电层50l上。牺牲基质层包括随后相对于第二栅极介电层50l的材料可选择性地去除的材料。例如，牺牲基质层可以包括氮化硅、有机硅酸盐玻璃、硼硅酸盐玻璃、非晶硅、硅-锗合金或诸如非晶碳或类金刚石碳的碳基材料。在一个实施例中，牺牲基质层可以通过非保形沉积工艺(nonconformal deposition process)例如等离子体增强化学气相沉积(plasma-enhanced chemical vapor deposition，pecvd)工艺来沉积。可选地，可以执行诸如化学机械抛光(cmp)工艺的平坦化工艺以平坦化牺牲基质层的顶部表面。
[0138]
光刻胶层(未示出)可以形成在牺牲基质层之上，并且可以被光刻图案化成具有沿第一水平方向hd1的第一间距p1和沿第二水平方向hd2的第二间距p2的光刻胶材料部分的二维阵列。光刻胶层的每个经图案化部分覆盖相应的顶部电极60，并且具有从相应的顶部电极60的侧壁向外横向偏移横向偏移距离的周边，该横向偏移距离是连续有源层30l的厚度、第二栅极介电层50l的厚度，以及随后形成的每个外部栅极的垂直延伸部分的横向厚度的总和。将随后形成的每个外部栅极的垂直延伸部分的横向厚度可以在从10nm到150nm的范围内，例如从20nm到60nm，但是也可以使用更小和更大的横向厚度。每个光刻胶材料部分的水平截面形状可以是圆形、椭圆形、矩形、圆角矩形或任何具有封闭周边并且沿第二水平方向hd2具有比下伏的内部栅极介电质40更大的宽度的二维形状。
[0139]
可以执行各向异性蚀刻工艺以将光刻胶层的图案通过牺牲基质层、第二栅极介电层50l和连续有源层30l转移到底部电极层级介电层12的上部部分。牺牲基质层的每个经图案化剩余部分包括牺牲材料部分57。可以围绕顶部电极60和下伏材料部分的二维阵列形成牺牲材料部分57的二维阵列。牺牲材料部分57的二维阵列可能具有沿第一水平方向hd1的第一间距p1和沿第二水平方向hd2的第二间距p2。
[0140]
第二栅极介电层50l的每个经图案化部分构成外部栅极介电质50，其也被称为第
二栅极介电质。可以形成外部栅极介电质50的二维周期性阵列。连续有源层30l的每个经图案化部分构成有源层30。可以形成有源层30的二维阵列。
[0141]
可以在其中去除牺牲基质层、第二栅极介电层50l、连续有源层30l和底部电极层级介电层12的上部部分的材料的体积中形成多个隔离沟槽69的网状系统(network)。多个隔离沟槽69的网状系统包括多个横向延伸凹槽的互连网状系统，所述多个横向延伸凹槽沿第一水平方向hd1和沿第二水平方向hd2横向延伸。隔离沟槽围绕牺牲基质层的每个经图案化部分。多个隔离沟槽69的网状系统横向围绕牺牲材料部分57的二维阵列。随后可以例如通过灰化去除经图案化的光刻胶层。
[0142]
参考图9a-9e，不同于牺牲材料部分57的材料的介电填充材料可以沉积在多个隔离沟槽69的网状系统中。在说明性示例中，如果牺牲材料部分57包括氮化硅，则介电填充材料可以包括氧化硅材料，例如未经掺杂的硅酸盐玻璃或经掺杂的硅酸盐玻璃。在一个实施例中，可以共形地沉积介电填充材料以填充多个隔离沟槽69网状系统的体积。
[0143]
沉积在多个隔离沟槽69网状系统外部的部分介电填充材料可以通过平坦化工艺例如凹陷蚀刻工艺(recess etch process)和/或化学机械平坦化工艺去除。介电填充材料的剩余部分构成了介质隔离基质64。介质隔离基质64包括诸如氧化硅的介电材料，并且横向围绕多个牺牲材料部分57中的每一个。介质隔离基质64的顶部表面可以与牺牲材料部分57的顶部表面位于同一水平面内。通常，介质隔离基质64可以通过在位于相邻的成对的牺牲材料部分57之间的间隙中沉积介电材料来形成。
[0144]
参考图10a-10e，光刻胶层(未示出)可以涂覆在多个牺牲材料部分57和介质隔离基质64之上，并且可以被光刻图案化以形成开口的二维阵列。光刻胶层中的每个开口可以位于相应的下伏的牺牲材料部分57的区域内。可以执行各向异性蚀刻工艺以蚀刻多个牺牲材料部分57的未掩蔽区域。多个接触凹陷形成在从中移除多个牺牲材料部分57的材料的体积内。外部栅极介电质50的顶部表面可以在每个接触凹陷的底部处实体地暴露。接触凹陷的侧壁可以是竖直的，或者可以是倾斜的(tapered)，或者可以包括竖直段和倾斜段(tapered segment)。
[0145]
介电材料可以沉积在多个接触凹陷中和多个牺牲材料部分57之上。介电材料可以包括未经掺杂的硅酸盐玻璃、经掺杂的硅酸盐玻璃或有机硅酸盐玻璃。通过执行诸如化学机械抛光(cmp)工艺的平坦化工艺，可以从包括牺牲材料部分57的顶部表面的水平面上方去除介电材料的多余部分。填充在多个接触凹陷中的介电材料的剩余部分构成多个罩盖介电板68。罩盖介电板68的顶部表面可以与介质隔离基质64和牺牲材料部分57的顶部表面共面。
[0146]
参考图11a-11f，凹陷区55的二维阵列可以通过在沿第一水平方向hd1横向间隔开的相邻的成对的牺牲材料部分57之间垂直凹陷介质隔离基质64的多个上部部分而形成。例如，光刻胶层(未示出)可以涂覆在介质隔离基质64和多个牺牲材料部分57之上，并且可以被光刻图案化以形成跨越位于沿第一水平方向hd1横向间隔开的相邻的成对的牺牲材料部分57之间的介质隔离基质64的部分的多个开口。可以执行各向异性蚀刻工艺以垂直凹陷介质隔离基质64的未掩蔽部分。在光刻胶层中的多个开口下方形成的多个凹槽构成了多个凹陷区55。一对牺牲材料部分57的表面在每个凹陷区55周围实体地暴露。在一些实施例中，可以通过各向异性蚀刻工艺蚀刻牺牲材料部分57的未掩蔽部分。光刻胶层可以随后被去除，
例如，通过灰化。
[0147]
参考图12a-12c，可以执行选择性去除工艺以去除对外部栅极介电质50和介质隔离基质64的材料具有选择性的牺牲材料部分57的材料。选择性去除工艺可以包括诸如各向同性蚀刻工艺的蚀刻工艺，或者在其中牺牲材料部分57包括可灰化材料的实施例中可以包括灰化工艺。例如，如果牺牲材料部分57包括氮化硅，则可以执行使用热磷酸(hot phosphoric acid)的湿蚀刻工艺以去除牺牲材料部分57。或者，如果牺牲材料部分57包括诸如非晶碳之类的可灰化材料，则可使用灰化工艺来去除牺牲材料部分57。多个栅极凹槽形成在其中去除多个牺牲材料部分57的体积中。每个栅极凹槽沿第一水平方向hd1横向连续延伸，并且横向围绕垂直堆叠{例如底部电极20、(下部介电柱部分262、蚀刻终止介电板264、中间介电柱部分266、栅极罩盖介电板44、上部介电柱部分46)、顶部电极60}。
[0148]
至少第二栅极材料可以沉积在多个栅极凹槽中。在一个实施例中，至少一种第二栅极材料可以包括金属材料和/或经掺杂的半导体材料。例如，至少一种第二栅极材料可以包括ta、al、ti、mo、au、pd、ni、ir、pt、w、tin、tan、wn、经掺杂硅、经掺杂硅锗合金、或其组合。
[0149]
可以执行平坦化工艺，例如化学机械抛光(cmp)工艺，以去除金属衬层和金属填充材料层的上覆于包括介质隔离基质64的顶部表面的水平面的部分。至少一种金属材料的每个剩余部分包括外部栅极52，其也称为第二栅极。在一个实施例中，外部栅极52的顶部表面可以与介质隔离基质64的顶部表面共面。每个外部栅极52形成在沿第一水平方向hd1布置的一行外部栅极介电质50之上。通常，可以通过在多个栅极凹槽中沉积至少一种导电材料来形成多个外部栅极52。
[0150]
多个外部栅极52横向围绕并上覆于多个外部栅极介电质50的相应行。多个外部栅极52沿第一水平方向hd1横向延伸，并沿第二水平方向hd2横向间隔开。每个外部栅极52横向围绕一行底部电极20，介电柱结构(例如下部介电柱部分262、蚀刻终止介电板264、中间介电柱部分266、栅极罩盖介电板44、上部介电柱部分46)，和一行顶部电极60的相应垂直堆叠{例如底部电极20、(下部介电柱部分262、蚀刻终止介电板264、中间介电柱部分266、栅极罩盖介电板44、上部介电柱部分46)、顶部电极60}。有源层30的每个垂直延伸部分包括薄膜晶体管的沟道区，并且被相应的外部栅极52横向围绕，并且横向围绕相应内部栅极42的一部分。因此，本公开的外部栅极52和内部栅极42为每个垂直薄膜晶体管提供双栅极配置。
[0151]
参考图13a-13f，介电材料可以沉积在多个外部栅极52和介质隔离基质64之上以形成接触件层级介电层70。接触件层级介电层70可以包括未经掺杂的硅酸盐玻璃、经掺杂的硅酸盐玻璃或有机硅酸盐玻璃，并且可以具有50nm至500nm范围内的厚度，但是也可以使用更小和更大的厚度。
[0152]
光刻胶层(未示出)可以涂覆在接触件层级介电层70之上，并且可以被光刻图案化以在其中形成开口的二维阵列。光刻胶层中的开口的二维阵列的图案可以与顶部电极60的二维阵列具有相同的周期性。光刻胶层中每个开口的尺寸可能小于下伏的罩盖介电板68的尺寸。执行各向异性蚀刻工艺以将光刻胶层中的开口图案转移至接触件层级介电层70、罩盖介电板68、多个外部栅极介电质50和多个有源层30。多个接触通孔凹槽形成在从中去除接触件层级介电层70、罩盖介电板68、多个外部栅极介电质50和多个有源层30的材料的体积内。顶部电极60的顶部表面可以在每个接触通孔凹槽的底部处实体地暴露。
[0153]
至少一种金属填充材料可以沉积在多个接触通孔凹槽中。在一个实施例中，至少
一种金属填充材料可以包括包含金属阻挡材料的金属衬层和包含金属填充材料的金属填充材料层的组合。金属衬层可以包括金属阻挡材料，例如tin、tan、wn、tic、tac、wc或其堆叠，并且可以通过化学气相沉积或物理气相沉积来沉积。金属衬层的厚度可以在从1nm到30nm的范围内，但是也可以使用更小和更大的厚度。金属填充材料层可以包括w、cu、al、co、ru、mo、ta、ti、其合金和/或其组合。可以执行平坦化工艺，例如化学机械抛光(cmp)工艺，以去除金属衬层和金属填充材料层的上覆在包括接触件层级介电层70的顶部表面的水平面的部分。至少一种金属材料的每个剩余部分包括顶部接触通孔结构80。在一实施例中，顶部接触通孔结构80的顶部表面可以与接触件层级介电层70的顶部表面共面。多个顶部电极60中的每一个可以被多个顶部接触通孔结构80中的相应的一个接触。
[0154]
接触件层级介电层70上覆于多个外部栅极52、多个有源层30、多个外部栅极介电质50和多个垂直堆叠{例如底部电极20、(下部介电柱部分262、蚀刻终止介电板264、中间介电柱部分266、栅极罩盖介电板44、上部介电柱部分46)、顶部电极60}。多个顶部接触通孔结构80穿过接触件层级介电层70并在多个顶部电极60中的相应的一个上形成。顶部接触通孔结构80的二维阵列垂直延伸穿过接触件层级介电层70，并接触多个顶部电极60中的相应的一个。形成垂直场效晶体管900的二维阵列。
[0155]
参考图14a-14c，在各种透视图中示出的示例性结构的一部分。为清楚起见，省略了接触件层级介电层70。每个外部栅极52包括一行管状栅极区域，其横向围绕有源层30和外部栅极介电质50的多个层堆叠(例如有源层30、外部栅极介电质50)中的相应的一个，以及一行栅极联结区域(gate electrode stitch region)52s，其与一行管状栅极部分交错设置并接触所述行的管状栅极部分内的相应的相邻的成对的管状栅极的上部部分。应当注意，在图14a-14c的每一个中，仅示出了在每个顶部接触通孔结构80周围的四分之一个的外部栅极52的管状栅极区域。
[0156]
在一个实施例中，一行管状栅极区域的顶部表面和一行栅极联结区域52s的顶部表面位于同一水平面内，该水平面是包括介质隔离基质64的顶部表面的水平面。在一个实施例中，介质隔离基质64横向围绕每个外部栅极52的管状栅极区域。介质隔离基质可以包括与多个栅极联结区域52s的底部表面接触的凹陷表面。在一个实施例中，一行管状栅极区域的顶部表面、一行栅极联结区域52s的顶部表面和介质隔离基质64的顶部表面可位于同一水平面内。
[0157]
参考图15，示出了在绝缘基质层635上形成垂直场效晶体管900的二维阵列之后的示例性结构。各种附加金属互连结构(例如金属互连结构632、金属互连结构638)可以形成为穿过绝缘基质层635和各种介电材料部分/层630，其在垂直场效晶体管900的层级处形成。随后可形成额外的互连层级介电材料层和额外的金属互连结构。例如，可以形成嵌入有多个第四金属线结构648和多个第三金属通孔结构642的第四互连层级介电材料层640。虽然使用其中使用四层级金属线结构的实施例来描述本公开，但在此明确预期其中使用更少或更多互连层级数的实施例。
[0158]
参考图16，流程图示出了用于制造本公开的半导体器件的一般处理步骤。
[0159]
参考步骤1610和图1-3e，可以在衬底8之上形成底部电极20的二维阵列。
[0160]
参考步骤1620和图4a-4e，可以在底部电极20的二维阵列之上形成嵌入内部电极层级介电层266l中的内部栅极42的一维阵列。
[0161]
参考步骤1630和图5a-5c，可以在内部栅极42的一维阵列之上形成嵌入在顶部电极层级介电层46l中的顶部电极60的二维阵列。
[0162]
参考步骤1640和图6a-6e，顶部电极层级介电层46l和内部电极层级介电层266l可以用包括线图案和多个顶部电极60的图案的复合图案进行图案化。形成包括顶部电极层级介电层46l和内部电极层级介电层266l的剩余部分的多个介电柱结构(例如下部介电柱部分262、蚀刻终止介电板264、中间介电柱部分266、栅极罩盖介电板44、上部介电柱部分46)。
[0163]
参考步骤1650和图7a-8e，在顶部电极60的二维阵列之上和周围形成包括有源层30和外部栅极介电质50的层堆叠的二维阵列。
[0164]
参考步骤1660和图9a-15，可以在多个外部栅极介电质50的相应行之上形成多个外部栅极52。
[0165]
参考所有附图并根据本公开的各个实施例，提供了一种半导体结构，其可以包括：位于衬底之上的多个垂直堆叠{例如底部电极20、(下部介电柱部分262、蚀刻终止介电板264、中间介电柱部分266、栅极罩盖介电板44、上部介电柱部分46)、顶部电极60}，其中每个垂直堆叠{例如底部电极20、(下部介电柱部分262、蚀刻终止介电板264、中间介电柱部分266、栅极罩盖介电板44、上部介电柱部分46)、顶部电极60}可以包括，从下到上，底部电极20，包括穿过其中的横向开口的介电柱结构(例如下部介电柱部分262、蚀刻终止介电板264、中间介电柱部分266、栅极罩盖介电板44、上部介电柱部分46)，和顶部电极60；位于多个垂直堆叠{例如底部电极20、(下部介电柱部分262、蚀刻终止介电板264、中间介电柱部分266、栅极罩盖介电板44、上部介电柱部分46)、顶部电极60}之上的多个层堆叠(例如有源层30、外部栅极介电质50)，其中多个层堆叠(例如有源层30、外部栅极介电质50)中的每一个可以包括有源层30和外部栅极介电质50且横向围绕多个垂直堆叠{例如底部电极20、(下部介电柱部分262、蚀刻终止介电板264、中间介电柱部分266、栅极罩盖介电板44、上部介电柱部分46)、顶部电极60}中的相应的一个；多个内部栅极42，穿过沿第一水平方向hd1布置的多个垂直堆叠{例如底部电极20、(下部介电柱部分262、蚀刻终止介电板264、中间介电柱部分266、栅极罩盖介电板44、上部介电柱部分46)、顶部电极60}的相应行中的多个横向开口的相应子集；以及多个外部栅极52，沿第一水平方向hd1横向延伸并横向围绕多个层堆叠(例如有源层30、外部栅极介电质50)的相应行。
[0166]
在一个实施例中，顶部电极60的多个第一个侧壁段与每个垂直堆叠{例如底部电极20、(下部介电柱部分262、蚀刻终止介电板264、中间介电柱部分266、栅极罩盖介电板44、上部介电柱部分46)、顶部电极60}内的介电柱结构(例如下部介电柱部分262、蚀刻终止介电板264、中间介电柱部分266、栅极罩盖介电板44、上部介电柱部分46)的多个侧壁段垂直重合(即，位于相同的垂直平面内)。顶部电极的多个第二侧壁段可以接触介电柱结构(例如下部介电柱部分262、蚀刻终止介电板264、中间介电柱部分266、栅极罩盖介电板44、上部介电柱部分46)的多个侧壁段(例如上部介电支柱部分46的多个侧壁段)。
[0167]
在一个实施例中，多个介电柱结构(例如下部介电柱部分262、蚀刻终止介电板264、中间介电柱部分266、栅极罩盖介电板44、上部介电柱部分46)中的每一个可以包括：上部介电支柱部分46，介于相应的顶部电极60和相应的内部栅极42之间；一对中间介电柱部分266，与相应的内部栅极42相邻；以及下部介电支柱部分262，介于相应的内部栅极42和相应的底部电极20之间。在一个实施例中，上部介电支柱部分可以包括一对上部介电横向突
出部(沿第二水平方向hd2横向延伸)，其顶部表面在与相应的顶部电极60的顶部表面相同的水平面内。
[0168]
在一个实施例中，多个内部栅极42中的每一个通过相应的内部栅极介电质40与多个有源层30的相应行电隔离。
[0169]
在一个实施例中，每个内部栅极42包括内部栅极底部表面和一对内部栅极侧壁；并且相应的内部栅极介电质40可以包括接触内部栅极底部表面的水平内部栅极介电段和接触一对内部栅极侧壁的一对垂直内部栅极介电段。
[0170]
在一个实施例中，上部介电支柱部分46和下部介电支柱部分262可以下伏于沿第一水平方向hd1排列的一行顶部电极60，并且可以上覆于沿第一水平方向hd1排列的一行底部电极20。
[0171]
在一个实施例中，多个垂直堆叠{例如底部电极20、(下部介电柱部分262、蚀刻终止介电板264、中间介电柱部分266、栅极罩盖介电板44、上部介电柱部分46)、顶部电极60}排列成垂直堆叠{例如底部电极20、(下部介电柱部分262、蚀刻终止介电板264、中间介电柱部分266、栅极罩盖介电板44、上部介电柱部分46)、顶部电极60}的周期性二维阵列，其沿第一水平方向hd1具有第一间距p1且沿不同于第一水平方向hd1的第二水平方向hd2具有第二间距p2；多个层堆叠(例如有源层30、外部栅极介电质50)排列成层堆叠(例如有源层30、外部栅极介电质50)的周期性二维阵列；多个内部栅极42排列成内部栅极42的一维阵列，其沿第二水平方向hd2排列而具有第二间距p2；以及多个外部栅极52排列成外部栅极52的一维阵列，其沿第二水平方向hd2排列而具有第二间距p2。
[0172]
根据本公开的另一方面，提供了一种垂直场效晶体管，其可以包括：垂直堆叠{例如底部电极20、(下部介电柱部分262、蚀刻终止介电板264、中间介电柱部分266、栅极罩盖介电板44、上部介电柱部分46)、顶部电极60}可以包括，从下到上，底部电极20，包括穿过其中的横向开口的介电柱结构(例如下部介电柱部分262、蚀刻终止介电板264、中间介电柱部分266、栅极罩盖介电板44、上部介电柱部分46)，和顶部电极60；有源层30可以包括半导体材料并且横向围绕顶部电极60并且可以包括上覆于介电柱结构(例如下部介电柱部分262、蚀刻终止介电板264、中间介电柱部分266、栅极罩盖介电板44、上部介电柱部分46)和底部电极20的多个侧壁的一对垂直延伸翼部分；外部栅极介电质50，上覆于有源层30的多个侧壁；多个外部栅极52，横向围绕外部栅极介电质50；内部栅极42，穿过通过介电柱结构(例如下部介电柱部分262、蚀刻终止介电板264、中间介电柱部分266、栅极罩盖介电板44、上部介电柱部分46)的横向开口；以及内部栅极介电质40，接触内部栅极42的多个侧壁。
[0173]
在一实施例中，顶部电极60的多个第一侧壁与介电柱结构(例如下部介电柱部分262、蚀刻终止介电板264、中间介电柱部分266、栅极罩盖介电板44、上部介电柱部分46)的多个侧壁段垂直重合；以及介电柱结构(例如下部介电柱部分262、蚀刻终止介电板264、中间介电柱部分266、栅极罩盖介电板44、上部介电柱部分46)接触顶部电极60的多个第二侧壁段。
[0174]
在一实施例中，介电柱结构(例如下部介电柱部分262、蚀刻终止介电板264、中间介电柱部分266、栅极罩盖介电板44、上部介电柱部分46)可包括：介于顶部电极60与内部栅极42之间的上部介电支柱部分46；与内部栅极42相邻的一对中间介电柱部分266；以及介于内部栅极42和底部电极20之间的下部介电支柱部分262。
[0175]
在一个实施例中，介电柱结构(例如下部介电柱部分262、蚀刻终止介电板264、中间介电柱部分266、栅极罩盖介电板44、上部介电柱部分46)可以包括：中央部分，位于外部栅极52的一对垂直延伸翼部分之间(并且在例如自上而下的视图的平面视图中与顶部电极60具有重叠区域)；以及一对横向突出区域，通过外部栅极52的一对垂直延伸翼部分之间的多个间隙而向外突出(因此在平面视图中与顶部电极60没有任何重叠区域)。
[0176]
在一个实施例中，内部栅极42沿第一水平方向hd1横向延伸并且沿第二水平方向hd2具有均匀宽度，该宽度在沿第一水平方向hd1平移时不变。
[0177]
根据本公开的各个方面，本公开的垂直场效晶体管提供了双栅极垂直场效晶体管。双栅极配置允许内置and操作(built-in and operation)，其中如果内部栅极42和外部栅极52中的任何一个导通，则底部电极20和顶部电极60之间的电流流动。此外，本公开的垂直场效晶体管通过实现垂直器件缩放来提供器件缩放而不使用昂贵的光刻图案化工具。
[0178]
根据一些实施例，一种半导体结构包括多个垂直堆叠，位于衬底之上，其中所述多个垂直堆叠中的每一个从下至上包括底部电极、介电柱结构和顶部电极；多个层堆叠，位于所述多个垂直堆叠之上，其中所述多个层堆叠中的每一个包括有源层和外部栅极介电质并且横向围绕所述多个垂直堆叠中的相应的一个；多个内部栅极，穿过沿第一水平方向布置的所述多个垂直堆叠的相应行中的所述多个介电柱结构的相应子集；以及多个外部栅极，沿所述第一水平方向横向延伸并横向围绕所述多个层堆叠的相应行。
[0179]
在一些实施例中，所述多个外部栅极中的每一个包括：多个管状栅极区域的行，横向围绕所述多个层堆叠中的相应的一个；以及多个栅极联结区域的行，与所述多个管状栅极区域的所述行交错设置并且接触所述多个管状栅极区域的所述行内的相应的相邻的成对的管状栅极的上部部分。
[0180]
在一些实施例中，所述多个管状栅极区域的所述行的顶部表面和所述多个栅极联结区域的所述行的顶部表面位于同一水平面内。
[0181]
在一些实施例中，所述半导体结构还包括介质隔离基质，横向围绕所述多个外部栅极的所述多个管状栅极区域中的每一个并且包括接触所述多个栅极联结区域的底部表面的多个凹陷表面。
[0182]
在一些实施例中，所述顶部电极的多个侧壁段与所述多个垂直堆叠中的每一个内的所述介电柱结构的多个侧壁段垂直重合。
[0183]
在一些实施例中，每个所述介电柱结构包括：上部介电柱部分，介于相应的顶部电极和相应的内部栅极之间；一对中间介电柱部分，与相应的内部栅极相邻；以及下部介电柱部分，介于所述相应的内部栅极和相应的底部电极之间。
[0184]
在一些实施例中，所述上部介电柱部分包括一对上部介电横向突出部，具有在与所述相应的顶部电极的顶部表面相同的水平面内的顶部表面。
[0185]
在一些实施例中，所述多个内部栅极中的每一个通过相应的内部栅极介电质与所述多个有源层的相应行电隔离。
[0186]
在一些实施例中，所述多个内部栅极中的每一个包括内部栅极底部表面和一对内部栅极侧壁；以及所述相应的内部栅极介电质包括接触所述内部栅极底部表面的水平内部栅极介电段和接触所述一对内部栅极侧壁的一对垂直内部栅极介电段。
[0187]
在一些实施例中，所述多个垂直堆叠排列成垂直堆叠的周期性二维阵列，具有沿
所述第一水平方向的第一间距和沿不同于所述第一水平方向的第二水平方向的第二间距；所述多个层堆叠排列成层堆叠的周期性二维阵列；所述多个内部栅极排列成内部栅极的一维阵列，沿所述第二水平方向排列而具有所述第二间距；以及所述多个外部栅极排列成外部栅极的一维阵列，沿所述第二水平方向排列而具有所述第二间距。
[0188]
根据一些实施例，一种垂直场效晶体管包括垂直堆叠，从下到上包括底部电极、介电柱结构和顶部电极；有源层，包括半导体材料和横向围绕所述顶部电极，并包括上覆于所述介电柱结构和所述底部电极的多个侧壁的一对垂直延伸翼部分；外部栅极介电质，上覆于所述有源层的多个侧壁；多个外部栅极，横向围绕所述外部栅极介电质；内部栅极，穿过所述介电柱结构；以及内部栅极介电质，接触所述内部栅极的多个侧壁。
[0189]
在一些实施例中，所述顶部电极的多个第一侧壁与所述介电柱结构的多个侧壁段垂直重合；以及所述介电柱结构接触所述顶部电极的多个第二侧壁段。
[0190]
在一些实施例中，所述介电柱结构包括：上部介电柱部分，介于所述顶部电极和所述内部栅极之间；一对中间介电柱部分，与所述内部栅极相邻；以及下部介电柱部分，介于所述内部栅极和所述底部电极之间。
[0191]
在一些实施例中，所述介电柱结构包括：中央部分，位于所述外部栅极的一对垂直延伸翼部分之间；以及一对横向突出区域，通过所述外部栅极的所述一对垂直延伸翼部分之间的多个间隙而向外突出。
[0192]
在一些实施例中，所述内部栅极沿第一水平方向横向延伸并且沿第二水平方向具有均匀宽度，所述宽度在沿所述第一水平方向平移时不变。
[0193]
根据一些实施例，提供一种形成半导体结构的方法，包括：在衬底之上形成多个底部电极的二维阵列；在所述多个底部电极的二维阵列之上形成嵌入在内部电极层级介电层中的多个内部栅极的一维阵列；在所述多个内部栅极的一维阵列之上形成嵌入在顶部电极层级介电层中的多个顶部电极的二维阵列；用包括线图案和所述多个顶部电极的图案的复合图案对所述顶部电极层级介电层和所述内部电极层级介电层进行图案化，其中形成包括所述顶部电极层级介电层和所述内部电极层级介电层的多个剩余部分的多个介电柱结构；在所述多个顶部电极的二维阵列之上和周围形成包括多个有源层和多个外部栅极介电质的多个层堆叠的二维阵列；以及在多个外部栅极介电质的相应行之上形成多个外部栅极。
[0194]
在一些实施例中，所述形成半导体结构的方法还包括：在所述多个底部电极的二维阵列之上沉积所述内部电极层级介电层；在所述内部电极层级介电层中形成沿第一水平方向横向延伸的多个线沟槽；以及在所述多个线沟槽中形成内部栅极介电质和所述多个内部栅极中的相应的一个的组合。
[0195]
在一些实施例中，所述形成半导体结构的方法还包括：在所述多个顶部电极和所述多个介电柱结构之上形成连续有源层；在所述连续有源层之上形成外部栅极介电层；在所述外部栅极介电层之上形成牺牲基质层；以及将所述牺牲基质层、所述外部栅极介电层和所述连续有源层图案化成所述多个层堆叠的二维阵列，其中所述多个层堆叠的二维阵列中的每一个包括上覆于所述外部栅极介电质的牺牲材料部分。
[0196]
在一些实施例中，所述形成半导体结构的方法还包括：通过在位于相邻的成对的牺牲材料部分之间的多个间隙中沉积介电材料来形成介质隔离基质；以及通过垂直凹陷所述介质隔离基质的上部部分形成多个凹陷区域的二维阵列，其中相邻的一对牺牲材料部分
的表面在所述多个凹陷区域中的每一个周围实体地暴露。
[0197]
在一些实施例中，所述形成半导体结构的方法还包括：通过去除所述多个牺牲材料部分形成多个栅极凹槽；以及通过在所述多个栅极凹槽中沉积至少一种导电材料形成所述多个外部栅极，其中所述多个外部栅极中的每一个沿第一水平方向横向延伸并且上覆于所述多个顶部电极的相应行。
[0198]
上述内容概述了若干实施例的特征，以使所属领域中的技术人员可更好地理解本公开的各方面。所属领域中的技术人员应了解，他们可容易地使用本公开作为设计或修改其他工艺及结构的基础来施行与本文中所介绍的实施例相同的目的和/或实现与本文中所介绍的实施例相同的优点。所属领域中的技术人员还应意识到此种等效构造并不背离本公开的精神及范围，且其可在不背离本公开的精神及范围的情况下在本文中作出各种变化、替代及更改。