一种半导体器件的制备方法及半导体器件与流程

1.本发明总体上涉及电子器件，并且更具体的，涉及一种半导体器件及其制备方法。


背景技术：

2.传统的2d nand存储器已经达到存储极限，在此基础上，为寻求新的突破，向纵向方向发展的3d nand应运而生，如何增加3d nand的单位面积的存储容量是需要解决的问题，目前做法是在每一层绝缘层和栅极层厚度不变的前提下，在纵向增加有效栅极层和绝缘层数量。
3.在3d nand的一种构架中，存储沟道结构的形成工艺(cell loop)中，沟道孔的工艺过程(ch loop process)采用在沟道孔底部形成硅外延层(seg)和离子注入(imp)的方式，将沟道孔中的沟道层通过seg与共源极层(衬底)相接。随着堆叠层的层数不断增加，其工艺难度越来越高。
4.当3d nand叠层不断增加，seg形成工艺及对seg进行离子注入的工艺难度越来越难，导致沟道层与共源极层的电性连接变得困难。


技术实现要素：

5.本发明的目的在于提供一种半导体器件的制备方法及半导体器件，旨在降低形成与沟道层连接的共源极层的工艺难度，同时降低成本。
6.一方面，本发明提供一种半导体器件的制备方法，包括：
7.提供衬底；
8.在所述衬底上形成堆叠层，所述堆叠层具有与所述衬底接触的第一表面；
9.形成沿第一方向贯穿所述堆叠层且延伸至所述衬底内的沟道结构，所述沟道结构包括沟道层和围绕所述沟道层的存储层；
10.去除所述衬底，以暴露出所述沟道结构的部分所述存储层；
11.去除暴露的所述部分存储层，以露出部分所述沟道层形成沟道层外接部；
12.形成位于所述堆叠层的所述第一表面的共源极层，所述共源极层与所述沟道层外接部连接。
13.进一步优选的，所述制备方法还包括：
14.形成器件层；
15.在去除所述衬底之前，将所述器件层键合在所述堆叠层远离所述第一表面的一侧。
16.进一步优选的，所述制备方法还包括：
17.在形成所述共源极层之后，对所述共源极层进行离子注入；
18.对所述共源极层进行激活处理。
19.进一步优选的，去除所述衬底前，所述存储层包括存储层侧壁和位于所述衬底中的存储层端部，所述存储层侧壁沿所述第一方向延伸穿过所述堆叠层的所述第一表面至所
述衬底内；去除所述衬底后，所述存储层暴露出所述存储层端部和伸出所述第一表面的所述存储层侧壁。
20.进一步优选的，去除暴露的所述存储层之前，所述沟道层包括沟道层侧壁和与所述存储层端部连接的沟道层端部，所述沟道层侧壁包括沿所述第一方向延伸穿过所述堆叠层的所述第一表面的第一沟道层侧壁；去除暴露的所述存储层后，露出所述沟道层端部和所述第一沟道层侧壁，所述沟道层端部和所述第一沟道层侧壁形成所述沟道层外接部。
21.进一步优选的，所述堆叠层包括沿所述第一方向交替层叠的层间绝缘层和层间牺牲层；在去除所述衬底之前，所述制备方法还包括将所述层间牺牲层置换为栅极层。
22.进一步优选的，所述层间绝缘层包括与所述衬底接触的底部绝缘层，所述底部绝缘层的厚度大于剩余所述层间绝缘层的厚度，且在去除所述衬底和所述部分存储层时作为停止层。
23.进一步优选的，所述制备方法还包括：
24.在所述衬底上依次形成第一停止层和第二停止层，所述堆叠层位于所述第二停止层上，且所述第一停止层用于所述去除所述衬底的步骤中，所述第二停止层用于所述去除暴露的所述部分存储层的步骤中；
25.在所述去除暴露的所述部分存储层的步骤中，去除所述第一停止层。
26.另一方面，本发明提供一种半导体器件，包括：
27.堆叠结构，所述堆叠结构具有第一表面；
28.沿第一方向贯穿所述堆叠结构的沟道结构，所述沟道结构包括沟道层和围绕所述沟道层的部分周侧的存储层，所述沟道层具有伸出所述存储层和所述堆叠结构的所述第一表面的沟道层外接部；
29.位于所述堆叠结构的所述第一表面的共源极层，所述共源极层与所述沟道层外接部连接。
30.进一步优选的，所述存储层靠近所述第一表面的一端与所述堆叠结构的所述第一表面齐平。
31.进一步优选的，所述沟道层包括沟道层侧壁和位于所述共源极层中的沟道层端部，所述沟道层侧壁包括沿所述第一方向延伸穿过所述堆叠结构的所述第一表面的第一沟道层侧壁，所述沟道层外接部为所述沟道层端部和所述第一沟道层侧壁。
32.进一步优选的，所述半导体器件还包括键合在所述堆叠结构远离所述第一表面的一侧的器件层。
33.进一步优选的，所述共源极层中具有掺杂离子。
34.进一步优选的，所述堆叠结构包括沿所述第一方向交替层叠的层间绝缘层和栅极层，所述层间绝缘层包括与所述共源极层接触的底部绝缘层，所述底部绝缘层的厚度大于剩余所述层间绝缘层的厚度，所述栅极层包括与所述底部绝缘层接触的底部栅极层。
35.进一步优选的，所述半导体器件还包括：
36.位于所述堆叠结构与所述共源极层之间的第二停止层。
37.本发明的有益效果是：提供一种半导体器件的制备方法及半导体器件，所述制备方法包括提供衬底，在所述衬底的上形成堆叠层，所述堆叠层具有与所述衬底接触的第一表面，形成沿第一方向贯穿所述堆叠层且延伸至所述衬底内的沟道结构，所述沟道结构包
括沟道层和围绕所述沟道层的存储层，去除所述衬底，以暴露出所述沟道结构的部分所述存储层，去除暴露的所述部分存储层，以露出部分所述沟道层形成沟道层外接部，以及形成位于所述堆叠层的所述第一表面的共源极层，所述共源极层与所述沟道层外接部连接。因此该制备方法中共源极层的工艺可以取代seg的工艺，后续共源极层的imp可以取代seg的imp工艺，且工艺难度更低，成本更低。由于该制备方法不受堆叠层的层数限制，因此还能使堆叠层的层数进一步加高。
附图说明
38.下面结合附图，通过对本发明的具体实施方式详细描述，将使本发明的技术方案及其它有益效果显而易见。
39.图1是本发明第一发明实施例提供的半导体器件的制备方法的流程示意图；
40.图2a-2h是发明第一实施例提供的半导体器件的制备过程中的结构示意图；
41.图3a-3e是本发明第二实施例提供的半导体器件的制备过程中的结构示意图。
具体实施方式
42.下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
43.应当理解，虽然这里可使用术语第一、第二等描述各种组件，但这些组件不应受限于这些术语。这些术语用于使一个组件区别于另一个组件。例如，第一组件可以称为第二组件，类似地，第二组件可以称为第一组件，而不背离本发明的范围。
44.应当理解，当称一个组件在另一个组件“上”、“连接”另一个组件时，它可以直接在另一个组件上或者连接另一个组件，或者还可以存在插入的组件。其他的用于描述组件之间关系的词语应当以类似的方式解释。
45.如本文所使用的，术语“层”是指包括具有厚度的区域的材料部分。层具有顶侧和底侧，其中层的底侧相对靠近衬底，而顶侧相对远离衬底。层可以在整个下层或上层结构上延伸，或者可以具有小于下层或上层结构范围的范围。此外，层可以是厚度小于连续结构的厚度的均匀或不均匀连续结构的区域。例如，层可以位于连续结构的顶面和底面之间或在顶面和底面处的任何一组水平平面之间。层可以水平、垂直和/或沿着锥形表面延伸。衬底可以是层，其中可以包括一层或多层，和/或可以在其上、上方和/或其下具有一层或多层。层可以包括多个层。例如，互连层可以包括一个或多个导电层和触点层(其中形成有触点、互连线以及一个或多个电介质层。
46.需要说明的是，本发明实施例中所提供的图示仅以示意方式说明本发明的基本构想，虽图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更复杂。
47.请参阅图1，图1是本发明第一发明实施例提供的半导体器件的制备方法的流程示意图。请同时参阅图2a-2h，图2a-2h是发明第一实施例提供的半导体器件的制备过程中的
结构示意图。该半导体器件可以是三维存储器的一部分，也可以是三维存储器整体，还可以是其他类别的半导体相关结构。该制备方法包括以下步骤s1-s6。
48.请参见图1中的步骤s1-s2和图2a。
49.步骤s1：提供衬底10。
50.衬底10可以为半导体衬底，例如可以为硅(si)、锗(ge)、sige衬底、绝缘体上硅(silicon on insulator，soi)或绝缘体上锗(germanium on insulator，goi)等。该半导体衬底还可以为包括其他元素半导体或者化合物半导体的衬底，还可以为叠层结构，例如si/sige等。
51.步骤s2：在所述衬底10上形成堆叠层20，所述堆叠层20具有与所述衬底10接触的第一表面21。
52.堆叠层20包括沿所述第一方向交替层叠的层间绝缘层201和层间牺牲层202，层间绝缘层201可以为氧化硅，层间牺牲层202可以为氮化硅。层间牺牲层202在后续工艺中会被置换成栅极层。所述堆叠层20的层数例如可以为8层、32层、64层、以及更高的层数(比如超过200层)，堆叠的层数越多，越能提高存储器件的集成度。但是堆叠的层数越多，沟道孔的刻蚀以及在沟道孔的底部进行形成seg和进行imp的工艺越困难，且成本高。
53.所述层间绝缘层201包括与所述衬底10接触的底部绝缘层201a，一种实施例中，所述底部绝缘层201a的厚度大于剩余所述层间绝缘层201的厚度。所述层间牺牲层202包括与所述底部绝缘层201a接触的底部牺牲层202a。
54.请参见图1中的步骤s3和图2b-图2c。
55.步骤s3：形成沿第一方向贯穿所述堆叠层20且延伸至所述衬底10内的沟道结构30，所述沟道结构30包括沟道层31和围绕所述沟道层31的存储层32。
56.具体的，步骤s3可以包括：1)形成沿第一方向贯穿所述堆叠层20的沟道孔301，沟道孔301延伸至所述衬底10内；2)在所述沟道孔301的内壁依次形成存储层32和沟道层31，以形成所述沟道结构30。形成存储层32的步骤包括在所述沟道孔301的内壁依次形成阻挡绝缘层321、电荷俘获层322和隧穿绝缘层323。其中，阻挡绝缘层321和隧穿绝缘层323的示例性材料为氧化硅，电荷俘获层322的示例性材料为氮化硅，形成氧化硅-氮化硅-氧化硅(ono)结构，沟道层31的示例性结构为多晶硅。
57.其中，所述存储层32包括存储层侧壁324和位于所述衬底10中的存储层端部325，所述存储层侧壁324沿所述第一方向延伸穿过所述堆叠层20的第一表面21至所述衬底10内。所述沟道层31包括沟道层侧壁311和与所述存储层端部325连接的沟道层端部312。所述沟道层侧壁311和存储层侧壁324沿所述第一方向延伸穿过所述堆叠层20的第一表面21，所述沟道层端部312和存储层端部325所在的平面分别与所述第一方向垂直。
58.请参见图2d，形成沟道结构30之后，且在下述步骤s4去除衬底10之前，所述制备方法还包括：形成沿第一方向贯穿所述堆叠层20的栅线缝隙(图中未示出)，通过所述栅线缝隙将所述层间牺牲层202去除，然后在原来层间牺牲层202的位置依次形成栅极层203。栅极层203可以包括依次沉积的高k介质层(如氧化铝)、粘结层(如氮化钛)和金属层(如钨)(图中未示出)。
59.其中，所述底部牺牲层202a在置换工艺中变成底部栅极层203a。由于底部绝缘层201a的厚度较大，因此可以增加底部栅极层203a与后续形成的共源极层之间的距离，减少
底部栅极层203a和所述共源极层之间的电性耦合效应。
60.请参见图2e，所述制备方法还包括：形成器件层40，并在去除所述衬底10之前，将所述器件层40键合在所述堆叠层20远离所述第一表面21(或衬底10)的一侧。具体的，可以将衬底10翻转倒置于堆叠层20的上方，使器件层40位于所述堆叠层20的底部，且与所述堆叠层20远离所述第一表面21的一侧键合，因此器件层40同时可以作为堆叠层20的支撑层，为后续去除衬底10提供方便。
61.所述器件层40可以为cmos(互补金属氧化物半导体)、sram(静态随机存取存储器)、dram(动态随机存取存储器)、fpga(现场可编程门阵列)、cpu(中央处理器)、xpoint芯片等器件。
62.请参见图1中的步骤s4和图2f。
63.步骤s4：去除所述衬底10，以暴露出所述沟道结构30的部分所述存储层32。
64.在本实施例中，所述存储层侧壁324包括伸出所述第一表面21的第一存储层侧壁324a。可以以底部绝缘层201a为停止层刻蚀所述衬底10，去除所述衬底10后，所述存储层32暴露出所述存储层端部325和所述第一存储层侧壁324a。也就是说，位于堆叠层20中的存储层侧壁没有暴露出来。
65.请参见图1中的步骤s5和图2g。
66.步骤s5：去除暴露的所述部分存储层32，以露出部分所述沟道层31形成沟道层外接部310。
67.所述沟道层侧壁311包括伸出所述第一表面21的第一沟道层侧壁311a，可以采用氢氟酸作为刻蚀剂进行湿法蚀刻，且以所述底部绝缘层201a为停止层去除暴露的部分存储层32，也就是说去除存储层端部325和伸出所述第一表面21的所述第一存储层侧壁324a，就可以露出部分沟道层31形成沟道层外接部310，即所述沟道层外接部310为所述沟道层端部312和所述第一沟道层侧壁311a，而其余部分沟道层侧壁位于堆叠层20中。
68.在本实施例中，底部绝缘层201a在去除所述衬底10和所述部分存储层32时作为停止层。由于底部绝缘层201a的厚度较大，即使作为停止层牺牲掉一些也不会对器件造成影响。
69.请参见图1中的步骤s6和图2h。
70.步骤s6：形成位于所述堆叠层20的所述第一表面21的共源极层50，所述共源极层50与所述沟道层外接部310连接。
71.可以在堆叠层20的第一表面21和沟道层外接部310上沉积非晶硅作为共源极层50，然后对所述非晶硅进行高浓度的离子注入，接着对注入的离子进行激活以将所述非晶硅转换为多晶硅，可以采用激光退火或高温退火工艺进行激活。由于这种沟道层外接部310和共源极层50的形成工艺容易实现且成本低，因此可以在进行了高浓度离子掺杂的共源极层50这一端施加高电压，将半导体器件改造成类似栅致漏极泄露电流(gate-induced drain leakage,gidl)模式的产品，以进一步提高产品性能。
72.请参阅图3a-3e，图3a-3e是本发明第二实施例提供的半导体器件的制备过程中的结构示意图。为了简要说明，本实施中与第一实施例中相同的器件使用相同的标号，且相同的结构不再进行详细说明，仅就与第一实施例的区别进行说明。
73.如图3a所示，该第二实施例与上述第一实施例的区别在于，在衬底10与堆叠层20
之间还可以形成第一停止层11和第二停止层12，堆叠层20具有靠近所述衬底10的第一表面21。具体的，先在衬底10上沉积第一停止层11，再在第一停止层11上沉积第二停止层12，所述第一停止层11可以为氧化硅，所述第二停止层12可以为氮化硅。
74.如图3b所示，沟道孔301和沟道结构30穿过第一停止层11和第二停止层12延伸至衬底10中。
75.如图3c所示，第一停止层11作为去除衬底10的刻蚀阻挡层，所述第一停止层11的材料可以是氮化硅。
76.如图3d所示，第二停止层12作为去除暴露的存储层32的刻蚀停止层，且在去除暴露的存储层32的过程中第一停止层11也一起被去除。所述第二停止层12的材料可以是多晶硅。
77.如图3e所示，所述共源极层50覆盖所述第二停止层12和沟道层外接部310。当第二停止层12的材料为多晶硅，且共源极层50由非晶硅转换为多晶硅，两者都是硅材料，因此工艺上形成共源极层50的难度降低、共源极层50的缺陷减少。
78.可选的，去除暴露的存储层32之后，还可以去除第二停止层12，后续沉积共源极层50时可以形成在堆叠层20上。
79.本发明实施例提供的半导体器件的制备方法，可以直接在衬底10上形成堆叠层20，且制备沟道结构30时刻蚀沟道孔301是直接刻蚀到衬底10里，然后在沟道孔301里形成存储层32和沟道层31，这种工艺可以与seg产品的工艺相兼容，因为seg产品为了在沟道孔301底部形成seg需要将沟道孔301刻蚀到衬底10里，因此本实施例提供的半导体器件的制备方法相当于seg产品的升级改造。但是该半导体器件的制备方法中不需要在深的沟道孔301中对seg进行离子注入，而是去除衬底10露出沟道层31形成沟道层外接部310，然后在上方形成与沟道层外接部310连接的共源极层50，因此可以很方便地对共源极层进行离子注入，这种实现沟道层31共源极连接的方法简单、工艺难度低且成本低。
80.本发明第三实施例提供一种半导体器件，该半导体器件由上述实施例中半导体器件的制备方法制备而成，因此可以参照图2h。
81.该半导体器件包括：堆叠结构20’，所述堆叠结构20’具有第一表面21；沿第一方向贯穿所述堆叠结构20’的沟道结构30，所述沟道结构30包括沿所述第一方向延伸的沟道层31和围绕所述沟道层31的部分周侧的存储层32，所述沟道层31具有伸出所述存储层32和所述堆叠结构20’的所述第一表面21的沟道层外接部310；以及位于所述堆叠结构20’的所述第一表面21的共源极层50，所述共源极层50覆盖所述沟道层外接部310以实现与所述沟道层外接部310连接。
82.其中，所述存储层32靠近所述第一表面21的一端324b与所述堆叠结构20’的所述第一表面21齐平。所述沟道层31包括沟道层侧壁311和位于所述共源极层50中的沟道层端部312，所述沟道层侧壁311沿所述第一方向延伸穿过所述堆叠结构20’的所述第一表面21，因此所述沟道层侧壁311具有伸出所述第一表面21的第一沟道层侧壁311a，所述沟道层外接部310为所述沟道层端部312和所述第一沟道层侧壁311a。所述共源极层50中具有掺杂离子。
83.在本实施例中，所述堆叠结构20’包括沿所述第一方向交替层叠的层间绝缘层201和栅极层203，所述层间绝缘层201包括与所述共源极层50接触的底部绝缘层201a，所述底
部绝缘层201a的厚度大于剩余所述层间绝缘层201的厚度，所述栅极层203包括与所述底部绝缘层201a接触的底部栅极层203a。
84.在本实施例中，所述半导体器件还包括键合在所述堆叠结构20’远离所述第一表面21(或沟道层外接部310)的一侧的器件层40。
85.在一种实施例中，可以参见图3e，该半导体器件还可以包括位于所述堆叠结构20’与所述共源极层50之间的第二停止层12，所述第二停止层12的材料可以是多晶硅。
86.本发明实施例提供的半导体器件提出了一种新颖的架构，能够取代seg及imp的产品，且该架构的形成工艺能够与seg及imp的产品工艺兼容，且工艺难度更且成本更低。
87.以上实施例的说明只是用于帮助理解本发明的技术方案及其核心思想；本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例的技术方案的范围。