半导体封装的制作方法

1.本揭示内容的一些实施方式提供半导体封装。


背景技术：

2.由于各种电子元件，例如晶体管、二极管、电阻器、电容器等的集成密度的提高，半导体工业持续发展。在多数情况下，这些集成密度的提高来自于最小特征尺寸的连续减小，其允许更多元件被整合到给定区域。
3.除了更小的电子元件之外，对元件封装的改良寻求提供比先前的封装占用更少面积的更小封装。半导体封装类型的示例包括四方扁平封装(quad flat pack；qfp)、引脚网格阵列(pin grid array；pga)、球栅阵列(ball grid array；bga)、倒装晶片(flip chips；fc)、三维集成电路(three-dimensional integrated circuits；3dics)、晶圆级封装(wafer level packages；wlps)、封装上封装(package on package；pop)、晶片上系统(system on chip；soc)或集成电路上系统(system on integrated circuit；soic)元件。这些三维元件中的一些(例如3dic、soc、soic)是透过将晶片放置在半导体晶圆级的晶片上来制备的。由于堆叠晶片之间的互连长度减少，这些三维元件提供了改良的集成密度和其他优点，例如更快的速度和更高的带宽。然而，目前仍有许多与三维元件相关的挑战。


技术实现要素：

4.本揭示内容的一些实施方式提供一种半导体封装，包括：第一晶粒；第二晶粒，堆叠在第一晶粒的上表面上，第二晶粒包括第二半导体基板和沿着第二半导体基板的周边延伸的第二密封环结构；第三晶粒，堆叠在第一晶粒的上表面上，第三晶粒包括第三半导体基板和沿着第三半导体基板的周边延伸的第三密封环结构；及连接电路，在与第一晶粒和第二晶粒的堆叠方向垂直的横向方向上延伸穿过第二密封环结构和第三密封环结构，以电连接第二半导体基板和第三半导体基板。
5.本揭示内容的一些实施方式提供一种半导体封装，包括：第一晶粒；第二晶粒，堆叠在第一晶粒的上表面上，第二晶粒包括第二半导体基板、设置在第二半导体基板上的第二介电结构、设置在第二介电结构中的第二互连结构以及设置在第二介电结构中的第二密封环结构；第三晶粒，堆叠在第一晶粒的上表面上，并在与垂直方向垂直的横向方向上与第二晶粒分开，第三晶粒包括第三半导体基板、设置在第三半导体基板上的第三介电结构、设置在第三介电结构中的第三互连结构以及设置在第三介电结构中的第三密封环结构；及晶粒连接线，从第二晶粒的上表面延伸到第三晶粒的上表面，以将在横向方向上延伸穿过第二密封环结构的第二互连结构的部分，电连接到在横向方向上延伸穿过第三密封环结构的第三互连结构的部分。
6.本揭示内容的一些实施方式提供一种半导体封装，包括：第一晶粒；第二晶粒，堆叠在第一晶粒的上表面上，第二晶粒包括第二半导体基板、设置在第二半导体基板的上表面上的第二互连结构、围绕第二互连结构的第二密封环，以及从第二密封环延伸，围绕第二
互连结构的部分，并回到第二密封环的第二电路密封件；第三晶粒，堆叠在第一晶粒的上表面上，第三晶粒包括第三半导体基板、设置在第三半导体基板的上表面上的第三互连结构、围绕第三互连结构的第三密封环，以及从第三密封环延伸，围绕第三互连结构的部分，并回到第三密封环的第三电路密封件；及晶粒连接线，将第二互连结构的部分与第三互连结构的部分电连接。
附图说明
7.当结合随附附图阅读时，从以下详细描述可很好地理解本揭示的态样。需注意的是，根据行业中的标准实务，各特征并未按比例绘制。事实上，出于论述清晰的目的，可任意增加或减少各种特征的尺寸。
8.图1a为根据本揭示的各种实施例的示例性半导体封装的简化上视图；
9.图1b为沿图1a的线i-i'截取的截面图；
10.图1c为示出图1b的第二晶粒和第三晶粒的放大图；
11.图2a为根据本揭示的各种实施例的包括改进的第二密封环结构和改进的第三密封环结构330a的示例性半导体封装的简化上视图；
12.图2b为沿图2a的线i-i'截取的截面图；
13.图3为根据本揭示的各种实施例的显示形成图1a至1c的半导体封装10的方法的操作的制程流程图。
14.【符号说明】
15.10、12:半导体封装
16.48:侧保护层
17.50:介电封装(de)结构
18.50a:第一de层
19.50b:第二de层
20.62:钝化层
21.64:平坦化层
22.66:外部接合垫
23.70:晶粒连接线
24.72:连接电路
25.100:第一晶粒
26.102:第一半导体基板
27.104:第一介电结构
28.104a、104b、104c、104d、104e、104f:介电层
29.105:蚀刻停止层
30.106:基板垫
31.108:互连垫
32.110:第一互连结构
33.110l:金属线
34.110v:通孔
35.130:第一密封环
36.150:晶粒接合结构
37.152:晶粒接合垫
38.152e:垫延伸部
39.200:第二晶粒
40.202:第二半导体基板
41.204:第二介电结构
42.204a、204b、204c、204d、204e、204f:介电层
43.206:基板垫
44.208:互连垫
45.210:第二互连结构
46.210e、210f:金属线
47.212:钝化层
48.214:平坦化层
49.230、230a:第二密封环结构
50.232:第二密封环
51.232p:部分
52.234:第二电路密封件
53.236:外部第二电路密封件
54.240:开口
55.262:第二硅通孔(第二tsv)结构
56.300:第三晶粒
57.302:第三半导体基板
58.304:第三介电结构
59.304a、304b、304c、304d、304e、304f:介电层
60.306:基板垫
61.310:第三互连结构
62.310e、310f:金属线
63.330、330a:第三密封环结构
64.332:第三密封环
65.332p、336p:部分
66.334:第三电路密封件
67.336:第四密封环
68.340:开口
69.350:载体接合层
70.362:第三tsv结构
71.402、404、406、408、410:操作
72.d1、d2:最小距离
73.i-i':线
74.l:横向方向
75.v:垂直方向
具体实施方式
76.以下揭示内容提供许多不同的实施例或示例，以便实施提供的主题的不同特征。下文描述元件及配置的具体示例以简化本揭示。当然，这些仅为示例而不是限制性的。举例来说，在下文描述中，第一特征形成在第二特征上方或第二特征上可包括以直接接触方式形成第一特征及第二特征的实施例，亦包括可在第一特征与第二特征之间形成额外特征以使第一特征与第二特征可为非直接接触的实施例。此外，本揭示可在各种示例中重复元件符号和/或字母。此重复是出于简化和清楚的目的，且本身并不指示所论述的各种实施例和/或配置之间的关系。
77.此外，为了便于描述，本文可使用空间相对用语，例如“下方”、“下”、“下部”、“上”、“上部”等，以描述如图所示的一元件或特征与另一元件或特征的关系。除了图中绘示的取向之外，空间相对用语旨在涵盖使用或操作中的元件的不同取向。该装置可其他方式定向(旋转90度或为其他取向)，并且在此使用的空间相对描述可同样地相应解释。除非另有明确说明，假定具有相同附图标记的每个元件具有相同的材料成分并且具有在相同厚度范围内的厚度。
78.本揭示涉及半导体元件，并且具体涉及包括封装密封环的半导体封装，该封装密封环设置用以保护包括在半导体封装中的多个半导体晶粒。封装密封环可防止污染物穿过接合结构，以防止损坏不同半导体晶粒的元件。举例来说，封装密封环可设置用以防止污染物透过半导体封装的接合结构扩散并损坏晶粒元件。
79.图1a为根据本揭示的各种实施例的示例性半导体封装10的简化上视图。图1b为沿图1a的线i-i'截取的截面图。图1c为示出图1b的第二晶粒和第三晶粒的放大图。
80.参考图1a-1c，半导体封装10包括第一晶粒100、第二晶粒200和第三晶粒300。然而在一些实施例中，半导体封装10可包括设置在第一晶粒100和/或第二晶粒200和/或第三晶粒300上的附加晶粒。第二晶粒200和第三晶粒300可并排设置并且接合到第一晶粒100的相同侧。举例来说，如图1b所示，第二晶粒200和第三晶粒300可设置在第一晶粒100的正面上并且以面对背的配置接合。然而在其他实施例中，第二晶粒200和第三晶粒300可设置在第一晶粒100的背面上，和/或可以面对面的配置接合到第一晶粒100。
81.第一晶粒100、第二晶粒200和第三晶粒300可各自独立地选自例如特定应用集成电路(application-specific integrated circuit；asic)晶片、模拟晶片、感测器晶片、无线和无线电频率晶片、稳压晶片或记忆体晶片。其他功能晶片/晶粒在本揭示的预期范围内。在一些实施例中，第一晶粒100、第二晶粒200和第三晶粒300可各自为主动元件或被动元件。在一些实施例中，第二晶粒200和第三晶粒300可具有相同功能。在其他实施例中，第二晶粒200和第三晶粒300可具有不同功能。
82.在一些实施例中，第二晶粒200的尺寸和第三晶粒300的尺寸可小于第一晶粒100的尺寸。在此，用语“尺寸”是指长度、宽度和/或区域。举例来说，如图1a的上视图所示，第二晶粒200和第三晶粒300的尺寸(例如面积或占位面积)可小于第一晶粒100的尺寸。然而在其他实施例中，第二晶粒200和第三晶粒300的组合尺寸可大于第一晶粒100的尺寸。
83.在各种实施例中，第一晶粒100包括第一半导体基板102、第一介电结构104和第一互连结构110(包括金属线110l和通孔110v)和嵌入第一介电结构104内的第一密封环130。
84.在一些实施例中，第一半导体基板102可包括诸如硅或锗的元素半导体和/或诸如硅锗、碳化硅、砷化镓、砷化铟、氮化镓或磷化铟的化合物半导体。在一些实施例中，第一半导体基板102可为绝缘体上半导体(semiconductor-on-insulator；soi)基板。在各种实施例中，第一半导体基板102可采用平面基板的形式、具有多个鳍、纳米线的基板或本领域具有通常知识者已知的其他形式。视设计需要而定，第一半导体基板102可为p型基板或n型基板，且其中可具有掺杂区。掺杂区可被配置用于n型元件或p型元件。
85.在一些实施例中，第一半导体基板102的前表面可包括定义至少一主动区的隔离结构，并且第一元件层可设置在主动区之上/之中。第一元件层可包括多种元件。在一些实施例中，元件可包括主动元件、被动元件或其组合。在一些实施例中，元件可包括集成电路元件。元件可例如为晶体管、电容器、电阻器、二极管、光电二极管、熔断元件或其他类似元件。在一些实施例中，第一元件层包括栅极结构、源极/漏极区、间隔物等。
86.第一介电结构104可设置在第一半导体基板102的面(例如正面)上。在一些实施例中，第一介电结构104可包括一或多层氧化硅、氮氧化硅、氮化硅、低介电常数或低k(low-k；lk)或极低介电常数或极低k(extreme low-k；elk)材料，例如氧化物、多孔sio2、硼磷硅玻璃(borophosphosilicate glass；bpsg)、正硅酸四乙酯(tetra-ethyl-ortho-silicate；teos)、旋涂玻璃(spun-on-glass；sog)、未掺杂硅酸盐玻璃(undoped silicate glass；usg)、氟化硅酸盐玻璃(fluorinated silicate glass；fsg)、高密度电浆(high-density plasma；hdp)氧化物或电浆增强teos(plasma-enhanced teos；peteos)或其组合。其他合适的介电材料可在本揭示的预期范围内。第一介电结构104可为单层或多层介电结构。
87.举例来说，如图1b所示，第一介电结构104可包括多个介电层104a至104f，其可包括基板氧化层104a和层间介电(inter-layer dielectric；ild)层104b至104f。第一介电结构104还可包括设置在介电层104a至104f之间的蚀刻停止层105。蚀刻停止层105可由诸如sin、sic、teos、其组合等材料形成。其他合适的蚀刻停止材料在本揭示的预期范围内。
88.第一介电结构104可透过任何合适的沉积制程形成。在此，“合适的沉积制程”可包括化学气相沉积(chemical vapor deposition；cvd)制程、物理气相沉积(physical vapor deposition；pvd)制程、原子层沉积(atomic layer deposition；ald)制程、高密度电浆cvd(high density plasma cvd；hdpcvd)制程、金属有机cvd(metalorganic cvd；mocvd)制程、电浆增强cvd(plasma enhanced cvd；pecvd)制程、溅射制程、激光烧蚀等。
89.第一互连结构110可形成在第一介电结构104内。第一互连结构110可包括金属特征，例如设置在第一介电结构104中的金属线和通孔结构。第一互连结构110可由任何合适的导电材料形成，如钨(w)、铜(cu)、铜合金、铝(al)、铝合金、其组合等。其他合适的金属材料在本揭示的预期范围内。
90.在一些实施例中，阻障层(未示出)可设置在第一互连结构110与介电层104a至104f之间。阻障层可设置用以在制程期间防止水蒸气侵入第一介电结构104，和/或防止第一互连结构110的材料迁移至第一半导体基板102。阻障层可例如包括ta、tan、ti、tin、cow或其组合。其他合适的阻障层材料可在本揭示的预期范围内。
91.第一互连结构110可电连接到设置在第一半导体基板102上的基板垫106，使得第
一互连结构110可电互连连接形成在第一半导体基板102上的半导体元件。第一互连结构110可电连接到设置在第一介电结构104上的互连垫108，以将第一互连结构110电连接到其他晶粒和/或元件。
92.第一密封环130可延伸围绕第一晶粒100的外围。举例来说，第一密封环130可设置在第一介电结构104中，并可在横向方向l上围绕第一互连结构110。在此，横向方向l可为平行于第一半导体基板102的平面的方向。横向方向l可垂直于垂直方向v(例如在第一晶粒100上的第二晶粒200和第三晶粒300的贴合方向)。第一密封环130可设置用以在诸如电浆蚀刻和/或沉积制程的元件制程期间保护第一互连结构110免受污染物扩散和/或物理性损坏。
93.第一密封环130可由cu、tan、al、tiw、其组合等形成。在一些实施例中，第一密封环130可包括原子百分比大于80％的铜，例如大于90％和/或大于95％，尽管可使用更大或更小的百分比。第一密封环130可包括彼此连接的导线和通孔结构，并且可与第一介电结构104的各层中的第一互连结构110的各个第一金属特征同时形成。第一密封环130可与第一互连结构110电隔离。
94.在一些实施例中，第一互连结构110和/或第一密封环130可透过双镶嵌制程或透过多个单镶嵌制程形成。单镶嵌制程通常在每个镶嵌阶段以铜形成和填充单个特征。双镶嵌制程通常同时以铜形成和填充两个特征，例如可使使用双镶嵌制程以单一铜沉积物填充沟渠和重叠通孔。在替代实施例中，第一互连结构110和/或第一密封环130可透过电镀制程形成。
95.举例来说，镶嵌制程可包括图案化第一介电结构104的层以形成开口，例如沟渠和/或贯孔(例如通孔)。可进行沉积制程以在开口中沉积导电金属(例如铜)。然后可进行平坦化制程，例如化学机械平坦化(chemical-mechanical planarization；cmp)，以去除设置在第一介电结构104顶部的多余铜(例如覆盖层)。
96.具体地，可对第一介电结构104的各介电层进行图案化、金属沉积和平坦化制程，以形成第一互连结构110和/或第一密封环130。举例来说，可沉积和图案化ild层104b以形成开口。然后可进行沉积制程以填充ild层104b中的开口。然后可进行平坦化制程以去除覆盖层并在ild层104b中形成第一互连结构110的金属特征。可重复这些制程步骤以形成附加的ild层104c至104f和第一互连结构110的相应金属特征，从而完成第一互连结构110和/或第一密封环130。
97.第一晶粒100可设置在载体接合层350上。在制程期间去除用以支撑第一晶粒100的诸如载体晶圆的载体基板(未示出)之后，载体接合层350可保留在第一半导体基板102上。
98.第一晶粒100可透过包括晶粒接合垫152的晶粒接合结构150接合到第二晶粒200和第三晶粒300。如此一来，第二晶粒200和第三晶粒300可并排设置在第一晶粒100上。晶粒接合结构150可透过包括金属对金属接合和介电质对介电质接合的混合接合制程形成。晶粒接合垫152可为由与第一互连结构110相同的材料形成的导电特征。举例来说，晶粒接合垫152可包括钨(w)、铜(cu)、铜合金、铝(al)、铝合金、其组合等。如上所述，晶粒接合垫152可透过双镶嵌制程或透过一或多个单镶嵌制程形成。在替代实施例中，晶粒接合垫152可透过电镀制程形成。晶粒接合垫152可设置用以将第一晶粒100电连接到第二晶粒200和第三
晶粒300。特别地，至少一晶粒接合垫152可被电连接到第一互连结构110。
99.在一些实施例中，侧保护层48可设置在第二晶粒200和第三晶粒300的侧表面上。侧保护层48可由不透水的介电材料形成，例如氧化硅、氮氧化硅、氮化硅、其组合等。
100.半导体封装10可包括介电封装(dielectric encapsulation；de)结构50，其包括围绕第一晶粒100的第一de层50a和围绕第二晶粒200和第三晶粒300的第二de层50b。在各种实施例中，第二de层50b可设置在侧保护层48上。在一些实施例中，de结构50包括模塑料。模塑料可包括树脂和填料。在替代实施例中，de结构50可包括氧化硅、氮化硅、其组合等。de结构50可透过旋涂、层压、沉积等形成。
101.半导体封装10还可包括钝化层62、平坦化层64和外部接合垫66。钝化层62可设置在第二晶粒200和第三晶粒300上。钝化层62可由钝化材料形成，例如聚酰亚胺、氧化硅、氮化硅、苯并环丁烯(benzocyclobutene；bcb)聚合物、聚酰亚胺(polyimide；pi)、聚苯并恶唑(polybenzoxazole；pbo)组合等。其他合适的钝化材料可在本揭示的预期范围内。
102.平坦化层64可设置在钝化层62上。平坦化层64可由防水、抗应力、具有高阶梯覆盖并且均匀的材料形成。举例来说，平坦化层64可由聚酰亚胺、树脂、低黏度液态环氧树脂或旋涂玻璃(spin-on glass；sog)材料形成。其他合适的平坦化材料可在本揭示的预期范围内。
103.外部接合垫66可延伸穿过钝化层62和平坦化层64，并可设置用以将第二晶粒200和第三晶粒300电连接到外部元件。
104.在一些实施例中，第二晶粒200可包括与第一晶粒100叙述类似的元件。举例来说，第二晶粒200可包括第二半导体基板202、包括介电层204a至204f的第二介电结构204、嵌入第二介电结构204内的第二互连结构210。因此以下详细讨论第二晶粒200和第一晶粒100之间的差异。
105.第二介电结构204可设置在第二半导体基板202的正面上。第二介电结构204可具有单层或多层结构。举例来说，如图1c所示，第二介电结构204可包括多个介电层，例如基板氧化层(介电层204a)和层间介电(ild)层204b至204f。在一些实施例中，第二介电结构204可包括氧化硅、氮氧化硅、氮化硅、低介电常数(low-k)材料或其组合。其他合适的介电材料可在本揭示的预期范围内。
106.在一些实施例中，第二晶粒200可包括设置在第二介电结构204的顶表面上的钝化层212和设置在钝化层212上的平坦化层214。钝化层212可由钝化材料形成，如聚酰亚胺、氧化硅、氮化硅、苯并环丁烯(bcb)聚合物、聚酰亚胺(pi)、聚苯并恶唑(pbo)组合等。其他合适的钝化材料可在本揭示的预期范围内。
107.平坦化层214可由防水、抗应力、具有高阶梯覆盖并且均匀的材料形成。举例来说，平坦化层214可由聚酰亚胺、树脂、低粘度液态环氧树脂或旋涂玻璃(sog)材料形成。其他合适的平坦化材料可在本揭示的预期范围内。
108.第二互连结构210可形成在第二介电结构204中。具体而言，第二互连结构210可与第二半导体基板202的集成电路区重叠并且电连接。在一些实施例中，第二互连结构210包括第二金属特征，例如金属线和通孔结构。第二互连结构210可电连接到设置在第二半导体基板202上的基板垫206，使得第二互连结构210可电连接形成在第二半导体基板202上的半导体元件。第二互连结构210亦可电连接到设置在第二介电结构204上的互连垫208，以将第
二互连结构210电连接到其他晶粒和/或元件。
109.第二晶粒200还可包括电连接到第二互连结构210的第二硅通孔(through-silicon via；tsv)结构262。第二tsv结构262可延伸穿过第二介电结构204的一或多个介电层和第二半导体基板202。第二tsv结构262可电接触晶粒接合垫152，以电连接第一晶粒100和第二晶粒200。
110.第三晶粒300可类似于第二晶粒200。举例来说，第三晶粒300可包括第三半导体基板302、包括介电层304a至304f的第三介电结构304、第三互连结构310和第三tsv结构362。因此不详细讨论第三晶粒300的元件。
111.相邻的晶粒连接及密封结构
112.传统上，在包括并排堆叠在第一晶粒上的第二晶粒和第三晶粒的半导体封装中，第二晶粒和第三晶粒经由第一晶粒电连接。如此一来，在第二和第三晶粒之间传递的信号必须行进相对较长的距离，这会增加电路电阻。
113.再次参照图1a至1c，第二晶粒200可透过第二tsv结构262电连接到第一晶粒100，并且第三晶粒300可透过第三tsv结构362电连接到第一晶粒100。第二晶粒200和第三晶粒300之间的最小距离d1可大于1微米，例如1.25微米至20微米的距离，以防止和/或减少晶粒到晶粒的电容效应。
114.半导体封装10还可包括在第二晶粒200和第三晶粒300之间横向延伸的晶粒连接线70，以将第二互连结构210直接电连接到第三互连结构310。晶粒连接线70可由与第二互连结构210和第三互连结构310相同的材料形成。举例来说，晶粒连接线70可由铜或铜合金形成，并且可包括大于80％的原子百分比的铜，例如大于90％和/或大于95％，尽管可使用更大或更小百分比的铜。
115.因此，如图1c所示，可形成连接电路72，以电连接横向相邻的第二晶粒200和第三晶粒300，而不延伸穿过第一晶粒100。换言之，连接电路72不包括tsv结构或第一互连结构110的任何金属特征。举例来说，连接电路72可包括第二互连结构210的一部分、晶粒连接线70和第三互连结构310的一部分，并且可电连接第二半导体基板202的基板垫206和第三半导体基板302的基板垫306，以电连接第二半导体基板202和第三半导体基板302。
116.因此，与第二晶粒200和第三晶粒300经由第一互连结构110、第二tsv结构262和第三tsv结构362电连接的情况相比，连接电路72可在横向相邻的第二晶粒200和第三晶粒300之间提供较低电阻的电连接。
117.第二晶粒200可包括第二密封环结构230，以保护第二互连结构210免受污染和/或湿气损坏。第二密封环结构230可包括设置在阻障层内部的金属材料，如上面关于第一密封环130所讨论的。举例来说，在一些实施例中，第二密封环结构230可包含铜或包含至少90原子％的铜合金，其设置在阻障层的内部，阻障层包括防水材料，例如未掺杂硅酸盐玻璃(usg)、sin等。
118.在各种实施例中，第二密封环结构230可包括第二密封环232和第二电路密封件234。第二密封环232可从第二半导体基板202沿垂直方向v延伸，穿过第二介电结构204至钝化层212。然而第二密封环232的一部分232p在垂直方向v上可具有减小的高度，以提供连接电路72在其上方通过的空间。举例来说，部分232p可不延伸到第二介电结构204的一或多个最上层介电层中，例如最上层ild层204f。特别地，部分232p可设置在金属线210f之下，金属
线210f设置在第二互连结构210的最上层ild层204f上，其可包括在连接电路72中。部分232p和第二电路密封件234之间的最小距离d2可大于1微米，例如1.25微米至20微米的距离，以防止和/或减少电容效应。
119.第二电路密封件234可从第二密封环232上的两点延伸，并且可至少部分地围绕连接电路72的一部分。举例来说，第二电路密封件234可延伸穿过第二互连结构210，以至少部分地在横向方向l上围绕被包括在连接电路72中的第二互连结构210的一部分。第二电路密封件234可在垂直方向v上从钝化层212延伸，穿过第二介电结构204。第二电路密封件234的至少一部分在垂直方向v上可不一直延伸到第二半导体基板202，以便为连接电路72提供空间，以在横向方向l上延伸到达基板垫206。举例来说，第二电路密封件234可终止于ild层204d，使得连接电路72可在横向方向l上延伸穿过在第二电路密封件234下方的ild层204c。
120.因此，由于部分232p的顶部设置在ild层204e下方，并且第二电路密封件234的底部设置在ild层204c上方，因此第二密封环结构230可包括开口240，连接电路72延伸穿过该开口240。换言之，连接电路72可包括第二互连结构210的一部分，其延伸穿过开口240，透过在第二密封环232上方、第二密封环232与第二电路密封件234之间以及第二电路密封件234下方延伸，以接触基板垫206。
121.因此，开口240可允许连接电路72在横向方向l上延伸穿过第二密封环结构230，与延伸穿过第一晶粒100的连接电路相比，这减少了连接电路72的长度和/或电阻。此外，第二密封环结构230和第二互连结构210可包括阻障层，其可在制造期间防止和/或减少湿气和/或污染物侵入到第二介电结构204中。
122.第三晶粒300可包括类似于第二密封环结构230的第三密封环结构330。特别地，第三密封环结构330可包括第三密封环332和第三电路密封件334。第三密封环332的一部分332p和第三电路密封件334可形成连接电路72延伸穿过的开口340。特别地，连接电路72可包括第三互连结构310的一部分，其从晶粒连接线70，在第三密封环332之上，在第三密封环332与第三电路密封件334之间，然后在第三电路密封件334之下延伸，以接触基板垫306。第三密封环332的一部分332p可延伸到ild层304e中，并且可设置在第三互连结构310的金属线310f下方，金属线310f设置在最上层ild层304f中。
123.第二互连结构210可包括将第二密封环结构230电连接到第二tsv结构262之一的金属线210e。特别地，金属线210e可将第二密封环232电连接到第二tsv结构262，并且可设置在ild层204e中。第二tsv结构262可透过第一互连结构110和晶粒接合垫152之一电连接到第一半导体基板102。如此一来，第二密封环结构230可电接地到第一半导体基板102。
124.晶粒接合垫152的其中一者可包括将晶粒接合垫152电连接到第一密封环130的垫延伸部152e。因此第一密封环130亦可电接地到第一半导体基板102。
125.第三互连结构310可包括将第三密封环结构330电连接到第三tsv结构362之一的金属线310e。特别地，金属线310e可将第三密封环332电连接到第三tsv结构362。第三tsv结构362可透过垫延伸部152之一电连接到第一互连结构110，使得第三密封环结构330可透过第一互连结构110电接地到第一半导体基板102。
126.在各种实施例中，下ild层204b至204c和304b至304c可由低k材料形成，而上ild层204d至204f和304d至304f可由具有更高防水性的介电材料形成，如氮化硅、未掺杂硅酸盐玻璃等。因此上ild层204d至204f和304d至304f可分别设置用以防止透过开口240和开口
340侵入。
127.如图1a至1c所示，第二晶粒200和第三晶粒300可包括类似的密封环结构(例如第二密封环结构230和第三密封环结构330)。然而本揭示不限于包括类似密封环结构的晶粒。举例来说，第二晶粒200和第三晶粒300可包括具有不同特征的密封环结构，或者第二晶粒200和第三晶粒300的一或两者可包括具有附加密封特征的密封环结构。
128.举例来说，图2a为根据本揭示的各种实施例的包括改进的第二密封环结构230a和改进的第三密封环结构330a的示例性半导体封装12的简化上视图。图2b为沿图2a的线i-i'截取的截面图。参照图2a和2b，除了改进的第二密封环结构230a和第三密封环结构330a之外，半导体封装12可类似于半导体封装10。因此将仅详细讨论它们之间的差异，并且相同的附图标记指代相同的元件。
129.第二密封环结构230a可包括第二密封环232、内部第二电路密封件234和外部第二电路密封件236。内部第二电路密封件234和外部第二电路密封件236可各自从第二密封环232延伸，并且可分别至少部分地围绕连接电路72的一部分。第二密封环232的一部分232p、内部第二电路密封件234和外部第二电路密封件236可设置用以为第二互连结构210的金属线和通孔结构提供开口240，以从基板垫206延伸到晶粒连接线70，使得连接电路72可电连接到第二半导体基板202。
130.第三密封环结构330a可包括第三密封环332、第四密封环336和第三电路密封件334。第三密封环332和第四密封环336可延伸围绕第三晶粒300的周边，第四密封环336围绕第三密封环332。第三密封环332的一部分332p和第四密封环336的一部分336p可具有减小的高度，使得部分332p和部分336p在垂直方向v上不延伸到ild层304e上方，以提供空间供连接电路72(例如金属线310f)在其上方通过。
131.第三互连结构310可包括将第三密封环332电连接到第三tsv结构362的金属线310e，使得第三密封环结构330a可透过晶粒接合垫152的该者和第一互连结构110电接地到第一半导体基板102。
132.在一些实施例中，第三晶粒300可包括第二密封环结构230a来代替第三密封环结构330a，使得第二晶粒200和第三晶粒300都包括类似的密封环结构。在其他实施例中，第二晶粒200可包括第三密封环结构330a来代替第二密封环结构230a，使得第二晶粒200和第三晶粒300都包括相似的密封环结构。在其他实施例中，第二密封环结构230a可替换为第二密封环结构230，和/或第三密封环结构330a可替换为第三密封环结构330。因此本揭示不限于任何特定的密封环结构或其组合。
133.图3为根据本揭示的各种实施例的包括形成图1a至1c的半导体封装10的方法的操作的流程图。参照图1a至1c和图3，在操作402中，可接合第二晶粒200和第三晶粒300至第一晶粒100。特别地，可沉积包括金属特征的接合层并且熔合接合以形成晶粒接合结构150和晶粒接合垫152。在一些实施例中，操作402可包括形成与第一密封环130电接触的垫延伸部152e。
134.在操作404中，可沉积第二de层50b在晶粒接合结构150上并且围绕第二晶粒200和第三晶粒300。可使用任何合适的沉积制程沉积第二de层50b。在一些实施例中，操作404可包括cmp制程，使得第二de层50b的顶面可与第二晶粒200的顶表面和第三晶粒300的顶表面共面。
135.在操作406中，可沉积钝化层62在第二de层50b、第二晶粒200和第三晶粒300的上表面上。钝化层62可使用任何合适的沉积制程形成。
136.在操作408中，可形成晶粒连接线70以电连接第二互连结构210和第三互连结构310。可使用任何合适的金属沉积制程形成晶粒连接线70。操作408还可包括使用任何合适的金属沉积制程形成外部接合垫66的第一部分。
137.在操作410中，可沉积平坦化层64在钝化层62和晶粒连接线70上。平坦化层64可使用任何合适的沉积制程形成。在一些实施例中，操作410可包括形成外部接合垫66的第二部分。
138.在各种实施例中，可使用双镶嵌制程或多个单镶嵌制程形成钝化层62、平坦化层64、外部接合垫66和晶粒连接线70。
139.各种实施例提供一种半导体封装10、12，其可包括：第一晶粒100；第二晶粒200，堆叠在第一晶粒100的上表面上，第二晶粒200可包括第二半导体基板202和沿着第二半导体基板202的周边延伸的第二密封环结构230、230a；第三晶粒300，堆叠在第一晶粒100的上表面上，第三晶粒300可包括第三半导体基板302和沿着第三半导体基板302的周边延伸的第三密封环结构330、330a；及连接电路72，在与第一晶粒100和第二晶粒200的堆叠方向垂直的横向方向上延伸穿过第二密封环结构230、230a和第三密封环结构330、330a，以电连接第二半导体基板202和第三半导体基板302。
140.在一实施例中，连接电路72可包括从第二晶粒200的上表面延伸到第三晶粒300的上表面的晶粒连接线70。在一实施例中，第二晶粒可包括第二互连结构210和第二介电结构204，第二互连结构210和第二密封环结构230、230a可设置在第二介电结构204中；第三晶粒300可包括第三互连结构310和第三介电结构304，第三互连结构310和第三密封环结构330、330a可设置在第三介电结构304中；及连接电路72可包括延伸穿过第二密封环结构230、230a并接触晶粒连接线70的第二互连结构210的一部分和延伸穿过第三密封环结构330并接触晶粒连接线70的第三互连结构310的一部分。在一实施例中，第二密封环结构230、230a可包括：第二密封环232，围绕第二互连结构210；及第二电路密封件234，从第二密封环232延伸，围绕第二互连结构210的部分，并回到第二密封环232。在一实施例中，第二互连结构210的部分在第二电路密封件234之下、第二电路密封件234与第二密封环232之间以及第二密封环232之上延伸，以电连接晶粒连接线70和第二半导体基板202。在一实施例中，第三密封环结构330可包括：第三密封环332，围绕第三互连结构310；及第三电路密封件334，从第三密封环332延伸，围绕第三互连结构310的部分，并回到第三密封环332。在一实施例中，第三互连结构310的部分在第三电路密封件334之下、第三电路密封件334与第三密封环332之间以及第三密封环332之上延伸，以电连接连接线70和第三半导体基板302。在一实施例中，半导体封装还可包括多个阻障层设置在第二互连结构210、第三互连结构310、第二密封环结构230、230a和第三密封环结构330、330a周围。在一实施例中，第二密封环结构230、230a可电接地至第一晶粒100的第一半导体基板102。在一实施例中，第二晶粒200包括第二基板通孔(tsv)结构262，其可延伸穿过第二半导体基板202，并可将第二密封环结构230、230a电连接到第一晶粒100。在一实施例中，第二基板通孔(tsv)结构262可透过晶粒接合垫152电连接至设置在第一晶粒100的第一半导体基板102上的第一互连结构110；及第一晶粒100的第一密封环130可透过垫延伸部152e电连接至晶粒接合垫152，使得第二密封环结构230、
230a和第一密封环130均透过第一互连结构110电接地至第一半导体基板102。在一实施例中，晶粒连接线70可设置在覆盖第二晶粒200的上表面和第三晶粒300的上表面的钝化层62中。在一实施例中，第二晶粒200和第三晶粒300可相隔至少一微米的最小距离。
141.各种实施例提供一种半导体封装10、12，其可包括：第一晶粒100；第二晶粒200，堆叠在第一晶粒100的上表面上，第二晶粒200可包括第二半导体基板202、设置在第二半导体基板202上的第二介电结构204、设置在第二介电结构204中的第二互连结构210以及设置在第二介电结构204中的第二密封环结构230、230a；第三晶粒300，堆叠在第一晶粒100的上表面上，并在与垂直方向v垂直的横向方向l上与第二晶粒200分开，第三晶粒300可包括第三半导体基板302、设置在第三半导体基板302上的第三介电结构304、设置在第三介电结构304中的第三互连结构310以及设置在第三介电结构304中的第三密封环结构330、330a；及晶粒连接线70，从第二晶粒200的上表面延伸到第三晶粒300的上表面，以将在横向方向l上延伸穿过第二密封环结构230、230a的第二互连结构210的一部分，电连接到在横向方向l上延伸穿过第三密封环结构330、330a的第三互连结构310的一部分。
142.在一实施例中，第二密封环结构230、230a可包括：第二密封环232，至少部分地围绕第二互连结构210；内部第二电路密封件234，从第二密封环232延伸，围绕第二互连结构210的一部分，并回到第二密封环232；及外部第二电路密封件236，从第二密封环232延伸，围绕内部第二电路密封件234，并回到第二密封环232。在一实施例中，第三密封环结构330、330a可包括：第三密封环332，至少部分地围绕第三互连结构310；第三电路密封件334，从第三密封环332延伸，围绕第三互连结构310的一部分，并回到第三密封环332；及第四密封环336，延伸围绕第三密封环332。在一实施例中，第二互连结构210的部分在外部第二电路密封件236之下、内部第二电路密封件234与第二密封环232之间以及第二密封环232之上延伸，以电连接第二半导体基板202和晶粒连接线70；及第三互连结构310的部分在第三电路密封件334之下、在第三电路密封件334与第三密封环332之间以及第三密封环332与第四密封环336之上延伸，以电连接第三半导体基板302和晶粒连接线70。在一实施例中，内部第二电路密封件234和外部第二电路密封件236可相隔大于一微米的最小距离；及第三密封环332和第四密封环336可相隔大于一微米的最小距离。在一实施例中，第二晶粒200可包括可延伸穿过第二半导体基板202并可将第二密封环结构230、230a电连接到第一晶粒100的第二硅通孔(tsv)结构262；及第三晶粒300可包括可延伸穿过第三半导体基板302并可将第三密封环结构330、330a电连接到第一晶粒100的第三硅通孔(tsv)结构362。
143.各种实施例提供一种半导体封装10、12，其可包括：第一晶粒100；第二晶粒200，堆叠在第一晶粒100的上表面上，第二晶粒200包括第二半导体基板202、设置在第二半导体基板202的上表面上的第二互连结构210、围绕第二互连结构210的第二密封环232，以及从第二密封环232延伸，围绕第二互连结构210的部分，并回到第二密封环232的第二电路密封件234；第三晶粒300，堆叠在第一晶粒100的上表面上，第三晶粒300包括第三半导体基板302、设置在第三半导体基板302的上表面上的第三互连结构310、围绕第三互连结构310的第三密封环332，以及从第三密封环332延伸，围绕第三互连结构310的一部分，并回到第三密封环332的第三电路密封件334；及连接线，将第二互连结构210的部分与第三互连结构310的部分电连接。
144.前面概述几个实施例的特征，以使本领域技术人员可更好地理解本揭示的态样。
本领域技术人员应当理解可容易地使用本揭示作为设计或修改其他制程和结构的基础，以实现与本文介绍的实施例相同的目的和/或实现相同的优点。本领域技术人员也应意识到，这样的等效构造并不脱离本揭示的精神和范围，在不脱离本揭示的精神和范围的情况下，可对本文进行各种变化、替换和变更。