半导体装置及其形成方法与流程

1.本发明系关于一种半导体装置及其形成方法，特别是一种半导体存储装置及其形成方法。


背景技术：

2.随着各种电子产品朝小型化发展之趋势，半导体存储装置的设计也必须符合高积集度及高密度之要求。对于具备凹入式闸极结构之动态随机存取存储器(dynamic random access memory，dram)而言，由于其可以在相同的半导体衬底内获得更长的载子通道长度，以减少电容结构之漏电情形产生，因此在目前主流发展趋势下，其已逐渐取代仅具备平面闸极结构的动态随机存取记忆体。
3.一般来说，具备凹入式闸极结构的动态随机存取存储器是由数目庞大的存储单元(memory cell)聚集形成一阵列区，用来存储信息，而每一存储单元可由一晶体管组件与一电容器组件串联组成，以接收来自于字线(word line，wl)及位线(bit line，bl)的电压信息。因应产品需求，阵列区中的存储单元密度须持续提升，造成相关制作工艺与设计上的困难度与复杂度不断增加。因此，现有技术还待进一步改良以有效提升相关存储装置的效能及可靠度。


技术实现要素：

4.本发明之一目的在于提供一种半导体装置及其形成方法，其是形成具复合层结构的触点，以改善存储节点插塞的结构稳定性，进而优化所述半导体装置的装置效能。
5.为达上述目的，本发明之一实施例提供一种半导体装置，其包括衬底、多条位线、多个触点、多个间隙壁结构以及金属硅化物层。在所述衬底上定义出多个有源区，使得所述多个有源区被绝缘区环绕。所述位线设置于所述衬底上。所述触点设置于所述衬底的所述有源区上并与所述位线交替且分隔地设置，其中，所述触点包括依序堆叠的第一半导体层以及第二半导体层，所述第二半导体层包含未掺杂硅。所述间隙壁结构设置于所述衬底上并分别位于各所述位线以及各所述触点之间。所述金属硅化物层设置于各所述触点的所述第二半导体层上。
6.为达上述目的，本发明之一实施例提供一种半导体装置的形成方法，其包含以下步骤。提供衬底，于所述衬底上形成多条位线。接着，于所述位线的侧壁上分别形成间隙壁结构，并且，于相邻的所述间隙壁结构之间形成第一半导体层。然后，进行沉积制作工艺，于所述第一半导体层上形成第二半导体层，所述第二半导体层包含未掺杂硅。之后，进行金属硅化物制作工艺，于所述第一半导体层上形成所述金属硅化物层。
附图说明
7.所附图示提供对于本发明实施例的更深入的了解，并纳入此说明书成为其中一部分。这些图示与描述，用来说明一些实施例的原理。需注意的是所有图示均为示意图，以说
明和制图方便为目的，相对尺寸及比例都经过调整。相同的符号在不同的实施例中代表相对应或类似的特征。
8.图1至图5为本发明第一实施例中半导体装置的形成方法的步骤示意图，其中：
9.图1为一半导体装置于形成位线后的俯视示意图；
10.图2为图1沿着切线a-a’的剖面示意图；
11.图3为一半导体装置于形成导电层后的剖面示意图；
12.图4为一半导体装置于进行回蚀刻制作工艺后的剖面示意图；以及
13.图5为一半导体装置于形成金属硅化物层后的剖面示意图。
14.图6至图9为本发明第二实施例中半导体装置的形成方法的步骤示意图，其中：
15.图6为一半导体装置于进行沉积制作工艺后的剖面示意图；
16.图7为一半导体装置于进行回蚀刻制作工艺后的剖面示意图；
17.图8为一半导体装置于形成金属层后的剖面示意图；以及
18.图9为一半导体装置于形成金属硅化物层后的剖面示意图。
19.图10为本发明第三实施例中半导体装置的形成方法的步骤示意图。
20.其中，附图标记说明如下：
21.100、300、400
ꢀꢀꢀꢀꢀꢀ
半导体装置
22.101
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
绝缘区
23.103
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
有源区
24.110
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
衬底
25.130
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
介电层
26.131
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
氧化物层
27.133
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
氮化物层
28.135
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
氧化物层
29.140
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
字线
30.160
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
位线
31.160a
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
位线触点
32.161
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
半导体层
33.163
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
阻障层
34.165
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
金属层
35.167
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
盖层
36.170
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
间隙壁结构
37.171
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
第一间隙壁
38.173
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
第二间隙壁
39.175
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
第三间隙壁
40.180
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
导电层
41.180a
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
触点
42.181
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
气孔
43.185
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
氧化物层
44.190
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
金属硅化物层
45.210
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
材料层
46.215
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
第二半导体层
47.220
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
触点
48.230
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
金属层
49.240
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
金属硅化物层
50.280
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
第一半导体层
51.281、282
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
气孔
52.320
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
触点
53.340
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
金属硅化物层
54.d1
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
方向
55.x
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
方向
56.y
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
方向
具体实施方式
57.为使熟习本发明所属技术领域之一般技艺者能更进一步了解本发明，下文特列举本发明之较佳实施例，并配合所附图式示，详细说明本发明的构成内容及所欲达成之功效。须知悉的是，以下所举实施例可以在不脱离本发明的精神下，将数个不同实施例中的特征进行替换、重组、混合以完成其他实施例。
58.请参照图1至图5，所绘示者为本发明第一实施例中半导体装置100之形成方法的步骤示意图。首先，如图1所示，提供一衬底110，例如是一硅衬底、含硅衬底(如sic，sige等)或硅覆绝缘(silicon-on-insulator，soi)衬底等，衬底110内还形成有至少一绝缘区101，例如是一浅沟渠隔离(shallow trench isolation，sti)，以在衬底100上定义出多个有源区(active area，aa)103，使得所有的有源区103可被绝缘区101环绕。在本实施例中，有源区103例如是相互平行地沿着同一方向d1延伸，其中，方向d1例如是相交且不垂直于y方向或x方向，如图1所示，但不以此为限。绝缘区101的形成例如是先利用蚀刻方式而于衬底110中形成多个沟渠(未绘示)，再于所述沟渠中填入一绝缘材料(如氧化硅或氮氧化硅等)，但并不以此为限。
59.衬底110内还可形成有多个埋藏式闸极(未绘示)，所述埋藏式闸极例如是相互平行地沿着y方向延伸并横跨各有源区103，进而形成半导体装置100的埋藏式字线(buried word line，bwl)140。而衬底110上则形成有多条位线160，例如是相互平行地沿着垂直于埋藏式字线140的x方向延伸，以同时与各有源区103以及位在衬底110内的各埋藏式字线140交错。如图2所示，各位线160是相互分隔地形成在衬底110的介电层130上，并且包含依序堆叠的半导体层161、阻障层163、金属层165以及盖层167。部分的位线160的下方则进一步深入衬底110内，形成位线触点(bit line contact，blc)160a。在本实施例中，位线触点160a例如是与各位线160的半导体层161一体成形，并直接接触衬底110。另一方面，在一实施例中，介电层130优选地具有复合层结构，例如包含氧化物层131-氮化物层133-氧化物层135(oxide-nitride-oxide，ono)结构，但不以此为限。
60.再如图2所示，衬底110上还形成有多个间隙壁结构170。间隙壁结构170优选地具有复合层结构，其例如包括依序堆叠于各位线160的侧壁上的第一间隙壁171(例如包含氮
化硅)、第二间隙壁173(例如包含氧化硅)，以及第三间隙壁175(例如包含氮化硅)，但不以此为限。在一实施例中，所述间隙壁结构亦可选择包括单层结构(未绘示)。此外，第一间隙壁171、第二间隙壁173以及第三间隙壁175分别是透过不同的沉积与蚀刻制作工艺而形成，使得第一间隙壁171、第二间隙壁173以及第三间隙壁175皆可呈现长条状并分别包括不同的绝缘材料，但不以此为限。举例来说，可先进行第一间隙壁171的制作工艺，在位线160与衬底110上整体性地沉积氮化硅材料层(silicon nitride，未绘示)或其他低介电常数的介电材质层，覆盖各位线160的顶面、侧壁以及介电层130的顶面，再进行一回蚀刻制作工艺，部分移除所述氮化硅材料层或所述其他低介电常数的介电材质层而形成第一间隙壁171(包含氮化硅材质)；然后，再进行第二间隙壁173的制作工艺，整体性地沉积氧化硅材料层(silicon oxide，未绘示)覆盖各位线160的顶面、第一间隙壁171、以及衬底110的顶面，并进行另一回蚀刻制作工艺，部分移除所述氧化硅材料层而形成第二间隙壁173(包含氧化硅材质)；然后，再进行第三间隙壁175的制作工艺，在位线160与衬底110上整体性地沉积氮化硅材料层(silicon nitride，未绘示)，覆盖各位线160的顶面、侧壁以及介电层130的顶面，并进行再一回蚀刻制作工艺，部分移除所述氮化硅材料层而形成第三间隙壁175(包含氮化硅材质)，但不以此为限。如此，第一间隙壁171、第二间隙壁173以及第三间隙壁175可具有相互齐平的顶面，如图2所示。另一方面，本实施例系在形成各位线160时，一并进行介电层130的图案化制作工艺，以定义出后续所需形成的存储节点插塞(storage node contact)的位置，如此，第一间隙壁171、第二间隙壁173以及第三间隙壁175均可直接形成于衬底110的顶面上，而相邻的间隙壁结构170之间的空间即可用于形成所述存储节点插塞。
61.接着，如图3所示，于间隙壁结构170形成后，进行沉积制作工艺，在衬底110上形成导电层180，填满相邻的间隙壁结构170之间的所述空间并进一步覆盖在位线160上。在一实施例中，导电层180例如包括低阻值的金属材质，如铝(aluminum，al)、钛(titanium，ti)、铜(copper，cu)或钨(tungsten，w)等，或者包括半导体材质，如掺杂硅(doped silicon)、掺杂磷(doped phosphorus)或硅磷(silicon germanium，sip)等，但不以此为限。需注意的是，进行所述沉积制作工艺时，因相邻的间隙壁结构170之间的所述空间具有相对较大的高宽比(aspect ratio)，使得填入其内的导电层180内容易残留空气而形成多个气孔(void)181，其中，部分的气孔181例如是形成于较靠近位线160顶部的位置，例如是位于两相邻位线160的盖层167与金属层165之间，而另一部分的气孔181例如是形成于较靠近位线160底部的位置，例如是位于两相邻位线160的阻障层163与半导体层161之间，如图3所示，但不以此为限。
62.如图4所示，对导电层180进行回蚀刻制作工艺，完全移除覆盖在位线160上方的导电层180，且部分移除填入所述空间内的导电层180，而形成多个触点180a，以作为半导体装置100的所述存储节点插塞。如此，触点180a以及位线160可于衬底110上方相互交替且分隔地设置，并透过间隙壁结构170而相互隔绝。在本实施例中，各触点180a的表面例如可与各位线160的金属层165的表面齐平，但不以此为限。此外，需注意的是，在进行所述回蚀刻制作工艺时，可至少部分移除相对位置较靠近位线160顶部的气孔181。在此操作下，相对位置较靠近位线160顶部的气孔181可被移除或暴露于触点180a的表面，以有效降低相对位置较靠近位线160顶部的气孔181对于触点180a结构的负面影响。如此，可改善触点180a的结构可靠性，进而提升触点180a的导电效果。
63.而后，如图5所示，于各触点180a上形成金属硅化物层190。后续，则可继续于各金属硅化物层190上方形成存储节点焊盘(storage node pad，sn pad，未绘示)以及电容(capacitor，未绘示)，所述电容包括多个存储节点(storage node，sn，未绘示)，各所述存储节点可透过所述存储节点焊盘以及所述存储节点插塞(即触点180a)而与半导体装置100内的晶体管组件(未绘示)电性连接。是以，本实施例的半导体装置100可形成一动态随机存取存储器(dynamic random access memory，dram)装置，系由至少一所述晶体管组件以及至少一所述存储节点构成动态随机存取存储器阵列中的最小组成单元(memory cell)，以接收来自于位线160及埋藏式字线140的电压信息。
64.由此，即完成本发明第一实施例中的半导体装置100。根据本实施例的形成方法，系利用回蚀刻制作工艺移除或暴露相对位置较靠近位线160顶部的气孔181，降低气孔181对于触点180a结构的负面影响，进而改善触点180a的结构可靠性并提升其导电效果。
65.本领域技术人员应可轻易了解，为能满足实际产品需求的前提下，本发明的半导体装置亦可能有其它态样，而不限于前述。举例来说，在前述实施例中，当触点180a包括硅磷等半导体材质时，容易在形成金属硅化物层190时，于触点180a顶面上形成如图5所示的氧化物层185。氧化物层185系形成于触点180与金属硅化物层190之间，使得存储节点插塞(即触点180a)的阻值过度提高，如此，可能会对存储节点插塞(即触点180a)的导电效果造成负面影响，而损害半导体装置100的整体效能。下文将进一步针对本发明中半导体装置的方法的其他实施例或变化型进行说明。且为简化说明，以下说明主要针对各实施例不同之处进行详述，而不再对相同之处作重复赘述。此外，本发明之各实施例中相同之组件系以相同之标号进行标示，以利于各实施例间互相对照。
66.根据本发明的另一实施例，系提供另一种半导体装置，其可避免前述实施例中氧化物层185的形成，以有效地降低所述存储节点插塞(即触点180a)的阻值。请参照图6至图9所示，其绘示本发明第二实施例中半导体装置300之形成方法的步骤示意图。本实施例中半导体装置300前端的形成步骤大体上与前述第一实施例中的半导体装置100前端的形成步骤相同，如图1至图4所示，于此不在赘述。本实施例与前述第一实施例主要差异在于，于所述回蚀刻制作工艺进行后，额外形成第二半导体层215，使得本实施例的半导体装置的触点220具有复合的半导体层。
67.细部来说，本实施例的导电层180(如图3所示)包括半导体材质，如掺杂硅、掺杂磷或硅磷等半导体材质，优选地包括硅磷，但不以此为限。然后，对图3所示的导电层180进行所述回蚀刻制作工艺，以在相邻的间隙壁结构170之间形成第一半导体层280，其中，第一半导体层280的表面例如可与各位线160的金属层165的表面齐平，如图6所示。需注意的是，第一半导体层280包括多个气孔，如图6所示的气孔281、282，其中，气孔281的相对位置较高(例如是位于两相邻位线160的金属层165之间)，而可自第一半导体层280的顶面暴露出来，而气孔282的相对位置较低(例如是位于两相邻位线160的的阻障层163与半导体层161之间)，而完全埋设于第一半导体层280内，但不以此为限。本领域技术人员应可轻易，气孔281、282的形成系源自于导电层180内的气孔181，详细缘由已在前述实施例中说明，容不再赘述。
68.接着，如图6所示，于所述回蚀刻制作工艺后，额外进行沉积制作工艺，于衬底110上形成材料层210，材料层210例如是共型地覆盖于位线160、间隙壁结构170以及第一半导
体层280的上方，并填满相对位置较高的气孔281。在本实施例中，材料层210包括一半导体材质，优选地系不同于第一半导体层280的所述半导体材质，如未掺杂硅(undoped silicon)。然后，如图7所示，进行另一回蚀刻制作工艺，移除覆盖于位线160以及间隙壁结构170上方的材料层210，以在第一半导体层280上形成第二半导体层215。第二半导体层215填满第一半导体层280内相对位置较高的气孔281，而相对位置较低的气孔282则仍埋设于第一半导体层280内。如此，依序堆叠于相邻的间隙壁结构170之间的所述空间的第一半导体层280以及第二半导体层215可共同形成本实施例的触点220。在本实施例中，触点220以及位线160同样可于衬底110上方相互交替且分隔地设置，并透过间隙壁结构170而相互隔绝。
69.如图8所示，于各触点220的第二半导体层215上方形成金属层230，其中，金属层230例如包括钛、钽(tantalum，ta)或钴(cobalt，co)等金属材质，优选地包括钴，但不以此为限。然后，如图9所示，进行金属硅化物制作工艺，例如是热氧化制作工艺，形成金属硅化物层240。需注意的是，于进行所述金属硅化物制作工艺时，系完全消耗金属层230以及一部份的第二半导体层215(例如包括未掺杂硅)，以将金属层230以及所述部分的第二半导体层215一并反应而形成金属硅化物层240，如图9所示。如此，于所述金属硅化物制作工艺进行后，金属硅化物层240则可形成于剩余部分的第二半导体层215(未被反应的第二半导体层215)上，并且，所述剩余部分的第二半导体层215仍填满相对位置较高(例如是位于两相邻位线160的金属层165之间)的气孔281，而相对位置较低(例如是位于两相邻位线160的阻障层163与半导体层161之间)的气孔282则仍埋设于第一半导体层280内。此外，在本实施例中，金属硅化物层240例如包括硅化钛(silicon titanium，siti)、硅化钽(silicon tantalum，sita)或硅化钴(silicon cobalt，sico)等金属材质，优选地包括硅化钴，但不以此为限。而后，同样可继续于各金属硅化物层240上方形成存储节点焊盘以及电容(包括多个存储节点)，使得各所述存储节点可透过所述存储节点焊盘以及所述存储节点插塞(即触点220)而与半导体装置300内的晶体管组件(未绘示)电性连接，以接收来自于位线160及埋藏式字线140的电压信息。是以，本实施例的半导体装置300同样可形成一动态随机存取存储器装置。
70.由此，即完成本发明第二实施例中的半导体装置300。根据本实施例的形成方法，系于导电层180的回蚀刻制作工艺(如图4所示)后，额外地进行沉积以及回蚀刻制作工艺，形成第二半导体层215。在此操作下，可利用第二半导体层215填补第一半导体层280表面所暴露出的气孔281，降低相对位置较靠近位线160顶部的气孔281对于触点220结构的负面影响。同时，可利用第二半导体层215与后续形成的金属层230进行反应，形成金属硅化物层240，以改善第一半导体层280的材质(硅磷)易于所述金属硅化物制作工艺时衍生氧化层等问题。如此，本实施例的半导体装置300的触点220可具有复合的半导体层，不仅具有较为优化的触点220结构，还可具有较低的阻值，进而可具备较佳的导电效果，故能使本实施例的半导体装置达到较佳的装置效能。
71.此外，本领域技术人员应可轻易了解，为能满足实际产品需求的前提下，本发明的半导体装置的形成方法亦可能包括其他制作工艺，而不限于前述。举例来说，在一实施例中，亦可于所述回蚀刻制作工艺后，额外进行外延制作工艺，直接形成如图7所示的第二半导体层215。如此，可省略前述实施例中材料层210的沉积以及回蚀刻制作工艺，可进一步简
化前述实施例中的形成方法。
72.请参照图10所示，其绘示本发明第三实施例中半导体装置400之形成方法的步骤示意图。本实施例中半导体装置400的形成步骤大体上与前述第二实施例中的半导体装置300的形成步骤相同，于此不在赘述。本实施例与前述第二实施例主要差异在于，本实施例的金属硅化物制作工艺(例如是热氧化制作工艺)系完全消耗各触点220的第二半导体层215，而形成金属硅化物层340。
73.细部来说，于进行本实施例的所述金属硅化物制作工艺时，系完全消耗金属层230以及第二半导体层215，以将金属层230以及第二半导体层215一并反应而形成金属硅化物层340，如图10所示。如此，于所述金属硅化物制作工艺进行后，金属硅化物层340则可直接设置于第一半导体层280的上方，并填满相对位置较高(例如是位于两相邻位线160的金属层165之间)的气孔281，而相对位置较低(例如是位于两相邻位线160的的阻障层163与半导体层161之间)的气孔282则仍埋设于第一半导体层280内。在此操作下，本实施例的触点320仅包括第一半导体层280。而后，同样可继续于各金属硅化物层340上方形成存储节点焊盘以及电容(包括多个存储节点)，使得各所述存储节点可透过所述存储节点焊盘以及所述存储节点插塞(即触点320)而与半导体装置400内的晶体管组件(未绘示)电性连接，以接收来自于位线160及埋藏式字线140的电压信息。是以，本实施例的半导体装置400同样可形成一动态随机存取存储器装置。
74.由此，即完成本发明第三实施例中的半导体装置400。本实施例的半导体装置400系利用第二半导体层215与后续形成的金属层230进行反应，形成金属硅化物层340，透过金属硅化物层340直接填补触点320(即第一半导体层280)表面所暴露出的气孔281，以降低气孔281对于触点320结构的负面影响，并且，一并改善触点320(即第一半导体层280)的材质(硅磷)易于所述金属硅化物制作工艺时衍生氧化层等问题。是以，本实施例的半导体装置400同样可具有较为优化的触点结构，其可达到较佳的导电效果，进而提升装置效能。
75.以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。