GaNHEMT器件的栅极刻蚀方法、器件制备方法、器件、设备与流程

gan hemt器件的栅极刻蚀方法、器件制备方法、器件、设备
技术领域
1.本发明涉及晶体管器件领域，尤其涉及一种gan hemt器件的栅极刻蚀方法、器件制备方法、器件、设备。


背景技术：

2.硅基氮化镓高电子迁移率晶体管(gan hemt)具有耐高温、高效率、击穿电压高、导通电阻低等特点，被广泛使用于电源功率开关系统。algan/gan外延结构的器件为常开型器件，而传统的电路拓扑结构要求器件处于常关状态。目前已经商用的结构中，多采用p-gan/algan/gan的外延结构来实现常关型器件。
3.然而现有的p-gan结构常关型器件存在着栅极漏电较大情况，同时阈值电压较低且在经过长时间使用后出现漂移等现象，这些情况都不利于p-gan/algan/gan的器件的商用，因而需要进一步改进。


技术实现要素：

4.本发明提供一种gan hemt器件的栅极刻蚀方法、器件制备方法、器件、设备，以解决栅极漏电较大情况，以及阈值电压较低且在经过长时间使用后出现漂移等现象的问题。
5.根据本发明的第一方面，提供了一种gan hemt器件的栅极刻蚀方法，包括以下步骤：
6.在衬底上沿背离所述衬底方向上依次形成成核层、缓冲层、沟道层、势垒层、p型层；其中，
7.所述p型层包括第二p型层以及形成在所述第二p型层上的第一p型层；
8.在所述p型层的表面形成第一图形化阻挡层；
9.以所述第一图形化阻挡层为掩模，对所述第一p型层进行第一次刻蚀，去除所述第一图形化阻挡层所覆盖区域外的第一p型层，暴露出所述第二p型层；
10.对剩余的所述第一p型层暴露出来侧壁进行第一次化学处理；以消除侧壁缺陷；
11.去除所述第一图形化阻挡层；在剩余的所述p型层的表面形成第二图形化阻挡层；
12.以所述第二图形化阻挡层为掩模，对所述第二p型层进行第二次刻蚀，暴露出所述势垒层，使得所述第二次刻蚀后剩余的所述第二p型层和剩余的所述第一p型层形成台阶结构；
13.对剩余的所述第二p型层暴露出来的侧壁以及暴露出来的所述势垒层的表面进行第二次化学处理；
14.去除所述图形化的第二阻挡层；
15.形成介质层，所述介质层覆盖在剩余的p型层的表面，以及暴露出的势垒层的表面；
16.其中，所述第二次刻蚀刻蚀所述p型层的刻蚀速率小于所述第一次刻蚀刻蚀所述p型层的速率。
17.可选的，所述第一图形化阻挡层和/或所述第二图形化阻挡层的材料是光刻胶、sinx、sio2的任一种或其组合。
18.可选的，所述第一次刻蚀采用第一刻蚀气体。
19.可选的，所述第一刻蚀气体为icp刻蚀气体。
20.可选的，所述icp刻蚀气体为cl2、bcl、n2中的任一种。
21.可选的，所述第二次刻蚀采用第二刻蚀气体。
22.可选的，所述第二刻蚀气体为cl基刻蚀气体及o基刻蚀气体的组合。
23.可选的，所述介质层的材料是sio2、sinx、高k电介质材料中的任一种或其组合。
24.可选的，所述成核层的材质为aln，所述缓冲层的材质为gan/algan，所述沟道层的材质为gan，所述势垒层的材质为alxga1-xn；所述p型层的材质为p型gan。
25.根据本发明的第二方面，提供了一种gan hemt器件的制备方法，包括：根据本发明的第一方面提供的任一项所述的gan hemt器件的栅极刻蚀方法。
26.根据本发明的第三方面，提供了一种gan hemt器件，利用本发明的第二方面提供的制备方法制备而成。
27.根据本发明的第四方面，提供了一种电子设备，包括本发明第三方面所述的gan hemt器件。
28.本发明提供的一种gan hemt器件的栅极刻蚀方法，对所述p型层进行了两次刻蚀，并在此过程中对剩余的所述第一p型层暴露出来的侧面进行第一次化学处理，以及对剩余的所述第二p型层暴露出来的侧壁以及暴露出来的所述势垒层的表面进行第二次化学处理；不仅使得两次刻蚀形成的台阶结构的p型层有效抑制了来自势垒层的电荷移动，又消除刻蚀过程中产生的p型层的侧壁缺陷和势垒层的表面缺陷，有效减少了漏电和向栅极的电荷转移，从而提高了阈值电压的稳定性和可靠性，解决了一定程度的长时间使用后会出现漂移的现象。
附图说明
29.为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
30.图1是本发明一种gan hemt器件的栅极刻蚀方法的刻蚀步骤示意图；
31.图2是本发明一实施例中gan hemt器件的栅极刻蚀不同阶段的器件结构示意图一；
32.图3是本发明一实施例中gan hemt器件的栅极刻蚀不同阶段的器件结构示意图二；
33.图4是本发明一实施例中gan hemt器件的栅极刻蚀不同阶段的器件结构示意图三；
34.附图标记说明：
35.101-衬底；
36.102-成核层；
37.103-缓冲层；
38.104-沟道层；
39.105-势垒层；
40.106-第二p型层；
41.107-第一p型层；
42.108-第一图形化阻挡层；
43.109-第二图形化阻挡层；
44.201-栅极；
45.202-漏极触点；
46.203-源极触点；
47.204-介质层。
具体实施方式
48.下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
49.本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”、“第三”、“第四”等(如果存在)是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本发明的实施例能够以除了在这里图示或描述的那些以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
50.硅基氮化镓高电子迁移率晶体管gan hemt，被广泛使用于电源功率开关系统。目前已经商用的结构中，多采用p-gan/algan/gan的外延结构来实现常关型器件。
51.当gan hemt器件的源极触点和漏极触点之间加一偏压时，电流会在源极触点和漏极触点之间流过，并且主要穿过二维区，所述二维区包含有二维电子气2deg以及较薄的势垒层；在该过程中，由于势垒层较薄，因而，势垒层的电荷会转移到栅极，使得电流会漏入栅极，从而形成了一个从源极到栅极的不需要的电流。
52.为了解决上述问题，在gan hemt器件中设置了p型层于势垒层和栅极之间，用于阻挡来自势垒层中的电荷移动。而对于增加了p型层的器件而言，申请人经实验及验证发现若单纯采用传统刻蚀技术完成p型层制备，应在一次刻蚀中将全部p型层刻蚀完毕，由于通常采用的刻蚀方法刻蚀的深度不均匀，会造成p型层的过刻蚀和欠刻蚀现象；且在刻蚀后，p型层的侧壁和势垒层的表面存在着大量的悬挂键；从而造成势垒层的表面缺陷和p型层的侧壁缺陷。
53.由于传统刻蚀技术制备的gan hemt器件，存在势垒层的表面缺陷和p型层的侧壁缺陷，因而会产生栅极漏电现象，从而影响阈值电压的稳定性和可靠性；另外，栅极漏电较大导致阈值电压较低，长时间使用后会出现漂移现象。
54.因此，申请人发现，gan hemt器件中需要解决的问题是：如何消除p型层的侧壁缺陷和势垒层的表面缺陷，使得通过刻蚀得到的p型层能有效的阻挡来自势垒层的电荷转移到栅极，以提高阈值电压的稳定性和可靠性，解决一定程度的长时间使用后会出现漂移的现象。
55.有鉴于此，本发明创造性的提出了分次刻蚀p型层的方法，通过两次化学处理消除p型层的侧壁缺陷和势垒层的表面缺陷，其中通过减小第二次刻蚀p型层的速率进一步减小势垒层的表面缺陷。
56.利用本发明所提出的技术方案得到的台阶结构的p型层所形成的gan hemt器件，既有效抑制了来自势垒层的电荷移动，又消除刻蚀过程中产生的p型层的侧壁缺陷和势垒层的表面缺陷，有效减少了漏电和向栅极的电荷转移，从而提高了阈值电压的稳定性和可靠性，解决了一定程度的长时间使用后会出现漂移现象。
57.下面以具体地实施例对本发明的技术方案进行详细说明。下面这几个具体的实施例可以相互结合，对于相同或相似的概念或过程可能在某些实施例不再赘述。
58.请参考图1-图4，根据本发明的一实施例，提供了一种gan hemt器件的栅极刻蚀方法，包括以下步骤：
59.s11：在衬底101上沿背离所述衬底方向上依次形成成核层102、缓冲层103、沟道层104、势垒层105、p型层。
60.其中，所述沟道层104和所述势垒层105构成的横向异质结结构，所述横向异质结结构位于缓冲层103之上；
61.在所述横向异质结结构的界面处存在二维电子气2deg(图中未示出)，通过所述二维电子气2deg导通源极触点203和漏极触点202；
62.所述横向异质结结构的界面指：所述势垒层105同所述沟道层104的接触面。
63.一种实施方式中，步骤s11所述成核层102、缓冲层103、沟道层104、势垒层105、p型层均为长方体结构，因而最终形成的元胞结构也为长方体结构；其他实施方式中，所述成核层102、缓冲层103、沟道层104、势垒层105、p型层可以是正方体结构或其他结构，只要适用于所述gan hemt器件的元胞结构，就都在本发明的保护范围内。
64.其中，所述p型层包括第二p型层106以及形成在所述第二p型层106上的第一p型层107；
65.第一p型层是第一次刻蚀的刻蚀对象，第二p型层是第二次刻蚀针对的对象；
66.所述第一p型层107和所述第二p型层106均属于所述p型层，且所述第一p型层107和所述第二p型层106之间没有界面，此处仅为了分步刻蚀步骤描述方便，因此作了区分。
67.一种实施方式中，第一p型层107厚度大于第二p型层106；当然第一p型层107的厚度也可以等于或小于第二p型层106；当第一p型层的厚度大于第二p型层的厚度，即：当第一次刻蚀刻蚀掉的p型层的厚度大于第二次刻蚀刻蚀掉的p型层的厚度时，由于第一次刻蚀的刻蚀速率大于第二次刻蚀的刻蚀速率，因而节省刻蚀工艺的时间。
68.s12：在所述p型层的表面形成第一图形化阻挡层108。
69.第一p型层107和第二p型层106的侧壁见图2-图4中倾斜指向的箭头所示。
70.具体地，所述第一图形化阻挡层108覆盖在部分所述第一p型层107上。
71.其中，形成所述第一图形化阻挡层108的步骤具体包括：
72.在所述第一p型层107表面覆盖第一阻挡层；
73.图形化所述第一阻挡层，形成第一图形化阻挡层。
74.其中，第一阻挡层可以为光刻胶、sinx、sio2的任一种或其组合。以第一阻挡层为光刻胶为例，图形化所述第一阻挡层具体指：对所述光刻胶进行曝光及显影，形成第一图形化光刻胶，所述第一图形化光刻胶匹配于想要通过刻蚀形成的所述第一p型层107的形状，也即后述中所提到的形成台阶结构后剩余的所述第一p型层107的形状。
75.当所述第一阻挡层为其他材料时，则图形化通常具体包括先在第一阻挡层上形成图形化的光刻胶，再以图形化的光刻胶为掩模对第一阻挡层进行刻蚀，以形成图形化的第一阻挡层。
76.s13：以所述第一图形化阻挡层108为掩模，对所述第一p型层107进行第一次刻蚀，去除所述第一图形化阻挡层108所覆盖区域外的第一p型层107，暴露出所述第二p型层106；如图2所示；
77.以所述第一图形化阻挡层108为掩膜，对所述第一p型层107进行第一次刻蚀，由于所述第一图形化阻挡层108的形状匹配于后述形成的台阶结构中剩余所述第一p型层107的形状，因此，在所述第一图形化阻挡层108的保护下，经过第一次刻蚀后，剩余的所述第一p型层107的形状匹配于所述第一图形化光刻胶的形状；而不被所述第一图形化阻挡层108覆盖的部分所述第一p型层107被完全刻蚀掉，剩余的所述第一p型层107最终形成第一台阶层；步骤s13结束之后，所述第一台阶层上表面覆盖有所述第一图形化阻挡层108；
78.所述第一台阶结构指：组成台阶结构的第一p型层107。
79.s14：对剩余的所述第一p型层107暴露出来的侧面进行第一次化学处理；以消除侧壁缺陷。
80.所述第一次刻蚀之后，所述第一台阶层由于所述第一次刻蚀形成的侧壁会有侧壁缺陷，因而需要对第一台阶结构的侧壁进行第一次化学处理，从而消除侧壁缺陷，进而减少漏电。
81.其中，所述第一次化学处理的过程中，由于所述第一图形化阻挡层108的保护，所述第一台阶层表面不会因所述第一次化学处理而受损，避免了第一次化学处理产生附加损失，保证了器件的性能。
82.s15：去除所述第一图形化阻挡层108；请参考图3，在剩余的所述p型层的表面形成第二图形化阻挡层109；
83.第二阻挡层形成于第一p型层107表面和侧壁，且完全包围侧壁，以及部分第二p型层106的表面，从而保护第一p型层107表面和侧壁，以及部分第二p型层106的表面不会在第二次刻蚀中受损，从而了保证了器件的性能。
84.一种实施方式中，在所述第一图形化阻挡层108去除后，在所述第一台阶层和所述第二p型层106的表面覆盖光刻胶，然后对所述光刻进行图形化，使其呈第二台阶层的形状，所述第二台阶层的形状即后述步骤所述第二次刻蚀后得到的剩余所述第二p型层106的形状。
85.另一种实施方式中，也可以不进行步骤s15中去除第一图形化阻挡层108的步骤，则所述第一图形化阻挡层108和在所述第二p型层106上新形成的部分构成第二图形化阻挡层109。
86.s16：以所述第二图形化阻挡层109为掩模，对所述第二p型层106进行第二次刻蚀，暴露出所述势垒层105，使得所述第二次刻蚀后剩余的所述第二p型层106和剩余的所述第一p型层107形成台阶结构。
87.在所述第二图形化阻挡层109的保护下，刻蚀得到对应的所述第二台阶层匹配于所述第二图形化光刻胶的形状；所述第二台阶层、所述第一台阶层、所述第一图形化阻挡层108、所述第二图形化阻挡层109的形状均为对应结构层的俯视图的形状。
88.而未被所述第二图形化阻挡层109覆盖的所述第二p型层106被刻蚀掉。
89.所述第二图形化阻挡层109在所述第二次刻蚀中不仅保护了所述第二p型层106从而形成所述第二台阶层，还保护了所述第一台阶层的表面和侧壁不受损。
90.其中，所述第二次刻蚀刻蚀所述p型层的刻蚀速率小于所述第一次刻蚀刻蚀所述p型层的速率。
91.在所述第二次刻蚀的过程中，由于不被第二图形化阻挡层109保护的所述第二p型层106部分会逐渐被刻蚀，直到所述势垒层105表面被暴露出来，由于所述势垒层105会逐渐失去所述第二p型层的保护，因此，控制所述势垒层105不受损或减少损失，同时实现所述第二图形化阻挡层109之外的所述第二p型层106被完全刻蚀掉，在实际操作中很难实现，因此本方案采取减小所述第二次刻的刻蚀蚀速率的方式减小所述势垒层105的表面的损失，从而克服操作难点。
92.s17：对剩余的所述第二p型层106暴露出来的侧壁以及暴露出来的所述势垒层105的表面进行第二次化学处理；
93.通过第二次化学处理，从而消除所述第二p型层106的侧壁的表面缺陷；也消除了所述势垒层105的表面缺陷，以进一步解决了上述实际操作中的问题。
94.s18：去除所述图形化的第二阻挡层。
95.通过本技术方案刻蚀p型层得到的gan hemt器件，其p型层实现了有效阻挡来自势垒层105的电荷的目的。
96.s19：形成介质层，所述介质层覆盖在剩余的p型层的表面，以及暴露出的势垒层105的表面；该步骤完成后的器件结构示意图请参考图4。
97.通过本实施例的上述步骤，最终形成元胞结构，最终形成的元胞结构表面还包括形成于源极区域的源极触点203和和漏极区域的漏极触点202，以及形成于p型层上的栅极，其中，漏极触点202、源极触点203和栅极上均不覆盖介质层。
98.一种实施例中，所述第一次刻蚀采用第一刻蚀气体。例如，所述第一刻蚀气体可以为icp刻蚀气体。作为一种具体实施方式，所述icp刻蚀气体为cl2、bcl、n2中的任一种。当然，应该意识到，第一次刻蚀还可以采用其他类型的刻蚀气体，本发明并不以此为限。
99.一种实施例中，所述第二次刻蚀采用第二刻蚀气体。作为一种优选实施方式，所述第二刻蚀气体刻蚀所述第二p型层106的速率小于所述第一刻蚀气体刻蚀所述第二p型层106的速率，从而采用第二刻蚀气体作为减小所述第二刻蚀速率的手段，从而克服前文所述实操难题。
100.作为一种实施方式，所述第二刻蚀气体为cl基刻蚀气体及o基刻蚀气体的组合。当然，应该意识到，第二次刻蚀还可以采用其他类型的刻蚀气体，本发明并不以此为限。
101.一种实施例中，所述介质层的材料是sio2、sinx、高k电介质材料中的任一种或其
组合。
102.一种实施例中，所述成核层102的材质为aln，所述缓冲层103的材质为gan/algan，所述沟道层104的材质为gan，所述势垒层105的材质为alxga1-xn；所述p型层的材质为p型gan。
103.本发明属于氮化镓功率半导体器件领域，通过对栅极p-gan进行两步不同的刻蚀工艺，从而在p-gan两侧形成台阶，降低p-gan侧壁的缺陷，降低algan表面缺陷密度。其中，所述栅极p-gan是指：形成于栅极和势垒层之间的p型层，且所述p型层的材质为gan。
104.进一步地，由于刻蚀过程中产生的p型层的侧壁缺陷和势垒层的表面缺陷减小，因而降低了栅极漏电，并有效抑制了来自势垒层的电荷移动,从而提升了阈值电压稳定性和可靠性。
105.此外，在本发明的其他实施例中，还提供了一种gan hemt器件的制备方法，包括：根据本发明的前述实施方式中提供的gan hemt器件的栅极刻蚀方法。
106.并且，在本发明的其他实施例中，还提供了一种gan hemt器件，该器件具体利用前述的gan hemt器件的制备方法制备而成。
107.另外，在本发明的其他实施例中，还提供了一种电子设备，包括前述的gan hemt器件。
108.最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。