半导体器件和包括其的电子系统的制作方法

1.一些示例实施方式涉及半导体器件和/或包括该半导体器件的电子系统。


背景技术：

2.能够存储大容量数据的半导体器件被使用/被需要作为电子系统的一部分。因此，正在进行许多研究来增加半导体器件的数据存储容量。例如，正在提出其中存储单元被三维布置的半导体器件。


技术实现要素：

3.发明构思的一些示例实施方式提供了具有改进的可靠性和/或增加的集成密度的半导体器件。
4.替代地或附加地，发明构思的一些示例实施方式提供了包括半导体器件的电子系统。
5.根据发明构思的一些示例实施方式，半导体器件可以包括：基板；包括第一电极结构和穿透第一电极结构的第一沟道的第一单元块，第一电极结构包括堆叠在基板上的第一电极；以及包括第二电极结构和穿透第二电极结构的第二沟道的第二单元块，第二电极结构包括堆叠在基板上的第二电极。第一和第二电极结构在第一方向上延伸，第一电极结构在与第一方向交叉的第二方向上具有第一宽度，第二电极结构在第二方向上具有大于第一宽度的第二宽度，第一电极结构的侧表面和与第一电极结构相邻的第一沟道彼此间隔开第一距离，以及第二电极结构的侧表面和与第二电极结构相邻的第二沟道彼此间隔开不同于第一距离的第二距离。
6.根据发明构思的一些示例性实施方式，半导体器件可以包括：第一单元块，该第一单元块包括第一电极结构和穿透第一电极结构的第一沟道，第一电极结构包括堆叠在基板上的第一电极；和第二单元块，该第二单元块包括第二电极结构和穿透第二电极结构的第二沟道，第二电极结构包括堆叠在基板上的第二电极。第一和第二电极结构在第一方向上延伸，第一沟道对应于在与第一方向交叉的第二方向上彼此间隔开的多个第一列，第一列包括最靠近第一电极结构的侧表面的第一边缘列，以及次靠近第一电极结构的侧表面的第一中间列，第二沟道对应于在第二方向上彼此间隔开的多个第二列，第二列包括最靠近第二电极结构的侧表面的第二边缘列和次靠近第二电极结构的侧表面的第二中间列，第二边缘列和第二中间列之间的距离不同于第一边缘列和第一中间列之间的距离，以及第一边缘列中的第一沟道的宽度不同于第二边缘列中的第二沟道的宽度。
7.根据发明构思的一些示例实施方式，半导体器件可以包括：第一单元块，该第一单元块包括第一电极结构和穿透第一电极结构的第一沟道，该第一电极结构包括堆叠在基板上的第一电极；以及第二单元块，该第二单元块包括第二电极结构和穿透第二电极结构的第二沟道，该第二电极结构包括堆叠在基板上的第二电极。第一和第二电极结构在第一方向上延伸，在与第一方向交叉的第二方向上，第一电极结构具有第一宽度，第二电极结构具
有大于第一宽度的第二宽度，并且第二单元块的第二沟道在以下中的至少一个方面不同于第一沟道：沟道宽度、或到另一相邻沟道的距离。
8.根据发明构思的一些示例实施方式，电子系统可以包括：半导体器件，该半导体器件包括第一单元块、第二单元块、连接到第一和第二单元块的外围电路、以及电连接到外围电路的输入/输出焊盘，第一单元块包括第一电极结构和穿透第一电极结构的第一沟道，第一电极结构包括堆叠在基板上的第一电极，第二单元块包括第二电极结构和穿透所述第二电极结构的第二沟道，第二电极结构包括堆叠在基板上的第二电极；以及通过输入/输出焊盘电连接到半导体器件并被配置为控制半导体器件的控制器。第一和第二电极结构在第一方向上延伸，在与第一方向交叉的第二方向上，第一电极结构具有第一宽度，第二电极结构具有大于第一宽度的第二宽度，并且第二单元块的第二沟道在以下中的至少一个方面不同于第一沟道：沟道宽度、或到另一相邻沟道的距离。
附图说明
9.图1是示意性示出根据发明构思的一些示例实施方式的包括半导体器件的电子系统的图。
10.图2是示意性示出根据发明构思的一些示例实施方式的包括半导体器件的电子系统的透视图。
11.图3和图4是示意性示出根据发明构思的一些示例实施方式的半导体封装的截面图。
12.图5是示出根据发明构思的一些示例实施方式的半导体器件的框图。
13.图6是示出根据发明构思的一些示例实施方式的半导体器件的一部分的平面图。
14.图7是放大的平面图，其示出了图6的两个部分，并示出了根据发明构思的一些示例实施方式的半导体器件的垂直沟道的示例布置。
15.图8是沿着图6的线i-i'截取的截面图，以示出根据发明构思的一些示例实施方式的半导体器件的一部分。
16.图9是示出根据发明构思的一些示例实施方式的半导体器件的一部分的平面图。
17.图10是放大的平面图，其示出了图9的两个部分，并示出了根据发明构思的一些示例实施方式的半导体器件的垂直沟道的示例布置。
18.图11是沿着图9的线i-i'截取的截面图，以示出根据发明构思的一些示例实施方式的半导体器件的一部分。
19.图12是示出根据发明构思的一些示例实施方式的半导体器件的一部分的平面图。
20.图13是放大的平面图，其示出了图12的两个部分，并示出了根据发明构思的一些示例实施方式的半导体器件的垂直沟道的示例布置。
21.图14是沿着图12的线i-i'截取的截面图，以示出根据发明构思的一些示例实施方式的半导体器件的一部分。
22.图15是示出根据发明构思的一些示例实施方式的半导体器件的一部分的平面图。
23.图16是沿着图15的线ii-ii'截取的截面图，以示出根据发明构思的一些示例实施方式的半导体器件的一部分。
24.图17是示出根据发明构思的一些示例实施方式的半导体器件的一部分的平面图。
25.图18是沿着图17的线iii-iii'截取的截面图，以示出根据发明构思的一些示例实施方式的半导体器件的一部分。
26.图19和图20是示出根据发明构思的一些示例实施方式的半导体器件的一部分的平面图。
27.图21、图22和图23是示出根据发明构思的一些示例实施方式的半导体器件的截面图。
具体实施方式
28.现在将参考附图更全面地描述发明构思的一些示例性实施方式，在附图中示出了一些示例性实施方式。
29.图1是示意性示出根据发明构思的一些示例实施方式的包括半导体器件的电子系统的图。
30.参考图1，根据发明构思的一些示例实施方式的电子系统1000可以包括彼此电连接的半导体器件1100和控制器1200。电子系统1000可以是或可以包括包含一个或更多个半导体器件1100的存储器件、和/或包含该存储器件的电子器件。例如，电子系统1000可以是或可以包括其中提供了至少一个半导体器件1100的固态驱动器(ssd)器件、通用串行总线(usb)、计算系统、医疗系统或通信系统中的至少一个。
31.半导体器件1100可以是或者可以包括非易失性存储器件(例如，nand闪存器件)。半导体器件1100可以包括第一结构1100f和在第一结构1100f上的第二结构1100s。在一些示例实施方式中，第一结构1100f可以设置在第二结构1100s旁边。
32.第一结构1100f可以是或者可以包括或者对应于外围电路结构，该外围电路结构包括解码器电路1110、页缓冲器1120和逻辑电路1130。第二结构1100s可以是或可以包括存储单元结构，其包括位线bl、公共源极线csl、字线wl、第一和第二栅极上部线ul1和ul2、第一和第二栅极下部线ll1和ll2以及在位线bl和公共源极线csl之间的存储单元串cstr。
33.在第二结构1100s中，每个存储单元串cstr可以包括与公共源极线csl相邻的下晶体管lt1和lt2、与位线bl相邻的上晶体管ut1和ut2、以及设置在下晶体管lt1和lt2与上晶体管ut1和ut2之间的多个存储单元晶体管mct。根据各种示例实施方式，下晶体管lt1和lt2的数量以及上晶体管ut1和ut2的数量可以不同地改变。
34.在一些示例实施方式中，上晶体管ut1和ut2可以包括至少一个串选择晶体管，下晶体管lt1和lt2可以包括至少一个接地选择晶体管。第一和第二栅极下部线ll1和ll2可以分别用作下晶体管lt1和lt2的栅电极。字线wl可以分别用作存储单元晶体管mct的栅电极，并且第一和第二栅极上部线ul1和ul2可以分别用作上晶体管ut1和ut2的栅电极。
35.在一些示例实施方式中，下晶体管lt1和lt2可以包括串联连接的下擦除控制晶体管lt1和接地选择晶体管lt2。上晶体管ut1和ut2可以包括串联连接的串选择晶体管ut1和上擦除控制晶体管ut2。下擦除控制晶体管lt1和上擦除控制晶体管ut2中的至少一个可用于执行擦除操作，其中栅致漏极泄漏(gidl)现象用于将存储在存储单元晶体管mct中的数据擦除/清零。
36.公共源极线csl、第一和第二栅极下部线ll1和ll2、字线wl以及第一和第二栅极上部线ul1和ul2可以通过从第一结构1100f延伸到第二结构1100s的第一连接线1115电连接
到解码器电路1110。位线bl可以通过从第一结构1100f延伸到第二结构1100s的第二连接线1125电连接到页缓冲器1120。
37.在第一结构1100f中，解码器电路1110和页缓冲器1120可以被配置为控制控制操作，该控制操作通过选择存储单元晶体管对至少一个存储单元晶体管mct执行。解码器电路1110和页缓冲器1120可以由逻辑电路1130控制。半导体器件1100可以通过电连接到逻辑电路1130的输入/输出焊盘1101与控制器1200通信。输入/输出焊盘1101可以通过输入/输出连接线1135电连接到逻辑电路1130，输入/输出连接线1135被提供在第一结构1100f中并延伸到第二结构1100s中。
38.虽然未示出，但是第一结构1100f可以包括电压发生器(未示出)。电压发生器可以产生编程电压、读取电压、通过电压、验证电压等中的至少一个，其被使用或被需要以操作存储单元串cstr。这里，与读取电压、通过电压和验证电压中的任何一个相比，编程电压可以是相对高的电压(例如，20v至40v)。
39.在一些示例实施方式中，第一结构1100f可以包括高压晶体管(例如，具有高阈值电压的晶体管)和低压晶体管(例如，具有较低阈值电压的晶体管)。解码器电路1110可以包括连接到存储单元串cstr的字线wl的传输晶体管(pass transistor)。传输晶体管可以包括高压晶体管，其可以承受在编程操作期间施加到字线wl的高电压(例如，编程电压)，或可以在编程操作期间施加到字线wl的高电压(例如，编程电压)下操作。页缓冲器1120也可以是能够承受高电压的高压晶体管。
40.控制器1200可以包括处理器1210、nand控制器1220和主机接口1230。在一些示例实施方式中，电子系统1000可以包括多个半导体器件1100，并且在这种情况下，控制器1200可以控制半导体器件1100。
41.处理器1210可以控制包括控制器1200的电子系统1000的整体操作。处理器1210可以基于特定的固件和/或软件和/或硬件来操作，并且可以控制nand控制器1220来访问半导体器件1100。nand控制器1220可以包括用于与半导体器件1100通信的nand接口1221。nand接口1221可以用于发送和接收控制半导体器件1100的控制命令，和/或要写入半导体器件1100的存储单元晶体管mct中或从半导体器件1100的存储单元晶体管mct读取的数据，等等。主机接口1230可以被配置为允许电子系统1000和外部主机之间的通信。当通过主机接口1230从外部主机接收到控制命令时，处理器1210可以响应于该控制命令来控制半导体器件1100。
42.图2是示意性示出根据发明构思的一些示例实施方式的包括半导体器件的电子系统的透视图。
43.参考图2，根据发明构思的一些示例实施方式的电子系统2000可以包括主板2001和安装在主板2001上的控制器2002、至少一个半导体封装2003以及dram 2004。半导体封装2003和dram 2004可以通过形成在主板2001中的互连图案2005连接到控制器2002并彼此连接。
44.主板2001可以包括连接器2006，其包括联接到外部主机的多个引脚。在连接器2006中，引脚的数量和/或布置可以取决于电子系统2000和外部主机之间的通信接口。在一些示例实施方式中，电子系统2000可以根据诸如通用串行总线(usb)、外围组件互连高速(pci-express)、串行高级技术附件(sata)、通用闪存(ufs)m-phy等的接口中的一个与外部
主机通信。在一些示例实施方式中，电子系统2000可以由通过连接器2006从外部主机供应的电力来驱动。电子系统2000还可以包括电力管理集成电路(pmic)(未示出)，其将从外部主机供应的电力分配给控制器2002和半导体封装2003。
45.控制器2002可以被配置为控制对半导体封装2003的写入或读取操作，并提高电子系统2000的操作速度。
46.dram 2004可以是或可以包括缓冲存储器，其减轻或有助于减轻由用作数据存储器件的半导体封装2003与外部主机之间的速度差异引起的技术困难。在一些示例实施方式中，电子系统2000中的dram 2004可以用作高速缓冲存储器，并且可以提供存储空间以在对半导体封装2003的控制操作期间临时存储数据。在电子系统2000包括dram 2004的情况下，除了控制半导体封装2003的nand控制器之外，控制器2002还可以包括控制dram2004的dram控制器；或者，可以有一个控制器来控制dram 2004和半导体封装2003。
47.半导体封装2003可以包括彼此间隔开的第一半导体封装2003a和第二半导体封装2003b。第一半导体封装2003a和第二半导体封装2003b中的每个可以是包括多个半导体芯片2200的半导体封装。第一半导体封装2003a和第二半导体封装2003b中的每个可以包括封装基板2100、在封装基板2100上的半导体芯片2200、设置在半导体芯片2200的相应底表面上的粘合层2300、将半导体芯片2200电连接到封装基板2100的连接结构2400、以及设置在封装基板2100上以覆盖半导体芯片2200和连接结构2400的模制层2500。
48.封装基板2100可以是或者可以包括印刷电路板，该印刷电路板包括封装上焊盘2130。每个半导体芯片2200可以包括输入/输出焊盘2210。输入/输出焊盘2210可以对应于图1的输入/输出焊盘1101。每个半导体芯片2200可以包括栅极堆叠3210和垂直结构3220。根据发明构思的一些示例实施方式，每个半导体芯片2200可以包括半导体器件，这将在下面描述。
49.在一些示例实施方式中，连接结构2400可以是将输入/输出焊盘2210电连接到封装上焊盘2130的接合线。因此，在第一半导体封装2003a和第二半导体封装2003b中的每个中，半导体芯片2200可以以接合线方式彼此电连接，并且可以电连接到封装基板2100的封装上焊盘2130。替代地或附加地，在一些示例实施方式中，第一半导体封装2003a和第二半导体封装2003b中的每个中的半导体芯片2200可以通过包括贯穿硅通路(tsv)的连接结构而不是通过以接合线形式提供的连接结构2400来彼此电连接。
50.在一些示例实施方式中，控制器2002和半导体芯片2200可以包括在单个封装中。在一些示例实施方式中，控制器2002和半导体芯片2200可以安装在单独的中介基板(interposer substrate)上，该中介基板与主板2001无关地被制备并且可以通过提供在中介基板中的互连线彼此连接。
51.图3和图4是示意性示出根据发明构思的一些示例实施方式的半导体封装的截面图。例如，图3和图4是沿着图2的线i-i'截取的截面图，并且示出了图2的半导体封装的两个不同示例。
52.参考图3，在半导体封装2003中，封装基板2100可以是或者可以包括印刷电路板。封装基板2100可以包括封装基板主体部分2120、设置在封装基板主体部分2120的顶表面上的封装上焊盘(例如，图2的封装上焊盘2130)、设置在封装基板主体部分2120的底表面上或通过封装基板主体部分2120的底表面暴露的下焊盘2125、以及提供在封装基板主体部分
2120中以将封装上焊盘2130电连接到下焊盘2125的内部线2135。封装上焊盘2130可以电连接到连接结构2400。下焊盘2125可以通过导电连接部分2800连接到提供在电子系统2000的主板2001中的互连图案2005，如图2和图3所示。
53.每个半导体芯片2200可以包括半导体基板3010以及顺序堆叠在半导体基板3010上的第一结构3100和第二结构3200。第一结构3100可以包括外围电路区域，在该外围电路区域中提供外围线3110。第二结构3200可以包括源极结构3205、在源极结构3205上的堆叠3210、穿透堆叠3210的垂直结构3220和分离结构、电连接到垂直结构3220的位线3240、以及电连接到堆叠3210的字线wl(例如，图1的wl)的单元接触插塞3235。第一和第二结构3100和3200以及半导体芯片2200中的每个可以进一步包括将在下面描述的分离结构。
54.每个半导体芯片2200可以包括穿透线3245，其电连接到第一结构3100的外围线3110并且延伸到第二结构3200中。穿透线3245可以设置在堆叠3210的外部，并且在一些示例实施方式中，穿透线3245可以被提供成进一步穿透堆叠3210。每个半导体芯片2200还可以包括输入/输出焊盘(例如，见图2的2210)，其电连接到第一结构3100的外围线3110。
55.参考图4，在半导体封装2003a中，每个半导体芯片2200a可以包括半导体基板4010、在半导体基板4010上的第一结构4100、以及提供在第一结构4100上并以晶片接合方式与第一结构4100接合的第二结构4200。
56.第一结构4100可以包括外围电路区域，其中提供了外围线4110和第一结结构4150。第二结构4200可以包括源极结构4205、在源极结构4205和第一结构4100之间的堆叠4210、穿过堆叠4210的垂直结构4220和分离结构、以及第二结结构4250，该第二结结构4250分别电连接到垂直结构4220和堆叠4210的字线wl(例如，图1的wl)。例如，第二结结构4250可以通过电连接到垂直结构4220的位线4240和电连接到字线wl(例如，图1的wl)的单元接触插塞4235分别电连接到垂直结构4220和字线wl(例如，图1的wl)。第一结构4100的第一结结构4150可以与第二结构4200的第二结结构4250接触并联接。第一结结构4150和第二结结构4250的联接部分可以由例如铜(cu)形成或包括铜(cu)；然而，示例实施方式不限于此。
57.每个半导体芯片2200a还可以包括输入/输出焊盘(例如，图2的2210)，其电连接到第一结构4100的外围线4110。
58.多个图3的半导体芯片2200可以通过连接结构2400彼此电连接，多个图4的半导体芯片2200a可以通过连接结构2400彼此电连接，或者图3的半导体芯片2200和图4的半导体芯片2200a可以通过连接结构2400彼此电连接，连接结构2400以接合线的形式提供。替代地或附加地，在一些示例实施方式中，与图3的半导体芯片2200或图4的半导体芯片2200a提供在同一半导体封装中的半导体芯片可以通过包括贯穿硅通路(tsv)的连接结构彼此电连接。
59.图3的第一结构3100或图4的第一结构4100可以对应于下面将要描述的一些示例实施方式中的外围电路结构，并且图3的第二结构3200和/或图4的第二结构4200可以对应于下面将要描述的一些示例实施方式中的单元阵列结构。
60.图5是示出根据发明构思的一些示例实施方式的半导体器件的框图。
61.参考图5，半导体器件1100可以包括多个存储单元片(mat)mat1、mat2、mat3和mat4，多个解码器电路dec1、dec2、dec3和dec4，多个页缓冲器pbr1、pbr2、pbr3和pbr4以及至少一个控制逻辑ctrl。如上所述，半导体器件1100可以是非易失性存储器件(例如，nand
闪存器件)。
62.存储单元片mat1、mat2、mat3和mat4中的每个可以包括多个存储块blk0、blk1、blk2、
…
、blkn。存储块blk0、blk1、blk2、
…
、blkn中的每个可以包括多个页(未示出)。
63.半导体器件1100可以被配置为在每页、每个块和/或每个存储单元片上执行特定的(或者替代地，预定的)操作。例如，半导体器件1100可以在每页上执行数据读取操作，和/或在每个块上执行数据擦除操作，和/或在每个存储单元片上执行单独的数据操作(例如，写入/读取/擦除操作中的至少一个)。
64.每个存储块blk0、blk1、blk2、
…
、blkn可以包括多个存储单元mct(例如，见图1)，这些存储单元分别提供在字线wl(例如，见图1)和位线bl(例如，见图1)的交叉点处。这里，每个存储单元mct(例如，见图1)可以配置为存储一位或更多位的数据。存储单元mct可以是单级单元，或者可以是多级单元，或者可以是三级单元；然而，示例实施方式不限于此，并且存储单元mct可以存储一位或更多位。图5的存储块可以对应于下面将要描述的一些示例实施方式中的单元块。
65.存储单元片mat1、mat2、mat3和mat4可以连接到解码器电路dec1、dec2、dec3和dec4以及页缓冲器pbr1、pbr2、pbr3和pbr4。
66.解码器电路dec1、dec2、dec3和dec4可以接收和解码公共地址，并且可以基于解码结果选择每个存储单元片ma1、ma2、ma3和ma4中的存储块blk0、blk1、blk2、
…
、blkn之一。
67.页缓冲器pbr1、pbr2、pbr3和pbr4可以通过多条位线分别连接到存储单元片。每个页缓冲器可以在选定的存储块中临时存储数据，该数据将被编程在对应于输入地址的存储单元中，和/或从对应于输入地址的存储单元中读取。
68.控制逻辑ctrl可以连接到解码器电路dec1、dec2、dec3和dec4以及页缓冲器pbr1、pbr2、pbr3和pbr4。控制逻辑ctrl可以基于从外部提供的控制信号来控制写入和/或读取和/或擦除操作。
69.图6是示出根据发明构思的一些示例实施方式的半导体器件的一部分的平面图。图7是放大的平面图，其示出了图6的两个部分，并示出了根据发明构思的一些示例实施方式的半导体器件的垂直沟道的示例布置。图8是沿着图6的线i-i'截取的截面图，以示出根据发明构思的一些示例实施方式的半导体器件的一部分。
70.参考图6、图7和图8，第一单元块blk1和第二单元块blk2可以提供在基板100上。第一单元块blk1可以包括设置在基板100上的第一电极结构st1，以及提供为穿透第一电极结构st1的第一沟道vc1a、vc1b、vc1c、vc1d和vc1e。第二单元块blk2可以包括设置在基板100上的第二电极结构st2，以及提供为穿透第二电极结构st2的第二沟道vc2a、vc2b、vc2c、vc2d和vc2e。
71.在一些示例实施方式中，多个第一单元块blk1可以提供在参考图5描述的每个存储单元片mat1、mat2和mat3的中心区域中，第二单元块blk2可以提供在图5的每个存储单元片mat1、mat2和mat3的边缘区域中。例如，图6中描述的第一单元块blk1可以对应于图5中标记为blk0的块。
72.基板100可以包括半导体材料(例如掺杂或未掺杂的单晶硅或多晶硅或非晶硅)、绝缘材料(例如玻璃)和覆盖有绝缘材料的半导体或导电材料中的至少一种。例如，基板100可以是或可以包括第一导电类型(例如，p型)的硅晶片。
73.第一和第二电极结构st1和st2可以在第一方向d1上彼此平行地延伸，并且可以在垂直于第一方向d1的第二方向d2上彼此间隔开。这里，第一和第二方向d1和d2可以平行于基板100的顶表面/水平面。
74.第一电极结构st1可以在第二方向d2上具有第一宽度gw1，第二电极结构st2可以在第二方向d2上具有大于第一宽度gw1的第二宽度gw2。
75.第一电极结构st1可以包括在垂直于第一和第二方向d1和d2的第三方向d3上交替堆叠的绝缘层ild和第一电极ge1。第二电极结构st2可以包括在第三方向d3上交替堆叠的绝缘层ild和第二电极ge2。
76.第一和第二电极ge1和ge2可以由掺杂半导体材料(例如，诸如掺杂多晶硅等的掺杂硅)、金属(例如，钨、铜、铝等中的至少一种)、导电金属氮化物(例如，钛氮化物、钽氮化物等中的至少一种)和过渡金属(例如，钛、钽等中的至少一种)中的至少一种形成或可以包括这些材料中的至少一种。绝缘层ild可以包括硅氧化物层和/或低k电介质层。
77.公共源极区csr可以提供在基板100中并在第一和第二电极结构st1和st2的两侧。公共源极区csr可以平行于第一和第二电极结构st1和st2或者在第一方向d1上延伸，并且可以在第二方向d2上彼此间隔开。公共源极区csr可以通过用第二导电类型的杂质掺杂(例如注入)第一导电类型的基板100来形成，并且在一些示例实施方式中，公共源极区csr可以包含n型杂质(例如，砷(as)和/或磷(p))。
78.分离结构ss可以提供在第一和第二电极结构st1和st2的两侧。例如，第一和第二电极结构st1和st2中的每个可以设置在分离结构ss中的相邻分离结构之间。分离结构ss可以在第一方向d1上平行于第一和第二电极结构st1和st2延伸，并且可以在第二方向d2上具有基本均匀的宽度。分离结构ss可以具有位于比第一沟道vc1a至vc1e和第二沟道vc2a至vc2e的顶表面更高的水平的顶表面。分离结构ss可以包括覆盖第一和第二电极结构st1和st2的侧表面的绝缘层。
79.第一电极结构st1的第一电极ge1中的最上面的第一电极ge1可以通过绝缘分隔图案div彼此水平地间隔开。替代地或附加地，第二电极结构st2的第二电极ge2中的最上面的第二电极ge2可以通过绝缘分隔图案div彼此水平地间隔开。在一些示例实施方式中，绝缘分隔图案div可以由硅氧化物形成或包括硅氧化物。
80.第一沟道vc1a至vc1e可以提供在基板100上，以在第三方向d3上延伸并穿透第一电极结构st1。第二沟道vc2a至vc2e可以提供在基板100上，以在第三方向d3上(例如，垂直地)延伸并穿透第二电极结构st2。
81.参考图8，第一沟道vc1a至vc1e和第二沟道vc2a至vc2e中的每个可以包括垂直半导体图案和提供为围绕垂直半导体图案的侧表面的数据存储图案。例如，垂直半导体图案可以具有底部封闭的管形或通心粉形状。垂直半导体图案可以具有“u”形截面或杯形截面，并且垂直半导体图案的内部空间可以填充有绝缘材料。垂直半导体图案可以由半导体材料(例如，硅(si)、锗(ge)或其化合物)中的至少一种形成或包括所述半导体材料中的至少一种，并且可以是单晶或多晶的。包括半导体材料的垂直半导体图案可以用作参考图1描述的上晶体管ut1和ut2、存储单元晶体管mct以及下晶体管lt1和lt2的沟道区域。
82.数据存储图案可以包括隧道绝缘层、电荷存储层和阻挡绝缘层，它们构成nand闪存器件的数据存储元件。
83.在一些示例实施方式中，如图8所示，第一半导体柱sp1可以提供在第一沟道vc1a至vc1e与基板100之间，第二半导体柱sp2可以提供在第二沟道vc2a至vc2e与基板100之间。
84.第一和第二半导体柱sp1和sp2可以分别穿透提供在第一和第二电极结构st1和st2的最下层处的第一和第二电极ge1和ge2。第一和第二半导体柱sp1和sp2可以与基板100接触或直接接触，并且可以包括从基板100生长的外延层(例如，同质或异质外延层)，该外延层由半导体材料形成。第一和第二半导体柱sp1和sp2可以将第一沟道vc1a至vc1e和第二沟道vc2a至vc2e的垂直半导体图案电连接到基板100。第一和第二半导体柱sp1和sp2可以由硅(si)形成或包括硅(si)，但是在一些示例实施方式中，它们可以由锗(ge)、硅锗(sige)、iii-v族半导体化合物和ii-vi族半导体化合物中的至少一种形成或包括它们，并且可以是掺杂的或未掺杂的。
85.在一些示例实施方式中，第一单元块blk1中的第一沟道vc1a至vc1e可以以不同于第二单元块blk2中的第二沟道vc2a至vc2e的方式布置。
86.详细地，参考图6和图7，第一单元块blk1中的第一沟道vc1a至vc1e可以在第一和第二方向d1和d2上二维布置。第一沟道vc1a至vc1e可以构成或对应于多个第一列c1a、c1b、c1c、c1d和c1e，这些第一列c1a、c1b、c1c、c1d和c1e在第二方向d2上彼此间隔开，并且构成或对应于第一列c1a至c1e中的每个的第一沟道vc1a至vc1e可以在第一方向d1上布置。分别包括在第一列c1a至c1e中的相邻列中的第一沟道vc1a至vc1e可以在相对于第一和第二方向d1和d2倾斜的方向上(例如在分别与第一和第二方向d1和d2成45度的方向上)彼此间隔开。
87.作为示例，第一单元块blk1中的第一沟道vc1a至vc1e可以被布置为形成九个第一列c1a至c1e。然而，在一些示例实施方式中，第一列c1a至c1e的数量可以小于或大于九。在第一列c1a至c1e的每个中，第一沟道vc1a至vc1e可以在第一方向d1上彼此间隔开恒定距离。替代地或附加地，第一沟道vc1a至vc1e可以在第一方向d1上具有基本相同的沟道宽度(例如，宽度cd1)。
88.第一列c1a至c1e可以包括最靠近第一电极结构st1的相反两侧表面st1e的第一边缘列c1a，以及设置在第一边缘列c1a之间并且离相反两侧表面st1e最远的第一中心列c1e。替代地或附加地，第一列c1a至c1e可以包括第一中间列c1b、c1c和c1d，它们提供在第一边缘列c1a和第一中心列c1e之间。作为示例，在第一沟道vc1a至vc1e被布置为形成九个第一列c1a至c1e的情况下，三个第一中间列c1b、c1c和c1d可以提供在第一边缘列c1a和第一中心列c1e之间。
89.构成或对应于第一中心列c1e的第一沟道vc1e可以是虚设沟道，其不被用作存储单元的一部分。例如，虚设沟道可以不是电活性的，例如可以不连接到电活性部件。除了虚设沟道之外的其它沟道可以是电活性的有源沟道，并且可以用作存储单元的一部分。作为示例，构成第一中心列c1e的第一沟道vc1e可以是或对应于不连接到子位线sbl或位线bl的虚设沟道。第一沟道vc1a至vc1e可以被布置成关于第一中心列c1e的第一沟道vc1e具有镜像对称性。
90.在一些示例实施方式中，第一边缘列c1a的第一沟道vc1a可以与第一电极结构st1的一个侧表面st1e间隔开第一距离g1。
91.第一列c1a至c1e之间的距离s1a、s1b、s1c和s1d可以在从第一边缘列c1a朝向第一
中心列c1e的方向上减小(例如，s1a》s1b》s1c》s1d)。第一列c1a至c1e之间的距离s1a、s1b、s1c和s1d可以对应于构成第一列c1a至c1e的第一沟道vc1a至vc1e的中心之间的距离。
92.在第二方向d2上彼此相邻的第一沟道vc1a至vc1e之间的最小距离a1、b1、c1和d1可以在从第一边缘列c1a朝向第一中心列c1e的方向上减小(例如，a1》b1》c1》d1)。
93.在第二方向d2上测量的第一沟道vc1a至vc1e的宽度可以在从第一边缘列c1a朝向第一中心列c1e的方向上减小。这里，第一沟道vc1a至vc1e的宽度可以是在其顶部水平处测量的值。
94.替代地或附加地，第一边缘列c1a的第一沟道vc1a的宽度w1a可以大于第一中心列c1e的第一沟道vc1e的宽度w1e。与第一边缘列c1a相邻的第一中间列c1b的第一沟道vc1b的宽度可以小于第一边缘列c1a的第一沟道vc1a的宽度w1a。与第一中心列c1e相邻的第一中间列c1d的第一沟道vc1d的宽度可以大于第一中心列c1e的第一沟道vc1e的宽度w1e。
95.根据图6和图7所示的一些示例实施方式，在第二单元块blk2中，第二沟道vc2a至vc2e可以在第一和第二方向d1和d2上二维布置。第二沟道vc2a至vc2e可以构成多个第二列c2a、c2b、c2c、c2d和c2e，它们在第二方向d2上彼此间隔开，并且构成或对应于第二列c2a至c2e中的每个的第二沟道vc2a至vc2e可以在第一方向d1上布置。分别包括在第二列c2a至c2e中的相邻第二列c2a至c2e中的第二沟道vc2a至vc2e可以在相对于第一和第二方向d1和d2倾斜的方向上彼此间隔开。作为示例，类似于第一单元块blk1，第二单元块blk2中的第二沟道vc2a至vc2e可以被布置为形成九个第二列c2a至c2e。例如，第二单元块blk2中的第二沟道vc2a至vc2e的数量可以等于第一单元块blk1中的第一沟道vc1a至vc1e的数量。在第二列c2a至c2e的每个中，第二沟道vc2a至vc2e可以在第一方向d1上彼此间隔开恒定距离。替代地或附加地，第二沟道vc2a至vc2e可以在第一方向d1上具有基本相同的宽度(例如，宽度cd2)。在一些示例实施方式中，在第一方向d1上测量的第二沟道vc2a至vc2e的宽度cd2可以基本上等于第一沟道vc1a至vc1e的宽度cd1。
96.第二列c2a至c2e可以包括最靠近第二电极结构st2的相反两侧表面st2e的第二边缘列c2a，以及设置在第二边缘列c2a之间并且离相反两侧表面st2e最远的第二中心列c2e。此外，第二列c2a至c2e还可以包括第二中间列c2b、c2c和c2d，它们设置在第二边缘列c2a和第二中心列c2e之间。在第二沟道vc2a至vc2e被布置为形成九个第二列c2a、c2b、c2c、c2d和c2e的情况下，三个第二中间列c2b、c2c和c2d可以提供在第二边缘列c2a和第二中心列c2e之间。
97.构成第二中心列c2e的第二沟道vc2e可以是虚设沟道，其不被用作存储单元的一部分。例如，构成第二中心列c2e的第二沟道vc2e可以是虚设沟道，其不连接到子位线sbl或位线bl。第二沟道vc2a至vc2e可以被布置成关于第二中心列c2e的第二沟道vc2e具有镜像对称性。
98.第二边缘列c2a的第二沟道vc2a可以与第二电极结构st2的一个侧表面st2e间隔开第二距离g2，并且这里，第二距离g2可以不同于第一距离g1。例如，第二距离g2可以大于第一距离g1。
99.在第二方向d2上测量的第二沟道vc2a至vc2e的宽度可以在从第二边缘列c2a朝向第二中心列c2e的方向上减小。这里，第二沟道vc2a至vc2e的宽度可以是在其顶部水平处的值。在一些示例实施方式中，第二边缘列c2a的第二沟道vc2a的宽度w2a可以基本上等于第
一边缘列c1a的第一沟道vc1a的宽度w1a。第二中心列c2e的第二沟道vc2e的宽度w2e可以基本上等于第一中心列c1e的第一沟道vc1e的宽度w1e。
100.第二列c2a至c2e之间的距离s2a、s2b、s2c和s2d可以在从第二边缘列c2a朝向第二中心列c2e的方向上减小(例如，s2a》s2b》s2c》s2d)。第二列c2a至c2e之间的距离s2a、s2b、s2c和s2d可以对应于构成第二列c2a至c2e的第二沟道vc2a至vc2e的中心之间的距离。
101.在一些示例实施方式中，第二列之间的距离s2a、s2b、s2c和s2d可以不同于第一列之间的距离s1a、s1b、s1c和s1d。
102.详细地，参考图7，第一边缘列c1a和与其相邻的第一中间列c1b之间的距离s1a可以不同于第二边缘列c2a和与其相邻的第二中间列c2b之间的距离s2a。作为示例，第一边缘列c1a和与其相邻的第一中间列c1b之间的距离s1a可以小于第二边缘列c2a和与其相邻的第二中间列c2b之间的距离s2a(例如，s1a《s2a)。第一中心列c1e和与其相邻的第一中间列c1d之间的距离s1d可以小于第二中心列c2e和与其相邻的第二中间列c2d之间的距离s2d(例如，s1d《s2d)。此外，第一中间列c1b、c1c和c1d中的相邻列之间的距离s1b或s1c可以小于第二中间列c2b、c2c和c2d中的相邻列之间的距离s2b或s2c(例如，s1b《s2b和s1c《s2c)。
103.在第二方向d2上彼此相邻的第二沟道vc2a至vc2e之间的最小距离a2、b2、c2和d2可以在从第二边缘列c2a朝向第二中心列c2e的方向上减小(例如，a2》b2》c2》d2)。
104.在一些示例实施方式中，第一中间列c1b的与第一边缘列c1a相邻的第一沟道vc1b可以与第一边缘列c1a的第一沟道vc1a间隔开第一最小距离a1。第二中间列c2b的与第二边缘列c2a相邻的第二沟道vc2b可以与第二边缘列c2a的第二沟道vc2a间隔开第二最小距离a2。这里，第一最小距离a1和第二最小距离a2可以彼此不同。
105.第一中心列c1e的第一沟道vc1e与第一中间列c1d的与第一中心列c1e相邻的第一沟道vc1d之间的最小距离d1可以不同于第二中心列c2e的第二沟道vc2e与第二中间列c2d的与第二中心列c2e相邻的第二沟道vc2d之间的最小距离d2。
106.替代地或附加地，第一中间列c1b、c1c和c1d中相邻的第一中间列的第一沟道vc1b、vc1c和vc1d之间的最小距离b1和c1可以不同于第二中间列c2b、c2c和c2d中相邻的第二中间列的第二沟道vc2b、vc2c和vc2d之间的最小距离b2和c2(例如，b1≠b2和c1≠c2)。
107.如上所述，由于第二单元块blk2的第二沟道vc2a至vc2e以不同于第一单元块blk1的第一沟道vc1a至vc1e的方式布置，因此可以防止或抑制工艺故障(例如，诸如基板100未被沟道孔打开的故障)的概率和/或影响，该工艺故障可能在第二单元块blk2的第二沟道vc2a至vc2e形成在图5的存储单元片mat1、mat2、mat3和mat4中的每个的边缘区域中时发生。
108.进一步参考图8，第一至第三上绝缘层130、140和150可以顺序堆叠在第一和第二电极结构st1和st2上。
109.第一下位线接触插塞bct1a可以被提供为穿透第一和第二上绝缘层130和140，并且可以连接到第一沟道vc1a至vc1e，第二下位线接触插塞bct2a可以被提供为穿透第一和第二上绝缘层130和140，并且可以连接到第二沟道vc2a至vc2e。
110.子位线sbl可以设置在第二上绝缘层140上。子位线sbl可以是在第二方向d2上伸长的图案，并且可以连接到第一或第二下位线接触插塞bct1a或bct2a。
111.位线bl可以设置在第三上绝缘层150上，以与第一和第二电极结构st1和st2交叉
并在第二方向d2上延伸。位线bl可以通过第一和第二上位线接触插塞bct1b和bct2b连接到子位线sbl。
112.子位线sbl之一可以通过第一和第二下位线接触插塞bct1a和bct2a连接到在第二方向d2上彼此相邻的第一和第二边缘列c1a和c2a的第一和第二沟道vc1a和vc2a。
113.图9是示出根据发明构思的一些示例实施方式的半导体器件的一部分的平面图。图10是放大的平面图，其示出了图9的两个部分，并示出了根据发明构思的一些示例实施方式的半导体器件的垂直沟道的示例布置。图11是沿着图9的线i-i'截取的截面图，以示出根据发明构思的一些示例实施方式的半导体器件的一部分。
114.为了简明的描述，与先前参考图6、图7和图8描述的元件相同的元件可以由相同的附图标记标识，而不重复其重复描述。
115.根据图9、图10和图11所示的一些示例实施方式，如上所述，第一电极结构st1可以具有第一宽度gw1，第二电极结构st2可以具有第二宽度gw2，第二宽度gw2大于第一宽度gw1。在第一单元块blk1中，第一沟道vc1a至vc1e可以构成九个第一列c1a至c1e(例如，见图7)，并且在第二单元块blk2中，第二沟道vc2a至vc2e可以构成九个第二列c2a至c2e(例如，见图7)。
116.第一边缘列c1a的第一沟道vc1a可以与第一电极结构st1的一个侧表面st1e间隔开第一距离g1。第二边缘列c2a的第二沟道vc2a可以与第二电极结构st2的一个侧表面st2e间隔开第二距离g2，并且这里，第二距离g2可以基本上等于第一距离g1。
117.第二边缘列c2a的第二沟道vc2a的宽度w2a可以不同于第一边缘列c1a的第一沟道vc1a的宽度w1a。例如，第二边缘列c2a的第二沟道vc2a的宽度w2a可以大于第一边缘列c1a的第一沟道vc1a的宽度w1a(例如，w1a《w2a)。
118.第二中心列c2e的第二沟道vc2e的宽度w2e可以不同于第一中心列c1e的第一沟道vc1e的宽度w1e。例如，第二中心列c2e的第二沟道vc2e的宽度w2e可以大于第一中心列c1e的第一沟道vc1e的宽度w1e(例如，w1e《w2e)。
119.此外，如上所述，第一沟道vc1a至vc1e的宽度可以在从第一边缘列c1a朝向第一中心列c1e的方向上减小(例如，w1a》w1b》w1c》w1d》w1e)。第二沟道vc2a至vc2e的宽度可以在从第二边缘列c2a朝向第二中心列c2e的方向上减小(例如，w2a》w2b》w2c》w2d》w2e)。
120.如上所述，在第二方向d2上彼此相邻的第一沟道vc1a至vc1e之间的最小距离a1、b1、c1和d1可以在从第一边缘列c1a朝向第一中心列c1e的方向上减小(例如，a1》b1》c1》d1)。
121.在第二方向d2上彼此相邻的第二沟道vc2a至vc2e之间的最小距离a2、b2、c2和d2可以在从第二边缘列c2a朝向第二中心列c2e的方向上减小(例如，a2》b2》c2》d2)。
122.图12是示出根据发明构思的一些示例实施方式的半导体器件的一部分的平面图。图13是放大的平面图，其示出了图12的两个部分，并示出了根据发明构思的一些示例实施方式的半导体器件的垂直沟道的示例布置。图14是沿着图12的线i-i'截取的截面图，以示出根据发明构思的一些示例实施方式的半导体器件的一部分。
123.为了简明的描述，与先前参考图6、图7和图8描述的元件相同的元件可以由相同的附图标记标识，而不重复其重复描述。
124.参考图12、图13和图14，第一电极结构st1可以具有第一宽度gw1，第二电极结构
st2可以具有第二宽度gw2，第二宽度gw2大于第一宽度gw1。在第一单元块blk1中，第一沟道vc1a至vc1e可以构成九个第一列，并且在第二单元块blk2中，第二沟道vc2a至vc2d可以构成八个第二列。换句话说，第二单元块blk2中的第二列的数量可以小于第一单元块blk1中的第一列的数量。
125.第二列可以包括与第二电极结构st2的相反两侧表面st2e的相邻第二边缘列、与绝缘分隔图案div相邻的第二中心列以及在第二边缘列和第二中心列之间的第二中间列。换句话说，第二中心列可以提供在绝缘分隔图案div的两侧，并且绝缘分隔图案div插设在其间。在第二单元块blk2中，第二列可以被布置成关于绝缘分隔图案div具有镜像对称性。
126.如上所述，在第二方向d2上测量的第二沟道vc2a至vc2d的宽度可以在从第二边缘列朝向第二中心列的方向上逐渐减小(例如，w2a》w2b》w2c》w2d)。
127.第二边缘列的第二沟道vc2a可以与第二电极结构st2的一个侧表面st2e间隔开第二距离g2。第二距离g2可以大于第一电极结构st1的一个侧表面st1e与第一边缘列的第一沟道vc1a之间的第一距离g1。
128.图15是示出根据发明构思的一些示例实施方式的半导体器件的一部分的平面图。图16是沿着图15的线ii-ii'截取的截面图，以示出根据发明构思的一些示例实施方式的半导体器件的一部分。
129.参考图15和图16，基板100可以包括单元阵列区域car、连接区域cnr和虚设区域dmy。连接区域cnr可以在平行于基板100的顶表面的第一方向d1上与单元阵列区域car相邻地提供。虚设区域dmy可以在平行于基板100的顶表面并且不平行于第一方向d1的第二方向d2上与单元阵列区域car相邻地提供。
130.第一单元块blk1可以提供在单元阵列区域car的中心部分中，第二单元块blk2可以提供在单元阵列区域car的边缘部分中。虚设单元块dblk可以提供在基板100的虚设区域dmy上。尽管示出了一个第二单元块blk2和一个虚设单元块dblk，但是第二单元块blk2的数量和虚设单元块dblk的数量可以改变。
131.如上所述，每个第一单元块blk1可以包括第一电极结构st1和第一沟道vc1a至vc1e。第一单元块blk1的第一电极结构st1可以在第一方向d1上延伸，并且可以在第二方向d2上彼此间隔开，并且分离结构ss插设在其间。第一单元块blk1可以被配置为具有与上述第一单元块blk1基本相同的技术特征。例如，第一电极结构st1可以在第二方向d2上具有第一宽度gw1。
132.第二单元块blk2可以提供在第一单元块blk1和虚设单元块dblk之间。如上所述，第二单元块blk2可以包括第二电极结构st2和第二沟道vc2a至vc2e。第二单元块blk2可以被配置为具有与上述第二单元块blk2基本相同的技术特征。例如，第二电极结构st2可以在第二方向d2上具有第二宽度gw2，第二宽度gw2可以大于第一宽度gw1。
133.虚设块或虚设单元块dblk可以包括在第一方向d1上延伸的虚设电极结构dst和穿过虚设电极结构dst的多个虚设沟道dvc。虚设电极结构dst可以在第二方向d2上与第二电极结构st2相邻地提供，并且分离结构插设在其间。虚设电极结构dst可以包括虚设电极dge和绝缘层，它们在第三方向d3上交替堆叠在基板100上。虚设电极结构dst可以在第二方向d2上具有第三宽度gw3，并且这里，第三宽度gw3可以基本上等于第一电极结构st1的第一宽度gw1。换句话说，虚设电极结构dst的第三宽度gw3可以小于第二电极结构st2的第二宽度
gw2。
134.虚设沟道dvc可以在第三方向d3上穿透虚设电极结构dst。在一些示例实施方式中，虚设沟道dvc可以在与第一单元块blk1的第一沟道vc1a至vc1e基本相同的设计规则下布置。例如，虚设沟道dvc可以被布置为形成九列，类似于第一沟道vc1a至vc1e，并且可以被配置成具有与第一沟道vc1a至vc1e基本相同的特征。例如，虚设电极结构dst的侧表面和与虚设电极结构dst的侧表面相邻的虚设沟道彼此间隔开第三距离，第三距离基本上等于第一距离g1。
135.在一些示例实施方式中，虚设沟道dvc可以不连接到下位线接触插塞和上位线接触插塞，并且虚设沟道dvc的顶表面可以被第一上绝缘层130完全覆盖。
136.第一、第二和虚设电极结构st1、st2和dst可以提供为在连接区域cnr上在第一方向d1上形成阶梯结构。第一、第二和虚设电极结构st1、st2和dst的阶梯结构可以由第一、第二、虚设电极ge1、ge2和dge的端部限定。绝缘平坦化层120可以覆盖第一、第二和虚设电极ge1、ge2和dge的端部。
137.在第二方向d2上形成阶梯结构的虚设阶梯结构dstr可以设置在基板100的虚设区域dmy上。虚设阶梯结构dstr可以在第二方向d2上与虚设电极结构dst相邻地提供，并且分离结构ss插设在其间。绝缘平坦化层120可以覆盖虚设阶梯结构dstr的阶梯结构。虚设阶梯结构dstr可以包括交替堆叠在基板100上的绝缘层和导电层。
138.根据发明构思的一些示例实施方式，由于与虚设单元块dblk相邻的第二单元块blk2的第二沟道vc2a至vc2e以不同于第一沟道vc1a至vc1e的方式布置，因此可以防止和/或抑制和/或减少在包括提供在单元阵列区域的边缘区域中的第二沟道vc2a至vc2e的存储单元中发生故障的概率和/或故障的影响。
139.图17是示出根据发明构思的一些示例实施方式的半导体器件的一部分的平面图。图18是沿着图17的线iii-iii'截取的截面图，以示出根据发明构思的一些示例实施方式的半导体器件的一部分。
140.参考图17和图18，基板100可以包括单元阵列区域car、虚设单元阵列区域dcar和连接区域cnr。虚设单元阵列区域dcar可以在第一方向d1上提供在单元阵列区域car和连接区域cnr之间。
141.第一单元块blk1可以设置在基板100上，并且可以包括第一电极结构st1、第一沟道vc1、第一虚设沟道dvc1、第二虚设沟道dvc2和第三虚设沟道dvc3。
142.第一电极结构st1可以在第一方向d1上延伸，并且可以在连接区域cnr中具有阶梯结构。第一电极结构st1的阶梯结构可以由第一电极ge1的端部限定。
143.单元接触插塞cplg可以提供在连接区域cnr中，以分别连接到第一电极ge1的端部。单元接触插塞cplg可以具有基本上彼此共面的顶表面。单元接触插塞cplg可以电连接到下连接线lcl和上连接线ucl。
144.第一沟道vc1可以穿透单元阵列区域car中的第一电极结构st1。第一和第二虚设沟道dvc1和dvc2可以穿透虚设单元阵列区域dcar中的第一电极结构st1。第三虚设沟道dvc3可以穿透连接区域cnr中的第一电极结构st1和绝缘平坦化层120。
145.在第一单元块blk1中，第一虚设沟道dvc1或第一沟道vc1可以在第一和第二方向d1和d2上二维布置。
146.第一沟道vc1可以电连接到单元阵列区域car中在第二方向d2上延伸的位线bl。
147.在虚设单元阵列区域dcar中，第一虚设沟道dvc1可以具有与第一沟道vc1基本相同的宽度，并且可以以与第一沟道vc1相同的方式布置。第一虚设沟道dvc1的顶表面可以被第一上绝缘层130完全覆盖，因此可以不与位线bl或其他导电图案电连接或物理连接。
148.详细地，第一虚设沟道dvc1或第一沟道vc1可以构成或对应于在第一方向d1上顺序布置的多个行r1、r2、r3、r4、
……
。在行r1、r2、r3、r4
……
中的每个中，第一虚设沟道dvc1或第一沟道vc1可以在第二方向d2上彼此间隔开。
149.在奇数行r1、r3、
…
中的每个中的第一虚设沟道dvc1或第一沟道vc1的数量可以不同于偶数行r2、r4、
…
中的每个中的第一虚设沟道dvc1或第一沟道vc1的数量。例如，除了最靠近连接区域cnr的奇数行r1和偶数行r2之外，奇数行r1、r3、
……
可以由五个第一虚设沟道dvc1或第一沟道vc1组成，偶数行r2、r4、
……
可以由四个第一虚设沟道dvc1或第一沟道vc1组成。构成行r1、r2、r3、r4
……
中的每个的第一虚设沟道dvc1或第一沟道vc1的数量不限于此，并且可以根据半导体存储器件的集成密度而改变。
150.行r1、r2、r3、r4
……
中的第一行r1可以最靠近连接区域cnr。第一行r1中的第一虚设沟道dvc1的数量可以不同于第三行r3中的第一虚设沟道dvc1的数量。替代地或附加地，第二行r2中的第一虚设沟道dvc1的数量可以不同于第四行r4中的第一虚设沟道dvc1的数量。
151.第二虚设沟道dvc2可以在第一方向d1上最靠近连接区域cnr，并且可以在第二方向d2上最靠近分离结构ss。
152.第二虚设沟道dvc2可以具有比第一虚设沟道dvc1更大的宽度。替代地或附加地，第二虚设沟道dvc2的顶表面可以具有不同于第一虚设沟道dvc1的顶表面的形状。第二虚设沟道dvc2可以具有椭圆形顶表面和/或条形顶表面。
153.第三虚设沟道dvc3可以穿透第一电极ge1的端部。当在平面图中观察时，多个第三虚设沟道dvc3可以围绕单元接触插塞cplg中的相应一个设置。第三虚设沟道dvc3可以具有比第一虚设沟道dvc1大的宽度。第三虚设沟道dvc3可以具有椭圆形顶表面和/或条形顶表面。
154.如上所述，第一沟道vc1以及第一、第二和第三虚设沟道dvc1、dvc2和dvc3中的每个可以包括垂直半导体图案和数据存储图案，该数据存储图案被提供为围绕垂直半导体图案的侧表面。此外，穿透第一电极ge1中最下面的第一电极ge1的第一半导体柱sp1可以提供在第一沟道vc1和基板100之间，穿透第一电极ge1中最下面的第一电极ge1的第一、第二和第三虚设半导体柱dsp1、dsp2和dsp3可以分别提供在第一、第二和第三虚设沟道dvc1、dvc2和dvc3与基板100之间。
155.图19和图20是示出根据发明构思的一些示例实施方式的半导体器件的一部分的平面图。为了简明的描述，与先前参考图17和图18描述的元件相同的元件可以由相同的附图标记标识，而不重复其重复描述。
156.参考图19，由第一虚设沟道dvc1组成的多个行r1、r2、r3、r4、
…
，可以在第一方向d1上布置。奇数行中的第一虚设沟道dvc1的数量可以大于偶数行中的第一虚设沟道dvc1的数量，但是例外的是，最靠近连接区域cnr的第一行r1中的第一虚设沟道dvc1的数量可以小于第二行r2中的第一虚设沟道dvc1的数量。
157.第二虚设沟道dvc2可以具有比第一虚设沟道dvc1更大的宽度。每个第二虚设沟道dvc2可以具有椭圆形顶表面或条形顶表面，并且第二虚设沟道dvc2可以被设置成使得其长轴相对于第一方向d1和第二方向d2两者倾斜。
158.参考图20，第二虚设沟道dvc2可以具有比第一虚设沟道dvc1大的宽度，并且第二虚设沟道dvc2的顶表面可以具有圆形形状。
159.从第一电极ge1中最上面的第一电极ge1的侧表面到第二虚设沟道dvc2的距离可以小于到第一虚设沟道dvc1中最外面的第一虚设沟道dvc1的距离。换句话说，第二虚设沟道dvc2可以比第一虚设沟道dvc1更靠近连接区域cnr。
160.图21是示出根据发明构思的一些示例实施方式的半导体器件的截面图。为了简明的描述，先前参考图1至20描述的元件可以由相同的附图标记标识，而不重复其重复描述。
161.根据图21所示的一些示例实施方式，半导体器件可以包括外围电路结构ps和在外围电路结构ps上的单元阵列结构cs。
162.外围电路结构ps可以包括集成在半导体基板10的顶表面上的外围电路pc，以及被提供为覆盖外围电路pc的下绝缘层50。
163.在一些示例实施方式中，半导体基板10可以是或可以包括硅基板。
164.外围电路pc可以是行和列解码器、页缓冲器和控制电路。详细地，外围电路pc可以包括nmos晶体管和pmos晶体管。外围电路互连线可以通过外围接触插塞电连接到外围电路pc。
165.下绝缘层50可以提供在半导体基板10上。下绝缘层50可以覆盖外围电路pc以及电连接到外围电路pc的外围接触插塞和外围电路互连线。
166.下绝缘层50可以包括多个堆叠的绝缘层。例如，下绝缘层50可以包括硅氧化物层、硅氮化物层、硅氮氧化物层和/或低k电介质层中的至少一种。
167.单元阵列结构cs可以设置在下绝缘层50上。如上所述，单元阵列结构cs可以包括提供在基板100上的第一单元块blk1和第二单元块blk2。第一单元块blk1和第二单元块blk2可以被配置为具有与上述实施方式中相同的技术特征。
168.基板100可以设置在下绝缘层50的顶表面上。基板100可以由半导体材料、绝缘材料和导电材料中的至少一种形成，或包括半导体材料、绝缘材料和导电材料中的至少一种。在一些示例实施方式中，基板100可以由第一导电类型(例如，n型)的掺杂半导体材料和/或未掺杂或本征半导体材料形成，或包括第一导电类型(例如，n型)的掺杂半导体材料和/或未掺杂或本征半导体材料。基板100可以形成为具有多晶、非晶和单晶结构之一。
169.在一些示例实施方式中，源极结构cst可以提供在第一电极结构st1和基板100之间以及在第二电极结构st2和基板100之间。
170.源极结构cst可以包括源极导电图案sc和在源极导电图案sc上的导电支撑图案sp。源极结构cst可以平行于基板100的顶表面，并且可以在第一方向d1上从单元阵列区域car延伸。
171.源极导电图案sc可以由掺有第一导电类型的掺杂剂(例如，磷(p)或砷(as))的半导体材料形成，或包括掺有第一导电类型的掺杂剂(例如，磷(p)或砷(as))的半导体材料。例如，源极导电图案sc可以由掺有n型掺杂剂(诸如磷和砷中的至少一种)的半导体层形成或包括掺有n型掺杂剂(诸如磷和砷中的至少一种)的半导体层。源极导电图案sc可以与第
一和第二沟道的垂直半导体图案的侧表面接触。
172.导电支撑图案sp可以覆盖源极导电图案sc的顶表面，并且可以由第一导电类型(例如，n型)的掺杂半导体材料和/或未掺杂或本征半导体材料形成，或包括第一导电类型(例如，n型)的掺杂半导体材料和/或未掺杂或本征半导体材料。在单元阵列区域car中，导电支撑图案sp的部分可以穿透源极导电图案sc，并且可以与基板10的顶表面接触。
173.在第一沟道vc1a至vc1e和第二沟道vc2a至vc2e的每个中，数据存储图案的底表面可以位于比第一电极ge1和第二电极和ge2中最下面的第一和第二电极的底表面更低并且比源极导电图案sc的顶表面更高的水平。如这里所使用的，“更低”水平可以对应于更靠近基板100的表面的水平，而“更高”水平可以对应于更远离基板100的表面的水平。
174.图22是示出根据发明构思的一些示例实施方式的半导体器件的截面图。为了简明的描述，与先前参考图21描述的半导体器件相同的元件可以由相同的附图标记标识，而不重复其重复描述。
175.根据图22所示的一些示例实施方式，第一和第二电极结构st1和st2中的每个可以包括下电极结构lst和在下电极结构lst上的上电极结构ust。下电极结构lst可以包括垂直堆叠在基板100上的下电极ge1a和ge2a，以及插设在下电极ge1a之间以及下电极ge2a之间的下绝缘层ild1。
176.上电极结构ust可以包括垂直堆叠在下电极ge1a中最上面的下电极ge1a上的上电极ge1b，垂直堆叠在下电极ge2a中最上面的下电极ge2a上的上电极ge2b，以及插设在上电极ge1b之间以及上电极ge2b之间的上绝缘层ild2。上电极ge1b中的最下面的上电极ge1b以及上电极ge2b中的最下面的上电极ge2b可以设置在下绝缘层ild1中的最上面的下绝缘层ild1上。
177.第一沟道vc1a至vc1e和第二沟道vc2a至vc2e中的每个可以包括穿透下电极结构lst的下沟道、穿透上电极结构ust的上沟道、以及在下沟道和上沟道之间的扩展部分。扩展部分可以提供在下绝缘层ild1中的最上面的下绝缘层ild1中。第一沟道vc1a至vc1e和第二沟道vc2a至vc2e中的每个的直径可以在扩展部分附近突然增加。
178.图23是示出根据发明构思的一些示例实施方式的半导体器件的截面图。
179.参考图23，存储器件1400可以被提供为具有芯片到芯片(c2c)结构。对于c2c结构，包括单元阵列结构cell的上芯片可以在第一晶片上制造，包括外围电路结构peri的下芯片可以在不同于第一晶片的第二晶片上制造，并且上芯片和下芯片可以以接合方式彼此连接。在接合方式中，形成在上芯片的最上面的金属层中的接合金属可以电连接到形成在下芯片的最上面的金属层中的接合金属。例如，在接合金属由铜(cu)形成的情况下，接合方式可以是cu到cu的接合方式，但是在一些示例实施方式中，铝(al)或钨(w)可以用作接合金属。
180.存储器件1400的外围电路结构peri和单元阵列结构cell中的每个可以包括外部焊盘接合区域pa、字线接合区域wlba和位线接合区域blba。
181.外围电路结构peri可以包括第一基板1211、层间绝缘层1215、形成在第一基板1211中的多个电路器件1220a、1220b和1220c、分别连接到电路器件1220a、1220b和1220c的第一金属层1230a、1230b和1230c、以及形成在第一金属层1230a、1230b和1230c上的第二金属层1240a、1240b和1240c。在一些示例实施方式中，第一金属层1230a、1230b和1230c可以
由具有相对高电阻率的材料(例如钨)形成或包括该材料，第二金属层1240a、1240b和1240c可以由具有相对低电阻率的材料(例如铜)形成或包括该材料。
182.图23仅示出了第一金属层1230a、1230b和1230c以及第二金属层1240a、1240b和1240c，但是在一些示例实施方式中，至少一个金属层可以进一步形成在第二金属层1240a、1240b和1240c上。形成在第二金属层1240a、1240b和1240c上的至少一个附加金属层可以由比第二金属层1240a、1240b和1240c的材料(例如，铜)具有更低电阻率的材料(例如，铝)形成；然而，示例实施方式不限于此。
183.层间绝缘层1215可以设置在第一基板1211上，以覆盖电路器件1220a、1220b和1220c、第一金属层1230a、1230b和1230c以及第二金属层1240a、1240b和1240c，并且可以由绝缘材料(例如，硅氧化物和/或硅氮化物)中的至少一种形成或包括该绝缘材料。
184.下接合金属1271b和1272b可以形成在字线接合区域wlba中的第二金属层1240b上。在字线接合区域wlba中，外围电路结构peri的下接合金属1271b和1272b可以以接合方式电连接到单元阵列结构cell的上接合金属1371b和1372b，并且在一些示例实施方式中，下接合金属1271b和1272b以及上接合金属1371b和1372b可以由铝、铜和钨中的至少一种形成或包括铝、铜和钨中的至少一种。
185.单元阵列结构cell可以包括至少一个存储块。在上述一些示例实施方式中，单元阵列结构cell可以包括第一单元块和第二单元块。单元阵列结构cell可以包括第二基板1310和公共源极线1320。多条字线1331、1332、1333、1334、1335、1336、1337、1338(1330)可以在垂直于第二基板1310的顶表面的方向(例如，z轴方向)上堆叠在第二基板1310上。串选择线和接地选择线可以分别设置在字线1330上和在字线1330下方，并且字线1330可以设置在串选择线和接地选择线之间。
186.在位线接合区域blba中，可以提供沟道结构ch，以在垂直于第二基板1310的顶表面的方向(例如，z轴方向)上延伸，并穿透字线1330、串选择线和接地选择线。沟道结构ch可以包括数据存储层、沟道层和掩埋绝缘层，并且在这种情况下，第一金属层1350c和第二金属层1360c可以电连接到沟道层。例如，第一金属层1350c可以包括位线接触插塞，第二金属层1360c可以包括位线。在一些示例实施方式中，位线1360c可以在平行于第二基板1310的顶表面的第一方向(例如，y轴方向)上延伸。
187.在图23所示的一些示例实施方式中，其中提供了沟道结构ch和位线1360c的区域可以被定义为位线接合区域blba。在位线接合区域blba中，位线1360c可以电连接到电路器件1220c，电路器件1220c构成外围电路结构peri的页缓冲器1393。作为示例，位线1360c可以连接到单元阵列结构cell的上接合金属1371c和1372c，并且上接合金属1371c和1372c可以连接到下接合金属1271c和1272c，下接合金属1271c和1272c连接到页缓冲器1393的电路器件1220c。
188.在字线接合区域wlba中，字线1330可以在垂直于第一方向并且平行于第二基板1310的顶表面的第二方向(例如，x轴方向)上延伸，并且可以连接到多个单元接触插塞1341、1342、1343、1344、1345、1346、1347(1340)。单元接触插塞1340可以连接到在第二方向上延伸的字线1330的焊盘。第一金属层1350b和第二金属层1360b可以顺序连接到其上部连接到字线1330的单元接触插塞1340。在字线接合区域wlba中，单元接触插塞1340可以通过单元阵列结构cell的上接合金属1371b和1372b以及外围电路结构peri的下接合金属1271b
和1272b连接到外围电路结构peri。
189.在外围电路结构peri中，单元接触插塞1340可以电连接到构成或对应于行解码器1394的电路器件1220b。在一些示例实施方式中，构成或对应于行解码器1394的电路器件1220b的操作电压可以不同于构成或对应于页缓冲器1393的电路器件1220c的操作电压。作为示例，构成或对应于页缓冲器1393的电路器件1220c的操作电压可以高于构成或对应于行解码器1394的电路器件1220b的操作电压。
190.公共源极线接触插塞1380可以设置在外部焊盘接合区域pa中。公共源极线接触插塞1380可以由至少一种导电材料(例如，金属、金属化合物和诸如掺杂多晶硅的多晶硅中的至少一种)形成或包括该导电材料，并且可以电连接到公共源极线1320。第一金属层1350a和第二金属层1360a可以顺序堆叠在公共源极线接触插塞1380上。外部焊盘接合区域pa可以是或包括其中提供有公共源极线接触插塞1380、第一金属层1350a和第二金属层1360a的区域。
191.同时，输入/输出焊盘1205和1305可以设置在外部焊盘接合区域pa中。例如，参考图23，下绝缘层1201可以形成在第一基板1211下方以覆盖第一基板1211的底表面，并且第一输入/输出焊盘1205可以形成在下绝缘层1201上。第一输入/输出焊盘1205可以通过第一输入/输出接触插塞1203连接到外围电路结构peri的电路器件1220a、1220b和1220c中的至少一个，并且可以通过下绝缘层1201与第一基板1211分离。替代地或附加地，侧壁绝缘层(未示出)可以设置在第一输入/输出接触插塞1203和第一基板1211之间，以将第一输入/输出接触插塞1203与第一基板1211电分离。
192.参考图23，上绝缘层1301可以形成在第二基板1310上以覆盖第二基板1310的顶表面，并且第二输入/输出焊盘1305可以设置在上绝缘层1301上。第二输入/输出焊盘1305可以通过第二输入/输出接触插塞1303连接到外围电路结构peri的电路器件1220a、1220b和1220c中的至少一个。在一些示例实施方式中，第二输入/输出焊盘1305可以电连接到电路器件1220a。第二输入/输出接触插塞1303可以通过单元阵列结构cell的上接合金属1372a以及外围电路结构peri的下接合金属1271a和1272a连接到外围电路结构peri。
193.在一些示例实施方式中，第二基板1310和公共源极线1320可以形成为与提供有第二输入/输出接触插塞1303的区域间隔开。替代地或附加地，第二输入/输出焊盘1305可以在第三方向(例如，z轴方向)上不与字线1330重叠。参考图23，第二输入/输出接触插塞1303可以在平行于第二基板1310的顶表面的方向上与第二基板1310间隔开，以穿透单元阵列结构cell的层间绝缘层1315，并且可以连接到第二输入/输出焊盘1305。
194.在一些示例实施方式中，可以可选地提供第一输入/输出焊盘1205和第二输入/输出焊盘1305。作为示例，存储器件1400可以被配置为仅包括提供在第一基板1211上的第一输入/输出焊盘1205，或者仅包括提供在第二基板1310上的第二输入/输出焊盘1305。替代地，存储器件1400可以被配置为包括第一输入/输出焊盘1205和第二输入/输出焊盘1305两者。
195.用作虚设图案的金属图案可以提供在外部焊盘接合区域pa和位线接合区域blba中的外围电路结构peri的最上面的金属层中，或者可以不提供在最上面的金属层中。用作虚设图案的金属图案可以提供在外部焊盘接合区域pa和位线接合区域blba中的单元阵列结构cell的最下面的金属层中，或者可以不提供在最下面的金属层中。
196.存储器件1400可以包括提供在外部焊盘接合区域pa中的上金属图案1372a和下金属图案1273a，并且这里，下金属图案1273a可以形成在外围电路结构peri的最上面的金属层中，以对应于形成在单元阵列结构cell的最下面的金属层中的上金属图案1372a，或者具有与单元阵列结构cell的上金属图案1372a相同的形状。形成在外围电路结构peri的最上面的金属层中的下金属图案1273a可以不连接到外围电路结构peri中的任何接触插塞。在一些示例实施方式中，上金属图案1372a可以形成在单元阵列结构cell的最下面的金属层中并在外部焊盘接合区域pa中，以对应于形成在外围电路结构peri的最上面的金属层中的下金属图案1273a，或者具有与外围电路结构peri的下金属图案1273a相同的形状。上金属图案1371a可以形成在上金属图案1372a上以连接到第二金属层1360a。
197.下接合金属1271b和1272b可以形成在字线接合区域wlba中的第二金属层1240b上。在字线接合区域wlba中，外围电路结构peri的下接合金属1271b和1272b可以以接合方式电连接到单元阵列结构cell的上接合金属1371b和1372b。
198.此外，在位线接合区域blba中，上金属图案1392可以形成在单元阵列结构cell的最下面的金属层中，以对应于形成在外围电路结构peri的最上面的金属层中的下金属图案1252，或者具有与外围电路结构peri的下金属图案1252相同的形状。在一些示例实施方式中，在形成于单元阵列结构cell的最下面的金属层中的上金属图案1392上，可以不形成接触插塞。
199.根据发明构思的一些示例性实施方式，提供在每个存储单元片的边缘区域中的第二单元块的第二沟道可以以不同于提供在每个存储单元片的中心区域中的第一单元块的第一沟道的方式布置，因此，可以减少在形成第二单元块的第二沟道的工艺中可能发生的工艺故障(例如，沟道孔的未打开问题)的数量和/或重要性和/或影响和/或概率。因此，可以防止或减少包括第二沟道的存储单元在每个存储单元片的边缘区域失效的影响和/或数量和/或概率，从而提高半导体器件的可靠性。
200.示例实施方式不限于上述实施方式。例如，没有一个示例实施方式被解释为必然相互排斥。例如，一些示例实施方式可以包括参考一个或更多个附图描述的一个或更多个特征，并且还可以包括参考一个或更多个其他附图描述的一个或更多个其他特征。
201.以上公开的任何元件可以包括和/或实现在处理电路中，诸如包括逻辑电路的硬件；硬件/软件组合，诸如执行软件的处理器；或它们的组合。例如，更具体地，处理电路可以包括但不限于中央处理单元(cpu)、算术逻辑单元(alu)、数字信号处理器、微型计算机、现场可编程门阵列(fpga)、片上系统(soc)、可编程逻辑单元、微处理器、专用集成电路(asic)等。
202.虽然已经具体示出和描述了发明构思的一些示例实施方式，但是本领域普通技术人员将理解，在不脱离所附权利要求的精神和范围的情况下，可以在形式和细节上进行变化。
203.本技术要求于2021年3月10日在韩国知识产权局提交的第10-2021-0031480号韩国专利申请的优先权，其全部内容通过引用结合于此。