半导体结构及其制造方法与流程

1.本公开实施例涉及半导体技术领域，特别涉及一种半导体结构及其制造方法。


背景技术：

2.随着半导体技术的发展，制造出性能更优、集成度更高的半导体器件已成为了半导体加工过程中追求的主要方向。
3.然而，尺寸更小的半导体器件的制造工艺复杂，对加工设备的性能要求极高，并且，通过改进加工设备的性能从而提高加工精度的方式实现难度较大。
4.所以，对半导体器件结构的布局以及形成方式进行改进，是使半导体器件满足性能更优、尺寸更小的同时降低半导体器件加工难度的有效方式。


技术实现要素：

5.本公开实施例提供一种半导体结构及其制造方法，至少有利于提高半导体器件的性能并降低制造工艺难度。
6.本公开实施例一方面提供一种半导体结构，包括：基底；第一电极，第一电极位于基底上，第一电极围成朝向远离基底方向延伸的通孔；第二电极，第二电极至少位于通孔内；电容介质层，电容介质层位于第一电极与第二电极之间，第二电极、电容介质层以及第一电极构成电容结构；晶体管，晶体管位于电容结构上，且晶体管包括沿垂直于基底表面方向间隔排布的第一掺杂区和第二掺杂区，第一掺杂区与第二电极电连接，第一掺杂区和第二掺杂区的掺杂类型为n型或者p型中的一者，且第一掺杂区和第二掺杂区的掺杂类型相同；位线，位线位于晶体管上，且与第二掺杂区电连接。
7.在一些实施例中，还包括：绝缘层，电容结构位于绝缘层内，且绝缘层暴露出第二电极顶面；通孔远离第二电极的外侧壁与绝缘层相接触；通孔被第二电极和电容介质层共同填满，且第二电极顶面与电容介质层顶面齐平。
8.在一些实施例中，电容介质层还位于第一电极顶面以及绝缘层顶面，且第二电极顶面与电容介质层顶面齐平。
9.在一些实施例中，第二电极还位于通孔的外侧壁以及第一电极顶面，且第二电极包括：第一主体部，第一主体部位于通孔内；第二主体部，第二主体部位于通孔的外侧壁，第二主体部的材料与第一主体部的材料相同，且在平行于基底表面方向上，第一主体部的厚度大于第二主体部的厚度；电连接部，电连接部横跨第一主体部以及第二主体部，且与第一主体部顶面和第二主体部顶面相接触。
10.在一些实施例中，对于同一电容结构，第二电极为一体成型结构。
11.在一些实施例中，第一电极包括：侧边部，侧边部为通孔的侧壁部分；底连接部，底连接部为通孔平行于基底的底面部分；半导体结构还包括：电连接层，电连接层位于基底上，且电连接相邻的底连接部。
12.在一些实施例中，电连接层与底连接部为一体成型膜层，且电容介质层还位于电
连接层表面。
13.在一些实施例中，侧边部与底连接部为一体成型膜层，且电连接层还位于底连接部与基底之间。
14.在一些实施例中，晶体管还包括：沟道区，沟道区位于第一掺杂区与第二掺杂区之间，且沟道区、第一掺杂区以及第二掺杂区的材料至少包括igzo、iwo或者ito中的一种或多种；栅介质层，栅介质层环绕沟道区设置，且位于沟道区的侧壁表面；栅导电层，栅导电层环绕沟道区设置，且位于沟道区对应的栅介质层的侧壁表面。
15.本公开实施例另一方面还提供一种半导体结构的制造方法，包括：提供基底；在基底上形成第一电极，第一电极围成朝向远离基底方向延伸的通孔；形成第二电极，第二电极至少位于通孔内；形成电容介质层，电容介质层位于第一电极与第二电极之间，第二电极、电容介质层以及第一电极构成电容结构；形成晶体管，晶体管位于电容结构上，且晶体管包括沿垂直于基底表面方向间隔排布的第一掺杂区和第二掺杂区，第一掺杂区与第二电极电连接，第一掺杂区和第二掺杂区的掺杂类型为n型或者p型中的一者，且第一掺杂区和第二掺杂区的掺杂类型相同；形成位线，位线位于晶体管上，且与第二掺杂区电连接。
16.在一些实施例中，形成第一电极的步骤包括：在基底上形成绝缘膜，且绝缘膜内具有贯穿绝缘膜厚度的凹槽；形成第一电极，第一电极位于凹槽的底部和侧壁。
17.在一些实施例中，剩余绝缘膜作为绝缘层；形成电容介质层以及第二电极的步骤包括：形成电容介质层，电容介质层位于通孔底部和侧壁；形成第二电极层，第二电极层位于电容介质层表面且填充通孔。
18.在一些实施例中，形成电容介质层以及第二电极的步骤包括：去除剩余绝缘膜，露出通孔的外侧壁；形成电容介质层，电容介质层位于通孔的底部、内侧壁以及外侧壁；形成第二电极，第二电极位于电容介质层表面，且还位于通孔内以及通孔外侧壁上。
19.在一些实施例中，还包括：形成绝缘层，绝缘层位于基底上；形成绝缘层以及第二电极的工艺步骤包括：形成第一主体部和第二主体部，第一主体部位于通孔内，第二主体部位于通孔的外侧壁，第二主体部的材料与第一主体部的材料相同；在基底上形成绝缘层，绝缘层位于第二主体部侧壁；形成电连接部，电连接部横跨第一主体部以及第二主体部，且与第一主体部顶面和第二主体部顶面相接触，电连接部、第一主体部以及第二主体部共同构成第二电极。
20.在一些实施例中，在形成第一电极之前，还包括：在基底上形成电连接层，电连接层与第一电极电连接。
21.本公开实施例提供的技术方案至少具有以下优点：半导体结构的电容结构位于晶体管的下方，这种排布方式主要有以下两方面的优势：一方面，在形成晶体管后，可直接在露出的第二掺杂区上形成位线结构，相较于传统的埋入式位线，这种形成位线的工艺更加简单；另一方面，这种排布方式的电容结构克服了制造产线上对后道工艺的限制，那么即可实现电容结构与晶体结构的多层堆叠，增大存储容量，并且，在多层堆叠的情况下，降低了对单层结构缩小尺寸的要求，可适当增大单层结构的尺寸，降低工艺难度。此外，电容结构为柱状电容，在有限的空间内，第一电极与第二电极的相对面积更大，增大存储容量。
附图说明
22.一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，除非有特别申明，附图中的图不构成比例限制；为了更清楚地说明本公开实施例或传统技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
23.图1为本公开一实施例提供的半导体结构的竖直方向剖面结构示意图；
24.图2为图1所示实施例的电容结构的水平方向剖面结构图；
25.图3为本公开另一实施例提供的半导体结构的竖直方向剖面结构示意图；
26.图4为本公开另一实施例提供的半导体结构的竖直方向剖面结构示意图；
27.图5为本公开另一实施例提供的半导体结构的竖直方向剖面结构示意图；
28.图6为本公开另一实施例提供的半导体结构的竖直方向剖面结构示意图；
29.图7为本公开另一实施例提供的半导体结构的竖直方向剖面结构示意图；
30.图8为图7所示实施例的晶体管的水平方向剖面结构图；
31.图9为图7所示实施例不包括隔离层的俯视图；
32.图10至图25为本公开实施例提供的半导体结构的制备方法各步骤对应的结构示意图。
具体实施方式
33.由背景技术可知，通过改进加工设备的性能从而提高加工精度的方式实现难度较大，对半导体器件结构的布局以及形成方式进行改进，是使半导体器件满足性能更优的同时降低尺寸集成的有效方式。
34.为解决上述问题，本公开实施例提供了一种半导体结构及其制造方法，通过对电容结构和晶体管的位置关系的调整，使半导体结构的位线的加工工艺更加简单，并且，有利于实现存储器的3d(3dimensions)堆叠，增加半导体结构的集成密度。此外，通过增大第一电极与第二电极的相对面积，增大了电容容量，进而增大了存储容量。
35.下面将结合附图对本公开各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本公开各实施例中，为了使读者更好地理解本公开实施例而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本公开实施例所要求保护的技术方案。
36.图1为本公开一实施例提供的半导体结构的竖直方向剖面结构示意图；图2为图1所示实施例的电容结构的水平方向剖面结构图；图3为本公开另一实施例提供的半导体结构的竖直方向剖面结构示意图；图4为本公开另一实施例提供的半导体结构的竖直方向剖面结构示意图；图5为本公开另一实施例提供的半导体结构的竖直方向剖面结构示意图；图6为本公开另一实施例提供的半导体结构的竖直方向剖面结构示意图；图7为本公开另一实施例提供的半导体结构的竖直方向剖面结构示意图；图8为图7所示实施例的晶体管的水平方向剖面结构图；图9为图7所示实施例不包括隔离层的俯视图。
37.参考图1至图9，半导体结构包括：基底100；第一电极102，第一电极102位于基底100上，第一电极102围成朝向远离基底100方向延伸的通孔；第二电极104，第二电极104至
少位于通孔内；电容介质层103，电容介质层103位于第一电极102与第二电极104之间，第二电极104、电容介质层103以及第一电极102构成电容结构110；晶体管111，晶体管111位于电容结构110上，且晶体管111包括沿垂直于基底100表面方向间隔排布的第一掺杂区i和第二掺杂区iii，第一掺杂区i与第二电极104电连接，第一掺杂区i和第二掺杂区iii的掺杂类型为n型或者p型中的一者，且第一掺杂区i和第二掺杂区iii的掺杂类型相同；位线112，位线112位于晶体管111上，且与第二掺杂区iii电连接。
38.由于半导体结构包括垂直的全环绕栅极(gaa，gate-all-around)晶体管111，且晶体111管的制造工艺温度与电容结构110中的导电材料以及位线112的导电材料相兼容，使晶体管111可堆叠在电容结构110上或者位线112上，因而可构成3d堆叠的存储器件，有利于提高半导体结构的集成密度。此外，在3d堆叠的基础上，适当增大单层存储器件的尺寸，有利于降低制造难度。位线112位于晶体管111上，那么，相对于埋入式位线112，本实施例中叠加在晶体管111上的位线112形成方式更加简单。并且，由于第二电极104位于第一电极102围成的通孔内，对比于平面电容，朝向通孔内壁的第二电极104的外侧壁表面与第一电极102的通孔的内侧壁的相对面积更大，具有更大的电容容量。
39.参考图1，本实施例中，由于位于基底100上的第一电极102与基底100接触，为了提高第一电极102的电位稳定性，基底100可以为绝缘材料，例如，二氧化硅，氮氧化硅等，且基底100内可以具有导电层(图中未示出)。导电层与第一电极102电连接，用于引出第一电极102，并且，多个第一电极102可与同一导线层电连接，有利于节省走线空间，缩小半导体结构的尺寸。
40.在一些实施例中，基底100还可以为第一基底层114和第二基底层115构成的叠层结构，以与第一电极102接触的基底100为第二基底层115为例，第二基底层115层可以为绝缘材料，例如，氧化硅。且第二基底层115内可以具有用于引出第一电极102的导电层(图中未示出)。第一基底层114层为可直接进入制造环节生产半导体器件的材料，例如第一基底层114层可以为绝缘衬底上的硅(soi)、硅、锗、锗化硅、碳化硅、砷化镓或者蓝宝石等。
41.参考图1和图2，在一些实施例中，基底100上电容结构110的第一电极102围成的通孔为圆柱形通孔，即电容结构110为圆柱状电容，这种电容结构110具有平滑的侧面，有利于避免尖端放电现象。电容介质层103位于第一电极102的通孔的内侧表面以及底部，即电容介质层103也围成朝向远离基底100方向延伸的通孔。第二电极104填充电容介质层103围成的通孔，且第二电极104接近基底100的下表面与电容介质层103接触。在另一些实施例中，第一电极102围成的通孔可以为方形通孔或者其他形状的柱状孔，相对于平面电容，也具有较大的极板相对面积，可增大电容容量。
42.在一些实施例中，第一电极102与第二电极104为导电材料，例如氮化钛。在另一些实施例中，第一电极102与第二电极104的材料还可以为镍化铂、钛、钽、钴、铜、钨、氮化钽等导电材料中的至少一种。电容介质层103为绝缘的介电材料，例如，电容介质层103的材料为氧化硅、氧化钽、氧化铪、氧化锆、氧化铌、氧化钛、氧化钡、氧化锶、氧化钇、氧化镧、氧化镨或者钛酸锶钡等高介电常数材料中的至少一种。
43.此外，半导体结构包括多个沿平行于基底100顶面方向间隔排布的电容结构110，不同电容结构110相互分立。
44.继续参考图1，在一些实施例中，半导体结构还可以包括：绝缘层101，电容结构110
位于绝缘层101内，且绝缘层101暴露出第二电极104顶面；通孔远离第二电极104的外侧壁与绝缘层101相接触；通孔被第二电极104和电容介质层103共同填满，且第二电极104顶面与电容介质层103顶面齐平。
45.绝缘层101位于电容结构110之间，用于支撑电容结构110，并隔离相邻的电容结构110的第二电极102。其中，绝缘层101的材料包括氮化硅、氮氧化硅或者氧化硅中的至少一种。在一些实施例中，绝缘层101也可以为堆叠膜层结构，只要保证绝缘层101能够起到支撑和隔离目的即可，本公开实施例不对绝缘层101的结构具体限制。
46.在一些实施例中，电容介质层103还可以位于第一电极102的顶面，以使绝缘层101的顶面仅露出第二电极104，有利于避免出现后续加工工艺误差导致的第一电极102与晶体管111的第一掺杂区i产生电连接的情况。此外，第二电极104顶面与电容介质层103顶面平齐，保证了第一电极102与第二电极104的相对面积更大，有利于增大电容容量。可以理解的是，在另一些实施例中，第一电极102的顶面也可高于电容介质层103的顶面。
47.参考图3，在一些实施例中，电容介质层103还位于第一电极102顶面以及绝缘层101顶面，且第二电极104顶面与电容介质层103顶面齐平。
48.具体的，位于第一电极102顶面和绝缘层101顶面的电容介质层103可作为第二电极104的平坦化停止层，第二电极104仅位于电容介质层103的通孔内，且与电容介质层103顶面平齐，这不仅有利于简化加工工艺，还保证了电容结构110具有较大的电容容量。
49.参考图4，在一些实施例中，第二电极104还位于通孔的外侧壁以及第一电极102顶面，且第二电极104包括：第一主体部120，第一主体部120位于通孔内；第二主体部121，第二主体部121位于通孔的外侧壁，第二主体部121的材料与第一主体部120的材料相同，且在平行于基底100表面方向上，第一主体部120的厚度大于第二主体部121的厚度；电连接部122，电连接部122横跨第一主体部120以及第二主体部121，且与第一主体部120顶面和第二主体部121顶面相接触。电连接部122用于电连接通孔内侧壁的第一主体部120与通孔外侧壁的第二主体部121，使得在单个电容当中，共用第二电极104。此外，通孔的外侧壁、内侧壁均具有相对的第二电极104，相比于平面电容，通过设置第一主体部120和第二主体部121可以极大的增加电容容量，有效的改善了半导体结构的性能。
50.具体的，第二电极104的外侧壁也具有绝缘层101，起到隔离第二电极104和支撑电容结构110的作用，使得电容和电容之间相互独立，每个电容对应连接一个晶体管111。第一主体部120、第二主体部121为同时形成的结构，即构成第一主体部120、第二主体部121的材料为相同的导电材料。并且，第一主体部120的厚度是指，第一主体部120在平行于基底100表面方向上的最大厚度。此外，电容介质层103也位于基底100的表面，电容介质层103可以选择性去除或者保留，以保留电容介质层103为例，保留电容介质层103可以减少整个半导体制造过程的工艺时长，提高半导体结构的制造效率。可以理解的是，在另一些实施例中，电容介质层103也可以仅位于第一电极102表面，也可以达到隔离第一电极102与第二电极104的效果。
51.继续参考图4，在一些实施例中，对于同一电容结构110，第二电极104为一体成型结构。也就是说，电连接部122与第一主体部120、第二主体部121为同时形成的材料相同的结构，这种一体成型结构使第二电极104的加工工艺更加简单。可以理解的是，在另一些实施例中，电连接部122和第一主体部120、第二主体部121的材料也可以不同。
52.参考图5和图6，在一些实施例中，第一电极102可以包括：侧边部123，侧边部123为通孔的侧壁部分；底连接部124，底连接部124为通孔平行于基底100的底面部分；半导体结构还可以包括：电连接层108，电连接层108位于基底100上，且电连接相邻的底连接部124。
53.需要说明的是，由于基底100上具有电连接层108，那么基底100内可以不包含导电层。电连接层108使每个电容结构110的第一电极102均与电连接层108电连接。具有电连接层108的半导体结构既保证了每个电容结构110的相互独立，还使第一电极102经电连接层108电连接至外部电路，实现半导体结构的电容结构110具有共用的第一电极102，简化工艺，有利于改善增加导电层导致的空间浪费。
54.在一些实施例中，电连接层108的材料与第一电极102层的材料相同，有利于避免界面态缺陷，提高导电效果。可以理解的是，在另一些实施例中，电连接层108的材料与第一电极102的材料也可以不同，只需保证电连接第一电极102即可。
55.参考图5和图6，在一些实施例中，电连接层108与底连接部124可以为一体成型膜层，且电容介质层103还位于电连接层108表面。
56.具体的，位于通孔底部的电连接层108直接作为第一电极102的底连接部124，有利于简化第一电极102的加工工艺。并且，位于电连接层108表面的电容介质层103避免了第二电极104与电连接层108相接触。
57.参考图7，在一些实施例中，侧边部123与底连接部124可以为一体成型膜层，且电连接层108还位于底连接部124与基底100之间。
58.具体的，电连接层108和底连接部124为不同的结构，电连接层108远离基底100的部分表面与第一电极102的底连接部124相接触，通过电连接层108直接引出第一电极102，避免增加其他电连接结构引出第一电极103，从而避免增加其他电连接结构对空间的浪费。
59.参考图7和图8，半导体结构的每一电容结构110的第二电极104顶部均与一个晶体管111的第一掺杂区i相接触。第一掺杂区i构成晶体管111的源极或者漏极中的一者，第二掺杂区iii构成晶体管111的源极或者漏极中的另一者。第一掺杂区i和第二掺杂区iii可以是n型掺杂区或p型掺杂区，n型掺杂区的离子包括砷离子、磷离子、锑离子等，p型掺杂区的离子包括硼离子、铝离子、镓离子等。
60.在一些实施例中，晶体管111还可以包括：沟道区ii，沟道区ii位于第一掺杂区i与所述第二掺杂区iii之间，且沟道区ii、第一掺杂区i以及第二掺杂区iii的材料至少包括igzo(铟镓锌氧化物，indium gallium zinc oxide)、iwo(掺钨氧化铟，indium tungsten oxide)或者ito(氧化铟锡，indium tin oxide)中的一种或多种，上述材料具有较高的载流子迁移率，有利于降低半导体结构工作时的漏电流，改善半导体结构的性能。
61.晶体管111的沟道区ii和第一掺杂区i、第二掺杂区iii构成晶体管111的半导体通道105，在一些实施例中，半导体通道105的材料为igzo，igzo的载流子迁移率是多晶硅的载流子迁移率的20～50倍，有利于提高沟道区ii的载流子迁移率，以降低半导体结构的功耗和提高半导体结构的工作效率。此外，igzo半导体通道105的形成温度较低，便于形成在金属结构上，有利于形成3d堆叠的存储结构，从而增大半导体结构的集成密度，在有限的空间内集成更多的半导体结构。
62.在一些实施例中，构成半导体通道105的第一掺杂区i、沟道区ii以及第二掺杂区iii为一体结构，有利于改善第一掺杂区i和沟道区ii之间的界面态缺陷，和改善沟道区ii
和第二掺杂区iii之间的界面态缺陷，以改善半导体结构的性能。可以理解的是，在另一些实施例中，半导体通道105也可以为三层结构，且每一层结构相应作为第一掺杂区i、沟道区ii以及第二掺杂区iii。
63.此外，参考图8，在一些实施例中，半导体通道105为圆柱状结构，使半导体通道105的侧面为平滑过渡表面，有利于避免半导体通道105发生尖端放电或者漏电的现象，进一步改善半导体结构的电学性能。需要说明的是，在另一些实施例中，半导体通道105也可以为方柱状结构或者其他不规则结构。可以理解的是，半导体通道105结构为方柱状结构时，方柱状结构的侧壁相邻面构成的拐角可以为圆滑化的拐角，同样能够避免尖端放电问题，方柱状结构可以为正方体柱状结构或者长方体柱状结构。
64.继续参考图7和图8，晶体管111结构还可以包括：栅介质层106，栅介质层106环绕沟道区ii设置，且位于沟道区ii的侧壁表面；栅导电层107，栅导电层107环绕沟道区ii设置，且位于沟道区ii对应的栅介质层106的侧壁表面。
65.在一些实施例中，栅介质层106位于沟道区ii的半导体通道105的侧壁表面和第二掺杂区iii的半导体通道105的侧壁表面，用于将栅导电层107与半导体通道105隔离开。并且，位于第二掺杂区iii的半导体通道105的侧壁表面的栅介质层106能够对第二掺杂区iii表面起到保护作用，避免在形成栅导电层107的过程中对第二掺杂区iii表面造成的工艺损伤，从而有利于进一步改善半导体结构的性能。可以理解的是，在另一些实施例中，栅介质层106也可以仅位于沟道区ii的半导体通道105的侧壁表面。
66.栅介质层106的材料包括氧化硅、氮化硅、氮氧化硅或其他高介电常数介质材料中的至少一种。栅导电层107的材料包括多晶硅、氮化钛、氮化钽、铜、钨或者铝中的至少一种。
67.继续参考图7，在一些实施例中，晶体管111还可以包括层间介质层113，层间介质层113位于晶体管111之间，露出晶体管111的第二掺杂区iii的顶面，起到隔离相邻的晶体管111以及支撑的作用。且层间介质层113包括第一层间介质125、第二层间介质126和第三层间介质127。第一层间介质125位于第一掺杂区i所在的半导体通道105的侧壁表面、栅介质层106朝向基底100方向的底面和栅导电层107朝向基底100方向的底面。第二层间介质126位于第二掺杂区iii侧壁的栅介质层106侧壁表面和栅导电层107远离基底100方向的顶面。第三层间介质127位于栅导电层107的侧壁表面、不同的第一层间介质125侧壁之间以及不同的第二层间介质126侧壁之间。其中，第一层间介质125、第二层间介质126以及第三层间介质127可以为分开形成的结构，第一层间介质125、第二层间介质126以及第三层间介质127可以为相同的绝缘材料，例如氧化硅、氮化硅、碳氮化硅或者碳氮氧化硅中的至少一种，相同的材料有利于形成良好的接触界面，提高半导体结构的可靠性。可以理解的是，在另一些实施例中，第一层间介质125、第二层间介质126以及第三层间介质127也可以为不相同的绝缘材料。
68.参考图7，在一些实施例中，半导体结构还可以包括位线112以及隔离层109，位线112位于部分的层间介质层113表面且与晶体管111的第二掺杂区iii、栅介质层106远离基底100的部分顶面相接触，隔离层109覆盖位线112的表面，以将不同的位线112进行隔离以及支撑位线112上的堆叠的其他半导体结构。其中，隔离层109的材料可以包括氧化硅、氮化硅或者氮氧化硅中的至少一种。此外，层间介质层113与隔离层109的材料相同，有利于改善层间介质层113与隔离层109之间的界面态缺陷，改善半导体结构的性能，并且，有利于减少
半导体结构的加工步骤，降低半导体结构的制造成本和复杂度。可以理解的是，在另一些实施中，层间介质层113的材料与隔离层109的材料可以不同。
69.具体的，层间介质层113的部分表面可以具有多个间隔排布的位线112，每一位线112可与至少一个第二掺杂区iii相接触电连接。例如，参考图9，每一位线112与2个第二掺杂区iii相接触。可根据实际电学需求，合理设置与每一位线112相接触电连接的第二掺杂区iii的数量。
70.上述实施例提供的半导体结构，电容结构110为柱状结构的基础上，第一电极102围成的通孔内以及通孔外侧边均具有相对的第二电极104，极大的增加了电容结构110的相对极板面积，增大了电容容量。电连接层108既使半导体结构具有相互独立的电容结构110，还使第一电极102经电连接层108电连接至外部电路，实现半导体结构具有共用的第一电极102，有利于简化工艺，避免空间浪费。通过对晶体管111和电容结构110的位置关系进行调整，使半导体结构满足多层堆叠的条件，在相同的体积下，增大了半导体结构的集成密度。此外，晶体管111在电容结构110上的排布方式，不仅使位线112的形成工艺更加简单，还可适当增大单层半导体结构的尺寸，有利于降低制造的复杂程度。
71.相应的，本公开实施例另一方面还提供一种半导体结构的制造方法，用于形成上述半导体结构。需要说明的是，与前述实施例相同或者相应的部分，可参考前述实施例的详细说明，以下将不做赘述。
72.图10至图25为本公开实施例提供的半导体结构的制备方法各步骤对应的结构示意图。
73.参考图10，半导体结构的制造方法包括：提供基底100。
74.其中，基底100的表面形成有绝缘材料或者基底100本身为绝缘材料，如此，可避免与基底100相接触的半导体结构受到不稳定的电信号影响，影响半导体结构的电学性能。
75.参考图11，在一些实施例中，可以在基底100上形成电连接层108。电连接层108是位于基底100的顶面的导电膜层，与后续形成的第一电极102电连接。此外，电连接层108可通过物理气相沉积、蒸发、溅射等方式形成。有关基底100、电连接层108的材料可参考前述实施例的相应说明，在此不再赘述。
76.参考图12至图14，在基底100上形成第一电极102，第一电极102围成朝向远离基底100方向延伸的通孔。
77.具体的，参考图14，可在基底100的电连接层108上形成相互独立的第一电极102，第一电极102朝向基底100的底面与电连接层108相接触。如此，无需增加其他引线层，直接通过电连接层108引出第一电极102，可节省空间，有利于缩小半导体结构的尺寸。此外，有关通孔的形状可参考前述实施例的相应说明，在此不再赘述。
78.继续参考图12至图14，在一些实施例中，形成第一电极102的步骤还可以包括：在基底100上形成绝缘膜，且绝缘膜内具有贯穿绝缘膜厚度的凹槽；形成第一电极102，第一电极102位于凹槽的底部和侧壁。绝缘膜内的凹槽，定义了第一电极102的位置，在绝缘膜的辅助和支撑下，通过在凹槽的侧壁及底部形成导电材料，得到电容容量更大的柱状电容的第一电极102。并且，绝缘膜的材料可以为氧化硅。
79.具体的，首先可通过沉积的方式在基底100的电连接层108上形成绝缘膜，并根据所需柱状电容的高度确定绝缘膜的厚度。再采用光刻、刻蚀等工艺在绝缘膜上形成凹槽，且
凹槽的底部露出部分电连接层108的顶面。并且，此处形成的凹槽可为向基底100方向延伸的圆孔形凹槽。可以理解的是，在另一些实施例中，凹槽也可为方孔型凹槽或其他形状的凹槽。然后，在凹槽的底部露出的电连接层108表面、凹槽的侧壁、绝缘膜的顶面形成一层导电材料作为第一电极102，并采用无掩膜刻蚀的方式去除绝缘膜顶面的导电材料，进而形成相互独立的第一电极102。此外，形成第一电极102的方式可为原子层沉积工艺。
80.在一些实施例中，也可采用光刻胶覆盖通孔，再去除绝缘膜的顶面的第一电极102，也可以得到第一电极102。需要说明的是，此时，位于通孔底部的第一电极102在光刻胶的覆盖下不会受到刻蚀消耗，从而被保留在了通孔内的电连接层108上。
81.参考图15至图20，形成第一电极102后，还包括形成第二电极104和电容介质层103。第二电极104至少位于通孔内，电容介质层103位于第一电极102与第二电极104之间，第二电极104、电容介质层103以及第一电极102构成电容结构110。并且，形成第二电极104的方式可以为原子层沉积工艺。
82.形成电容介质层103和第二电极104的方法通过以下实施例具体描述。
83.参考图15至图16，在一些实施例中，剩余绝缘膜可以作为绝缘层101，之后，形成电容介质层103，电容介质层103位于通孔底部和侧壁；形成第二电极104层，第二电极104层位于电容介质层103表面且填充通孔。将剩余的绝缘膜保留作为绝缘层101，可在形成通孔内侧壁相对的第二电极104时起到支撑的作用。
84.具体的，在绝缘层101远离基底100的顶面、第一电极102形成的通孔侧壁、顶面及底部形成电容介质层103。然后，在电容介质层103上形成第二电极104，且第二电极104填充电容介质层103形成的通孔。采用平坦化的工艺，以电容介质层103为平坦化停止层，去除位于绝缘层101顶面和第一电极102顶面的电容介质层103上的第二电极104，得到与电容介质层103顶面平齐的第二电极104。如此，可简化工艺流程，降低制造的复杂度。在另一些实施例中，除去位于绝缘层101顶面和第一电极102顶面的电容介质层103上的第二电极104的方式也可以采用掩膜刻蚀法，即用光刻胶覆盖通孔内的第二电极104顶面，再去除剩余的第二电极104。
85.参考图17和图18，在一些实施例中，形成电容介质层103以及第二电极104的步骤还可以包括：去除剩余绝缘膜，露出通孔的外侧壁；形成电容介质层103，电容介质层103位于通孔的底部、内侧壁以及外侧壁；形成第二电极104，第二电极104位于电容介质层103表面，且还位于通孔内以及通孔外侧壁上。如此，可在第一电极102通孔的内侧壁、外侧壁均形成第二电极104，进一步增大极板相对面积，从而增大电容容量。
86.具体的，去除在基底100的电连接层108上的和通孔外侧壁的绝缘膜，并且在电连接层108上和第一电极102上通过沉积功能工艺形成电容介质层103，进而在电容介质层103上形成第二电极104。其中，形成第二电极104方式为原子层沉积工艺。
87.参考图19至图20，在一些实施例中，形成第二电极104的步骤中，还可以包括：形成绝缘层101，绝缘层101位于基底100上；形成绝缘层101以及第二电极104的工艺步骤包括：形成第一主体部120和第二主体部121，第一主体部120位于通孔内，第二主体部121位于通孔的外侧壁，第二主体部121的材料与第一主体部120的材料相同；在基底100上形成绝缘层101，绝缘层101位于第二主体部121侧壁；形成电连接部122，电连接部122横跨第一主体部120以及第二主体部121，且与第一主体部120顶面和第二主体部121顶面相接触，电连接部
122、第一主体部120以及第二主体部121共同构成第二电极104。
88.具体的，形成了电容介质层103上的第二电极104后，采用无掩膜刻蚀的方式，去除电容介质层103通孔顶部、以及电连接层108上电容介质层103表面的第二电极104，得到第二电极104的第一主体部120和第二主体部121。在第二主体部121的外侧壁形成绝缘层101，使相互独立的第二电极104之间绝缘隔离，并对后续的半导体结构起到支撑作用。其中，绝缘层101露出第一主体部120的顶面、第二主体部121的顶面以及电容介质层103远离基底100的顶面。在绝缘层101远离基底100的顶面、第一主体部120的顶面、第二主体部121的顶面以及电容介质层103远离基底100的顶面上形成电连接部122材料，并去除绝缘层101远离基底100的顶面上的电连接部122，使第二电极104的第一主体部120与第二主体部121电连接，并形成相互独立的第二电极104。
89.在一些实施例中，形成电连接部122的方式为：在绝缘层101远离基底100的顶面、第一主体部120的顶面、第二主体部121的顶面以及电容介质层103远离基底100的顶面上形成一层，例如导电材料和掩膜层，采用sadp(self-aligned double patterning自对准双重成像技术)工艺，在一个方向形成多条凸起的第一掩膜图形，在另一个方向上通过sadp工艺形成多条凸起的第二掩膜图形。选择性地对第一掩膜图形和第二掩膜图形交叉的区域进行刻蚀，去除掩膜层以及掩膜层下的导电材料，直至暴露出绝缘层101，再去除剩余的掩膜层，保留剩余的电连接部122材料，形成电连接部122。本公开实施例可以精准地控制电连接部122的位置和形状，以形成相互独立的电连接部122，进而实现第一主体部120与第二主体部121通过电连接部122相连接，形成相互独立且为一体结构的第二电极104。在另一些实施例中，形成电连接部122的方式还可以为：采用saqp(self-aligned quadruple patterning自对准四重成像技术)工艺形成电连接部122。
90.在一些实施例中，使用光刻胶将电容介质层103围成的通孔外侧壁、内侧壁、底部以及顶部上的第二电极104覆盖，刻蚀去除通孔外电连接层108上电容介质层103表面的第二电极104，从而直接得到相互独立的包括第一主体部120、第二主体部121以及电连接部122的第二电极104。并且，在去除光刻胶后形成绝缘层101，采用平坦化工艺使绝缘层101露出第二电极104的顶面，以使后续形成的晶体管111的第一掺杂区i与第二电极104相接触。
91.参考图21至图23，形成晶体管111，晶体管111位于电容结构110上，且晶体管111包括沿垂直于基底100表面方向间隔排布的第一掺杂区i和第二掺杂区iii，第一掺杂区i与第二电极104电连接，第一掺杂区i和第二掺杂区iii的掺杂类型为n型或者p型中的一者，且第一掺杂区i和第二掺杂区iii的掺杂类型相同。需要说明的是，形成晶体管111还可以包括：形成沟道区ii，沟道区ii位于第一掺杂区i与所述第二掺杂区iii之间，沟道区ii和第一掺杂区i、第二掺杂区iii构成晶体管111的半导体通道105；形成栅介质层106，栅介质层106环绕沟道区ii设置，且位于沟道区ii的侧壁表面；形成栅导电层107，栅导电层107环绕沟道区ii设置，且位于沟道区ii对应的栅介质层106的侧壁表面。
92.并且，形成晶体管111之前，还可以包括形成第一层间介质125，参考图21，第一层间介质125在第二电极104的部分表面以及绝缘层101表面，并且第一层间介质125内形成有向第二电极104顶面延伸的凹槽，凹槽的底部露出第二电极104的部分顶面。其中，凹槽可以为圆孔形凹槽。参考图22，在凹槽内形成半导体通道105，再去除部分厚度的第一层间介质125，形成栅介质层106、栅导电层107以及第二层间介质126。由于此时不同晶体管111的栅
导电层107都是相互连接的状态，所以，参考图23，通过选择性刻蚀打断栅导电层107，从而形成相互独立或者具有指定连接方式的栅导电层107。并在相互独立的栅导电层107之间形成第三层间介质127。第一层间介质125、第二层间介质126以及第三层间介质127构成层间介质层113，层间介质层113有利于使晶体管达到更好的绝缘隔离效果，并为后续的半导体结构提供支撑。
93.参考图24，形成位线112，位线112位于晶体管111上，且与第二掺杂区iii电连接。
94.具体的，在层间介质层113表面、晶体管111的第二掺杂区iii、栅介质层106远离基底100的顶面上形成位线112，并图形化，形成相互独立或具有指定连接方式的位线112。此外，在位线112表面形成隔离层109，使相互独立的位线112之间具有较好的绝缘隔离效果，并为后续位线112上形成的堆叠的半导体结构提供支撑。
95.参考图25，邻近基底100的电容结构110、晶体管111以及位线112构成存储单元阵列130，在隔离层109上形成至少一个存储单元阵列130，且多个存储单元阵列130向远离于基底100顶面的方向延伸。
96.上述实施例提供的半导体结构的制造方法，可形成共用第一电极102的柱状电容结构110、排布于电容结构110上的晶体管111结构以及非埋入式位线112。共用第一电极102可节省空间，排布于电容结构110上的晶体管111结构可实现存储单元阵列的多层堆叠，如此，有利于在保证半导体结构具有较优性能的前提下，进一步实现尺寸微缩。此外，非埋入式位线112降低的制造的复杂程度，柱状电容结构110具有较大的相对电极面积，提升了半导体结构的性能。
97.本领域的普通技术人员可以理解，上述各实施方式是实现本公开的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本公开的精神和范围。任何本领域技术人员，在不脱离本公开的精神和范围内，均可作各自变动与修改，因此本公开的保护范围应当以权利要求限定的范围为准。