半导体器件及形成方法与流程

1.本技术涉及半导体技术领域，具体涉及一种半导体器件及形成方法。


背景技术：

2.半导体器件在制备衬底材料时为了避免在晶圆加工过程中出现碎片，通常将衬底材料制备的较厚，一般衬底材料的厚度要大于300μm，从而大大提高衬底材料的抗物理冲击性能，避免碎片。
3.然而，较厚的衬底材料会带来材料的损耗，导致材料成本及晶圆加工成本较高。


技术实现要素：

4.鉴于此，本技术提供一种半导体器件及形成方法，以解决现有的半导体器件由于衬底材料较厚带来的材料损耗，导致材料成本及晶圆加工成本较高的问题。
5.本技术提供的一种半导体器件的形成方法，包括：提供半导体衬底，所述半导体衬底的厚度为第一厚度，所述半导体衬底具有相对的第一表面和第二表面；在所述半导体衬底的第一表面形成支撑层，所述支撑层的熔点大于第一温度阈值；在所述半导体衬底的第二表面形成器件层，所述第一温度阈值大于等于所述器件层形成过程中的工艺温度；去除所述支撑层。
6.本技术的半导体器件的形成方法，通过提供厚度为第一厚度的半导体衬底，该半导体衬底的厚度较薄，为了避免衬底碎片，在所述半导体衬底的第一表面形成支撑层，该支撑层起到承受应力的作用，可以提高晶圆的抗物理冲击能力，降低碎片风险，所述支撑层的熔点大于第一温度阈值，可以防止该支撑层在后续形成器件层时发生融化失去支撑作用；去除支撑层后得到半导体器件，该半导体器件由于衬底比较薄，降低了材料成本及晶圆加工成本；通过去除所述支撑层可以得到包含衬底和器件层的半导体器件。
7.可选的，还包括：在所述半导体衬底的第一表面上形成缓冲层后，再在所述缓冲层表面形成所述支撑层；所述缓冲层的硬度小于所述支撑层，且所述缓冲层的厚度为第二厚度；所述支撑层具有第三厚度，所述第三厚度大于所述第二厚度。通过在所述半导体衬底的第一表面形成缓冲层；在所述缓冲层的表面形成支撑层，在硬度较硬的衬底和支撑层之间增加硬度较弱的缓冲层，可以释放支撑层的硬力，防止衬底和支撑层裂开。
8.可选的，所述第一厚度的范围是110μm～200μm。通过提供厚度为110μm～200μm的半导体衬底，由于该半导体衬底的厚度较薄，可以降低衬底的材料，降低了材料成本及晶圆加工成本。
9.可选的，所述第一温度阈值的范围是1800℃～2200℃。
10.可选的，所述支撑层的材料包括氮化硅和氮化铝中至少一种。
11.可选的，所述缓冲层的材料包括氮氧化硅、碳氧化硅、二氧化硅、氧化铝和多晶硅中的至少一种。
12.可选的，所述第二厚度的范围是0.5μm-1μm。由于缓冲层的厚度为0.5μm-1μm，即缓
冲层的厚度较薄，可以减小衬底和整个支撑层的厚度，方便后续工艺。
13.可选的，通过湿法刻蚀、干法刻蚀和化学机械研磨中的至少一种工艺去除所述支撑层。
14.可选的，还包括在半导体衬底的第二表面形成外延层，所述器件层形成于所述外延层表面。
15.可选的，在所述半导体衬底的第二表面形成外延层后，再在所述半导体衬底的第一表面形成支撑层；或者，先在所述半导体衬底的第一表面形成支撑层之后，再在所述第二表面形成所述外延层。
16.可选的，还包括：在去除所述支撑层之前，在所述器件层的表面形成保护层。通过形成保护层，在后续去除支撑层时可以保护器件层，防止半导体器件的损坏。
17.可选的，还包括：在去除所述支撑层之后，在所述半导体衬底的第一表面形成金属层。
18.本技术还提供一种半导体器件，所述半导体器件采用上述所述的形成方法所形成。
19.可选的，所述器件层包括晶体管器件和保护层；所述保护层覆盖所述晶体管器件。
20.本技术的半导体器件及形成方法，通过在半导体衬底的第一表面形成支撑层，该支撑层起到承受应力的作用，在半导体器件的形成过程中，可以使得半导体衬底在比较薄的情况下也不易破碎，从而可以直接采用厚度较低的半导体衬底，与现有技术相比降低了材料成本及晶圆加工成本，同时还可以提高在半导体器件的形成过程中，半导体器件的抗物理冲击能力，降低了碎片风险；另外，所述支撑层的熔点大于第一温度阈值，可以防止该支撑层在后续形成器件层时发生融化而失去支撑作用。
21.进一步的，还可以在半导体衬底的第一表面上先形成缓冲层，而后在缓冲层表面形成支撑层，缓冲层的硬度小于支撑层硬度，通过在硬度较硬的半导体衬底和支撑层之间增加硬度较弱的缓冲层，可以防止两个较硬的材料直接接触情况下，应力无法较快的传递和吸收而使得支撑层发生破裂，释放支撑层的硬力。
附图说明
22.为了更清楚地说明本技术实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本技术的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
23.图1为本技术一实施例的半导体器件的形成方法的流程示意图；
24.图2至图6为本技术一实施例的半导体器件的形成过程的结构示意图；
25.图7至图10为本技术一实施例的半导体器件的形成过程的结构示意图；
26.图11为本技术一实施例的半导体器件的结构示意图。
具体实施方式
27.下面结合附图，对本技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本技术一部分实施例，而非全部实施例。基于本技术中的实施例，本领域技
术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本技术保护的范围。在不冲突的情况下，下述各个实施例及其技术特征可以相互组合。
28.请参考图1，为本技术一实施例的半导体器件的形成方法的流程示意图。
29.本实施例的半导体器件的形成方法，包括以下步骤：
30.步骤s101、提供半导体衬底，半导体衬底的厚度为第一厚度，半导体衬底具有相对的第一表面和第二表面。
31.步骤s102、在半导体衬底的第一表面形成支撑层，支撑层的熔点大于第一温度阈值。
32.步骤s103、在半导体衬底的第二表面形成器件层，第一温度阈值大于等于器件层形成过程中的工艺温度。
33.步骤s104、去除支撑层。
34.本实施例的半导体器件的形成方法，通过在半导体衬底的第一表面形成支撑层，该支撑层起到承受应力的作用，可以使得半导体衬底比较薄，降低了材料成本及晶圆加工成本的同时，提高了晶圆的抗物理冲击能力，降低了碎片风险；另外，所述支撑层的熔点大于第一温度阈值，可以防止该支撑层在后续器件层形成过程中发生融化失去支撑作用。
35.请参考图2至图6，为本技术一实施例的半导体器件的形成过程的结构示意图。
36.请参考图2，提供半导体衬底100，半导体衬底100的厚度为第一厚度，半导体衬底100具有相对的第一表面和第二表面。
37.该实施例中，所述半导体衬底100为sic(碳化硅)衬底。具体的，将sic单晶晶棒直接切割成较薄的衬底材料，并经过磨抛等表面处理后得到所述半导体衬底100。在其他实施例中，所述半导体衬底100的材料还可以为单晶si(硅)、单晶ge(锗)、单晶gesi(锗硅)、gan(氮化镓)等半导体材料。
38.本实施例中半导体衬底100的厚度为第一厚度，所述第一厚度远小于常规的半导体制成工艺中采用的半导体衬底厚度，可以降低成本。在一些实施例中，第一厚度的范围是110μm～200μm。相比于常规的半导体衬底的厚度要大于350μm，本技术的半导体衬底100的厚度较薄，因此，相同长度的晶棒可以切割出更多的半导体衬底片，从而可以提高效率、降低成本。
39.请参考图3，在半导体衬底100的第二表面形成外延层200。
40.半导体器件还包括外延层200，本实施例中，所述半导体衬底100为sic衬底，所述外延层200也为sic外延层。具体的，将sic单晶晶棒直接切割成较薄的衬底材料，并经过磨抛等表面处理后得到半导体衬底100，再在半导体衬底100上形成外延层200。
41.在其他实施例中，所述外延层200材料可以为外延半导体层，例如si外延层、ge外延层、gesi外延层、gan外延层等。优选的，所述半导体衬底100和所述外延层200为同质材料，以提高所述外延层200的质量，减少所述外延层200内的缺陷，提高后续形成的半导体器件的质量。
42.请参考图4，在半导体衬底100的第一表面形成支撑层301，支撑层301的熔点大于第一温度阈值。
43.本实施例中，通过在半导体衬底100的表面形成支撑层301，可以提高半导体衬底100的应力承受能力，防止半导体衬底100在晶圆加工过程中出现碎片。由于半导体衬底100
的厚度较薄，在后续工艺中容易破碎，所以在半导体衬底100的表面形成一层支撑层，以提高半导体衬底100应力承受能力，形成支撑层后再进行后续的器件制造，避免了薄片衬底(150μm《厚度《200μm)或超薄片衬底(厚度《150μmm)在晶圆加工过程中出现更多的碎片。
44.在一些实施例中，第一温度阈值大于等于后续器件层形成过程中的工艺温度，可以防止支撑层301在晶圆加工过程中应力减弱，影响其应力承受能力。该实施例中，第一温度阈值的范围是1800℃～2200℃。
45.除了对于熔点的要求以外，优先选择硬度较大的材料作为支撑层301。通过使用硬度较大的材料作为支撑层301，提高了其应力承受能力，可以承受较大的应力，避免了半导体衬底100在受到突然应力时发生破裂。
46.由于半导体器件在在后续工艺中需要使用多个设备进行器件制造，所以对于整个器件的厚度有一定的要求，这就要求支撑层301的厚度不可以过大，且应力承受能力较强，以避免对后续工艺造成影响。在一些实施例中，所述支撑层301的材料包括氮化硅和氮化铝中至少一种。
47.在其他可选的实施例中，也可以先形成支撑层301后再形成外延层200，以方便工艺流程。本实施例的半导体器件的形成方法，通过在半导体衬底100的表面形成支撑层301后再形成外延层200和其他器件，可以防止晶圆加工过程中发生碎片，同时降低材料成本。
48.请参考图5，在外延层200上形成器件层400，所述第一温度阈值大于等于器件层400形成过程中的工艺温度。
49.本实施例中，器件层400包括介质层以及形成于所述介质层内的半导体元件，半导体元件可以包括晶体二极管、双极型晶体管和场效应晶体管等半导体件中的至少一种。以器件层400内形成有mosfet(金属-氧化物半导体场效应晶体管)为例，外延层200内，根据待形成器件要求，还可以形成有掺杂区域，例如n型或p型掺杂阱。所述掺杂区可以通过离子注入方式形成，也可以在形成外延层200的外延沉积工艺中，通过原位掺杂工艺形成。该实施例中，所述外延层200表面处形成有一定深度的掺杂阱，以及形成于所述掺杂阱内的源极掺杂区，所述源极掺杂区作为晶体管的源极(图中未示出)。后续再形成栅介质层可以采用热氧化工艺，选择性的形成栅介质层。该实施例中，所述外延层200的材料为sic，所述栅介质层的材料为sio2。在其他实施例中，所述栅介质层还可以采用其他介电材料，例如高k介电材料，包括氧化铪、氧化镧或氧化铝等。可以采用沉积工艺，所述沉积工艺可以根据栅介质层的材料进行合理选择，例如物理气相沉积工艺(pvd)、化学气相沉积工艺(cvd)、原子层沉积工艺(ald)等。栅极材料为导电材料，可以为半导体导电材料，例如多晶硅、掺杂多晶硅等；还可以为金属材料，例如钨、铜、铝、金或银等。在栅极材料上形成介质层，比如先在栅极材料上形成peteos(四乙氧基硅烷二氧化硅)，再在peteos上形成bpsg(硼磷硅玻璃)。由于形成栅介质层时工艺温度较高，为了防止支撑层301发生溶解，失去支撑作用，要求支撑层301的熔点要大于第一温度阈值；所述第一温度阈值大于等于器件层400形成过程中的最高工艺温度。
50.在可选的一种实施方式中，在去除所述支撑层301之前，在所述器件层400的表面形成保护层。该保护层为防酸、防腐的介质材料，可以在后期去除支撑层301时保护器件层，防止对器件层400造成损坏。
51.请参考图6，去除支撑层以得到半导体器件。
52.具体的，通过湿法刻蚀、干法刻蚀和化学机械研磨中的至少一种工艺去除支撑层。
53.在去除所述支撑层的过程中，通过选择合适的腐蚀溶液，或者干法工艺气体和参数，使得刻蚀过程中，尽可能减少对半导体衬底100的损伤，避免影响最终形成的半导体器件的性能。
54.请参考图7至图10，为本技术一实施例的半导体器件的形成过程的结构示意图。
55.本实施例的半导体器件还包括缓冲层。
56.请参考图7，在半导体衬底100的第一表面上形成缓冲层302后，再在所述缓冲层302表面形成所述支撑层301；所述缓冲层302的硬度小于所述支撑层301，且所述缓冲层302的厚度为第二厚度，所述支撑层301具有第三厚度，所述第三厚度大于所述第二厚度。
57.缓冲层302和支撑层301共同构成支撑部件300。
58.由于半导体衬底100的材料硬度较硬，比如sic，支撑层301也是一种硬度较硬的材料，比如为sin，为了防止两个较硬的材料直接接触情况下，应力无法较快的传递和吸收而使得支撑层301发生破裂，在半导体衬底100和支撑层301之间加入硬度偏弱的缓冲层302，可以释放支撑层301的应力，避免支撑层301发生破裂。所述缓冲层302的硬度小于所述半导体衬底100和所述支撑层301。在一些实施例中，所述缓冲层302的材料包括氮氧化硅、碳氧化硅、二氧化硅、氧化铝和多晶硅等。
59.缓冲层302的厚度较小，通过控制缓冲层302的厚度较小，支撑层301的厚度较大，可以保证应力承受范围的同时，减少整个半导体基板的厚度，方便后续工艺操作。在一些实施例中，所述第二厚度的范围是0.5μm-1μm。
60.在可选的一种实施方式中，半导体器件还包括保护层，在去除所述支撑层和缓冲层之前，在所述器件层的表面形成保护层。该保护层为防酸、防腐的介质材料，可以在后期去除支撑层和缓冲层时保护器件层，防止对器件层造成损坏。该保护层包括第一金属层。
61.请参考图8，在所述器件层400的表面形成第一金属层500。
62.第一金属层500用于与外部金属层电连接，可以根据需要进行设计，在此不作限定。第一金属层500的材料包括钛、氮化钛和铝。通过第一金属层500可以在后期去除支撑层和缓冲层时保护器件层，防止对器件层造成损坏。
63.请参考图9，去除支撑层和缓冲层以得到半导体器件。具体的，通过湿法刻蚀、干法刻蚀和化学机械研磨中的至少一种工艺去除支撑层301和缓冲层302。在去除所述支撑层301和缓冲层302的过程中，通过选择合适的腐蚀溶液，或者干法工艺气体和参数，使得刻蚀过程中，尽可能减少对半导体衬底100的损伤，避免影响最终形成的半导体器件的性能。
64.请参考图10，在去除支撑层和缓冲层之后，在半导体衬底100的第一表面形成第二金属层600。
65.本实施例中，通过在正面工艺全部完成后，通过湿法刻蚀、干法刻蚀和化学机械研磨中的至少一种工艺将背面沉积的缓冲层和支撑层全部去除后，然后再继续进行背面的金属化工艺。相比于现有技术中的对半导体衬底的背面进行减薄，然后再背面沉积金属层，本实施例的半导体器件的形成方法无需进行背面衬底减薄，半导体衬底100的厚度较薄，可以直接满足需求，省去了背面衬底减薄工艺，简化了工艺流程。同时半导体衬底100的厚度降低，可以节省大量的衬底材料损耗，降低了材料成本及晶圆加工成本。
66.本技术还提供一种半导体器件，该半导体器件由上述的半导体器件的形成方法形
成。
67.本实施例的半导体器件中的器件层包括介质层以及形成于所述介质层内的半导体元件，半导体元件包括晶体二极管、双极型晶体管和场效应晶体管等半导体件中的至少一种。
68.本实施例的半导体器件，通过上述半导体器件的形成方法在半导体衬底的第一表面形成支撑层，该支撑层起到承受应力的作用，可以使得半导体衬底比较薄，在正面工艺制作完成后再去除该支撑层，可以降低半导体衬底材料成本及晶圆加工成本，降低了碎片风险。
69.请参考图11，本技术一实施例的半导体器件的结构示意图。
70.本实施例的半导体器件，自下而上依次包括背部金属121、sic(碳化硅)衬底122、sic外延层123。sic外延层123内左右两侧设有第一p+区124和第二p+区125，第一p+区124和第二p+区125均为p型重掺杂区，与第一p+区124紧邻处有第一p阱126，与第二p+区125紧邻处有第二p阱127，第一p阱126和第二p阱127均为p型轻掺杂；第一p阱126上方左侧部注有第一n+区128，第二p阱127上方右侧部注有第二n+区129，第一n+区128与第一p+区124紧邻，第二n+区129与第二p+区125紧邻，第一n+区128和第二n+区129均为n型重掺杂区，第一p+区124、第二p+区125、第一n+区128和第二n+区129均作为源极掺杂区，所述源极掺杂区作为晶体管的源极(图中未示出)；第一p阱126和第二p阱127之间注有n－区130，n－区130为n型轻掺杂区，用于降低晶体管的导通电阻；n－区130上方有栅极氧化层131，第一p+区124的上方有第一连接金属132，第二p+区125的上方有第二连接金属133，第一连接金属132和第二连接金属133均为镍金属(ni)，栅极氧化层131的上方有栅极134，栅极134的上方覆盖有硅酸四乙酯(petos)介质层135，硅酸四乙酯(petos)介质层135上覆盖有硼磷硅玻璃(bpsg)介质层136。本实施例的半导体器件，还包括顶层金属137，顶层金属137覆盖硼磷硅玻璃(bpsg)介质层136，顶层金属137分别通过第一连接金属132和第二连接金属133与第一p+区124和第二p+区125连接，第一连接金属132和第二连接金属133的作用是增强顶层金属137与第一p+区124和第二p+区125连接的紧密性。
71.本实施例的半导体器件，通过半导体器件的形成方法在sic衬底122的第一表面形成上述支撑层，该支撑层起到承受应力的作用，可以使得sic衬底122比较薄，在正面工艺制作完成后再去除该支撑层，可以降低sic衬底122材料成本及晶圆加工成本，降低了碎片风险。
72.以上所述仅为本技术的实施例，并非因此限制本技术的专利范围，凡是利用本技术说明书及附图内容所作的等效结构或等效流程变换，例如各实施例之间技术特征的相互结合，或直接或间接运用在其他相关的技术领域，均同理包括在本技术的专利保护范围内。