3D存储器件及其制造方法与流程

3d存储器件及其制造方法
技术领域
1.本发明涉及存储器技术领域，特别涉及一种3d存储器件及制造方法。


背景技术：

2.存储器件的存储密度的提高与半导体制造工艺的进步密切相关。随着半导体制造工艺的特征尺寸越来越小，存储器件的存储密度越来越高。为了进一步提高存储密度，已经开发出三维结构的存储器件(即，3d存储器件)。3d存储器件包括沿着垂直方向堆叠的多个存储单元，在单位面积的晶片上可以成倍地提高集成度，并且可以降低成本。
3.在nand结构的3d存储器件中，采用叠层结构提供选择晶体管和存储晶体管的栅极导体，采用单沟道组(single channel formation)结构形成具有存储功能的存储单元串。在3d存储器件的制造过程中，在形成栅线缝隙中的结构后，对晶圆或半导体结构进行湿法的清洗时，会导致清洗剂沿着栅线缝隙中的高k介质层进行蚀刻，进而造成后续沉积的多晶硅层发生相邻导体之间的漏电问题(leakage currents，lkg)。


技术实现要素：

4.鉴于上述问题，本发明的目的在于提供一种3d存储器件及其制造方法，通过对高k介质层进行回蚀刻，降低器件的漏电问题，从而提高器件良率和可靠性。
5.根据本发明的一方面，提供一种3d存储器件的制造方法，包括：在衬底上形成绝缘叠层结构，所述绝缘叠层结构包括交替堆叠的多个牺牲层和多个层间绝缘层；形成贯穿所述绝缘叠层结构的多个沟道柱；形成贯穿所述绝缘叠层结构的多个栅线缝隙；经由所述栅线缝隙去除多个牺牲层形成空腔；在所述空腔中依次形成高k介质层、氮化钛层和栅极导体；在所述栅线缝隙中形成第一绝缘层和导电通道，其中，所述高k介质层和所述氮化钛层位于垂直于衬底表面方向的相邻层间绝缘层之间。
6.可选地，在所述空腔中依次形成高k介质层、氮化钛层和栅极导体的步骤包括：在所述栅线缝隙和所述空腔中沉积高k介质材料，并对高k介质材料进行回蚀刻，形成覆盖所述栅线缝隙和所述空腔表面的高k介质层；在所述栅线缝隙和所述空腔中沉积tin材料，并对tin材料进行回蚀刻，形成覆盖所述栅线缝隙和所述空腔表面的氮化钛层；在所述栅线缝隙和所述空腔中沉积金属材料，并对金属材料进行回蚀刻，形成填充所述空腔的栅极导体。
7.可选地，对金属材料进行回蚀刻，形成填充所述空腔的栅极导体的步骤之后，还包括：对所述氮化钛层进行第二次回蚀刻，去除所述栅线缝隙中暴露的所述氮化钛层；对所述高k介质层进行第二次回蚀刻，去除所述栅线缝隙中暴露的所述高k介质层。
8.可选地，所述高k介质层的材料为氧化铝。
9.可选地，采用160℃的磷酸对所述高k介质层进行第二次回蚀刻。
10.可选地，在衬底上形成绝缘叠层结构和形成贯穿所述绝缘叠层结构的多个沟道柱的步骤之间，还包括：在所述绝缘叠层结构的表面形成保护层。
11.可选地，在所述栅线缝隙中形成第一绝缘层和导电通道的步骤之后，还包括：去除
所述保护层，对半导体结构进行清洗；在所述绝缘叠层结构的表面形成多晶硅层和叠层结构，所述叠层结构包括氧化物-氮化物。
12.根据本发明的另一方面，提供一种3d存储器件，包括：衬底；位于所述衬底上方的栅叠层结构，所述栅叠层结构包括交替堆叠的多个栅极导体和多个层间绝缘层；多个沟道柱，所述沟道柱贯穿所述栅叠层结构，其中，所述栅极导体与层间绝缘层之间还包括高k介质层和氮化钛层，且所述高k介质层和氮化钛层仅位于垂直于衬底表面方向的相邻层间绝缘层之间。
13.可选地，所述高k介质层的材料为氧化铝。
14.可选地，还包括：栅线缝隙，所述栅线缝隙贯穿所述栅叠层结构，将所述多个栅极导体分割成多条栅线。
15.可选地，还包括：位于所述栅线缝隙中的第一绝缘层和导电通道，所述第一绝缘层隔离所述导电通道和所述栅叠层结构。
16.本发明提供的3d存储器件的制造方法，通过湿法蚀刻对栅线缝隙中的高k介质层进行回蚀刻，使得栅线缝隙的侧壁和底部上没有高k介质层，避免了后续湿法清洗步骤中，清洗剂沿高k介质层进行回蚀刻导致的器件漏电问题，从而提高了器件的良率和可靠性。此外，采用湿法蚀刻对高k介质层进行回蚀刻，相较于干法蚀刻的成本更低。
附图说明
17.通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚，在附图中：
18.图1a和图1b示出了根据现有技术的3d存储器件的局部图；
19.图2a和2b分别示出了3d存储器件的存储单元串的等效电路图和结构示意图；
20.图3示出了根据本发明实施例的3d存储器件的透视图；
21.图4a至图4g示出了根据本发明实施例的3d存储器件制造方法的各个阶段的截面图。
具体实施方式
22.以下将参照附图更详细地描述本发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。
23.应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。
24.如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“直接在
……
上面”或“在
……
上面并与之邻接”的表述方式。
25.在本技术中，术语“半导体结构”指在制造存储器件的各个步骤中形成的整个半导体结构的统称，包括已经形成的所有层或区域。在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的
技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。
26.图1a和图1b示出了根据现有技术的3d存储器件的局部图。如图1a所示，在衬底101表面形成绝缘叠层结构，形成贯穿绝缘叠层结构的沟道柱110，形成贯穿绝缘叠层结构的栅线缝隙，经由栅线缝隙去除叠层结构中的牺牲层形成空腔后，经由栅线缝隙在空腔的表面依次形成高k介质层103，氮化钛层104，栅极导体层109，第一绝缘层105以及导电通道143，高k介质层103的材料例如为alo。其中，栅极导体层109位于层间绝缘层之间，高k介质层103位于空腔的整个侧壁，氮化钛层104位于栅极导体层109与高k介质层103之间，第一绝缘层105隔离导电通道143与栅极导体层109。
27.进一步地，如图1b所示，对半导体结构进行湿法清洗，然后在半导体结构的表面沉积多晶硅层107和第二绝缘层108。然而，在湿法清洗步骤中，由于清洗剂会沿着高k介质层103进行回蚀刻，导致后续步骤中沉积的多晶硅层107也会沿着高k介质层103的回蚀刻缝隙进行沉积，造成相邻导体之间的漏电问题。
28.此外，在去除栅线缝隙底部的高k介质层103时，采用干法蚀刻成本较高。
29.本技术的发明人注意到上述影响3d存储器件的良率和可靠性的问题，因而提出进一步改进的3d存储器件及其制造方法。
30.下面结合附图和实施例，对本发明的具体实施方式作进一步详细描述。
31.本发明可以各种形式呈现，以下将描述其中一些示例。
32.图2a和2b分别示出3d存储器件的存储单元串的电路图和结构示意图。在该实施例中示出的存储单元串包括4个存储单元的情形。可以理解，本发明不限于此，存储单元串中的存储单元数量可以为任意多个，例如，32个或64个。
33.如图2a所示，存储单元串100的第一端连接至位线bl，第二端连接至源极线sl。存储单元串100包括在第一端和第二端之间串联连接的多个晶体管，包括：第一选择晶体管q1、存储晶体管m1至m4、以及第二选择晶体管q2。第一选择晶体管q1的栅极连接至串选择线ssl，第二选择晶体管q2的栅极连接至地选择线gsl。存储晶体管m1至m4的栅极分别连接至字线wl1至wl4的相应字线。
34.如图2b所示，存储单元串100的第一选择晶体管q1和第二选择晶体管q2分别包括栅极导体122和123，存储晶体管m1至m4分别包括栅极导体121。栅极导体121、122和123与存储单元串100中的晶体管的堆叠顺序一致，相邻的栅极导体之间彼此采用层间绝缘层隔开，从而形成栅叠层结构。进一步地，存储单元串100包括沟道柱110。沟道柱110贯穿栅叠层结构。在沟道柱110的中间部分，栅极导体121与沟道层111之间夹有隧穿介质层112、电荷存储层113和阻挡介质层114，从而形成存储晶体管m1至m4。在沟道柱110的两端，栅极导体122和123与沟道层111之间夹有阻挡介质层114，从而形成第一选择晶体管q1和第二选择晶体管q2。
35.在该实施例中，沟道层111例如由掺杂多晶硅组成，隧穿介质层112和阻挡介质层114分别由氧化物组成，例如氧化硅，电荷存储层113由包含量子点或者纳米晶体的绝缘层组成，例如包含金属或者半导体的微粒的氮化硅，栅极导体121、122和123由金属组成，例如钨。沟道层111用于提供控选择晶体管和存储晶体管的沟道区，沟道层111的掺杂类型与选择晶体管和存储晶体管的类型相同。例如，对于n型的选择晶体管和存储晶体管，沟道层111可以是n型掺杂的多晶硅。
36.在该实施例中，沟道柱110的芯部为沟道层111，隧穿介质层112、电荷存储层113和阻挡介质层114形成围绕芯部侧壁的叠层结构。在替代的实施例中，沟道柱110的芯部为附加的绝缘层，沟道层111、隧穿介质层112、电荷存储层113和阻挡介质层114形成围绕芯部的叠层结构。
37.在该实施例中，第一选择晶体管q1和第二选择晶体管q2、存储晶体管m1至m4使用公共的沟道层111和阻挡介质层114。在沟道柱110中，沟道层111提供多个晶体管的源漏区和沟道层。在替代的实施例中，可以采用彼此独立的步骤，分别形成第一选择晶体管q1和第二选择晶体管q2的外延层和阻挡介质层以及存储晶体管m1至m4的外延层和阻挡介质层。
38.在写入操作中，存储单元串100利用fn隧穿效率将数据写入存储晶体管m1至m4中的选定存储晶体管。以存储晶体管m2为例，在源极线sl接地的同时，地选择线gsl偏置到大约零伏电压，使得对应于地选择线gsl的选择晶体管q2断开，串选择线ssl偏置到高电压vdd，使得对应于串选择线ssl的选择晶体管q1导通。进一步地，位线bit2接地，字线wl2偏置于编程电压vpg，例如20v左右，其余字线偏置于低电压vps1。由于只有选定存储晶体管m2的字线电压高于隧穿电压，因此，该存储晶体管m2的沟道区的电子，经由隧穿介质层112到达电荷存储层113，从而将数据转变成电荷存储于存储晶体管m2的电荷存储层113中。
39.在读取操作中，存储单元串100根据存储晶体管m1至m4中的选定存储晶体管的导通状态判断电荷存储层中的电荷量，从而获得该电荷量表征的数据。以存储晶体管m2为例，字线wl2偏置于读取电压vrd，其余字线偏置于高电压vps2。存储晶体管m2的导通状态与其阈值电压相关，即与电荷存储层中的电荷量相关，从而根据存储晶体管m2的导通状态可以判断数据值。存储晶体管m1、m3和m4始终处于导通状态，因此，存储单元串100的导通状态取决于存储晶体管m2的导通状态。控制电路根据位线bl和源极线sl上检测的电信号判断存储晶体管m2的导通状态，从而获得存储晶体管m2中存储的数据。
40.图3示出3d存储器件的透视图。为了清楚起见，在图3中未示出3d存储器件中的各个绝缘层。
41.在该实施例中示出的3d存储器件200包括4*4共计16个存储单元串100，每个存储单元串100包括4个存储单元，从而形成4*4*4共计64个存储单元的存储器阵列。可以理解，本发明不限于此，3d存储器件可以包括任意多个存储单元串，例如，1024个，每个存储单元串中的存储单元数量可以为任意多个，例如，32个或64个。
42.在3d存储器件200中，存储单元串分别包括各自的沟道柱110，以及公共的栅极导体121、122和123。栅极导体121、122和123与存储单元串100中的晶体管的堆叠顺序一致，相邻的栅极导体之间彼此采用层间绝缘层隔开，从而形成栅叠层结构120。在图中未示出层间绝缘层。
43.沟道柱110的内部结构如图2b所示，在此不再进行详细说明。沟道柱110贯穿栅叠层结构120，并且排列成阵列，同一列的多个沟道柱110的第一端共同连接至同一条位线(即位线bl1至bl4之一)，第二端共同连接至衬底101，第二端经由衬底100形成共源极连接。
44.第一选择晶体管q1的栅极导体122由栅线缝隙(gate line slit)161分割成不同的栅线。同一行的多个沟道柱110的栅线共同连接至同一条串选择线(即串选择线ssl1至ssl4之一)。
45.存储晶体管m1和m4的栅极导体121分别连接至相应的字线。如果存储晶体管m1和
m4的栅极导体121由栅线缝隙171分割成不同的栅线，则同一层面的栅线经由各自的导电通道131到达互连层132，从而彼此互连，然后经由导电通道133连接至同一条字线(即字线wl1至wl4之一)。
46.第二选择晶体管q2的栅极导体连接成一体。如果第二选择晶体管q2的栅极导体123由栅线缝隙171分割成不同的栅线，则栅线经由各自的导电通道131到达互连层132，从而彼此互连，然后经由导电通道133连接至同一条地选择线gsl。
47.假沟道柱140与沟道柱110的内部结构可以相同或不同，并且至少穿过栅叠层结构中的至少一部分栅极导体。在最终的3d存储器件中，假沟道柱140并未与位线相连接，从而仅仅提供机械支撑作用，而没有用于形成选择晶体管和存储晶体管。因此，假沟道柱131没有形成有效的存储单元。
48.图4a至图4g示出了根据本发明实施例的3d存储器件制造方法的各个阶段的截面图。其中，图4a至图4g所示例如为图3中沿虚线aa的截面图。
49.该方法开始于已经在半导体衬底101上形成绝缘叠层结构的半导体结构，如图4a所示。
50.半导体结构包括半导体衬底101及其上的绝缘叠层结构。该绝缘叠层结构包括交替堆叠的多个层间绝缘层102和多个牺牲层142。在该实施例中，半导体衬底101例如是单晶硅衬底，层间绝缘层102例如由氧化硅组成，牺牲层142例如由氮化硅组成。
51.为了形成从栅极导体到达字线的导电通道，多个牺牲层142例如图案化为台阶状(图4a中未示出，可参考图3)，即，每个牺牲层142的边缘部分相对于上方的牺牲层暴露以提供电连接区。在多个牺牲层142的图案化步骤之后，采用保护层141覆盖绝缘叠层结构，以及形成贯穿绝缘叠层结构的沟道柱110。如下文所述，牺牲层142将替换成栅极导体，栅极导体进一步连接至字线。
52.为了便于对3d存储器件中的存储单元进行编程操作，在半导体衬底101中形成多个阱区以及用于驱动选择晶体管和存储晶体管的cmos电路(未示出)。
53.进一步地，在形成贯穿绝缘叠层结构的栅线缝隙106，以及经由栅线缝隙去除牺牲层142以形成空腔，如图4a和图4b所示。
54.在该步骤中，形成栅线缝隙106时，可以采用各向异性蚀刻，例如采用干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀。例如，通过控制蚀刻时间，使得蚀刻在半导体衬底101的表面附近停止。
55.在该实施例中，栅线缝隙106将栅极导体分割成多条栅线。为此，栅线缝隙106贯穿绝缘叠层结构。
56.在形成空腔时，利用栅线缝隙106作为蚀刻剂通道，采用各向同性蚀刻去除绝缘叠层结构中的牺牲层142从而形成空腔。各向同性蚀刻可以采用选择性的湿法蚀刻或气相蚀刻。在湿法蚀刻中使用蚀刻溶液作为蚀刻剂，其中，将半导体结构浸没在蚀刻溶液中。在气相蚀刻中使用蚀刻气体作为蚀刻剂，其中，将半导体结构暴露于蚀刻气体中。
57.在绝缘叠层结构中的层间绝缘层102和牺牲层142分别由氧化硅和氮化硅组成的情形下，在湿法蚀刻中可以采用磷酸溶液作为蚀刻剂，在气相蚀刻中可以采用c4f8、c4f6、ch2f2和o2中的一种或多种。在蚀刻步骤中，蚀刻剂充满栅线缝隙106。绝缘叠层结构中的牺牲层142的端部暴露于栅线缝隙106的开口中，因此，牺牲层142接触到蚀刻剂。蚀刻剂由栅
线缝隙106的开口逐渐向绝缘叠层结构的内部蚀刻牺牲层142。由于蚀刻剂的选择性，该蚀刻相对于绝缘叠层结构中的层间绝缘层102去除牺牲层142。
58.优选地，在上述的湿法蚀刻步骤之后，可以采用附加的蚀刻步骤去除在层间绝缘层102上附着的蚀刻产物(例如氧化硅)，使得层间绝缘层102在空腔中暴露的表面平整。
59.进一步地，经由栅线缝隙106在空腔和栅线缝隙的表面形成高k介质层103，如图4c所示。
60.该步骤中，例如通过原子层沉积(ald)，物理气相沉积(pvd)或化学气相沉积(cvd)等沉积工艺在栅线缝隙106和空腔中沉积介电材料，并对介电材料进行回蚀刻，仅保留栅线缝隙106和空腔表面的介电材料，从而形成高k介质层103。其中，高k介质层103的材料为氧化铝(alo)。
61.优选地，在对介电材料进行回蚀刻的步骤之前，对半导体表面的介电材料进行化学机械研磨，减薄或去除半导体结构的表面的介电材料。最终半导体结构的表面具有高k介质层103或者没有高k介质层103。
62.进一步地，经由栅线缝隙106在空腔和栅线缝隙的表面形成氮化钛层104，如图4d所示。
63.该步骤中，例如通过原子层沉积(ald)，物理气相沉积(pvd)或化学气相沉积(cvd)等沉积工艺在栅线缝隙106和空腔中沉积tin材料，并对tin材料进行回蚀刻，仅保留高k介质层103表面的一层tin材料，从而形成氮化钛层104。
64.优选地，在对tin材料进行回蚀刻的步骤之前，对半导体表面的tin材料进行化学机械研磨，减薄或去除半导体结构的表面的tin材料。最终半导体结构的表面具有氮化钛层104或者没有氮化钛层104。
65.进一步地，经由栅线缝隙106在空腔中沉积金属材料，并对金属材料和氮化钛层104进行回蚀刻，如图4e所示。
66.在形成栅极导体109时，利用栅线缝隙106作为沉积物通道，采用原子层沉积(ald)，在栅线缝隙106和空腔中填充金属层。
67.在该实施例中，金属层例如由钨组成。在原子层沉积中采用的前驱源例如是六氟化钨wf6，采用的还原气体例如是硅烷sih4或乙硼烷b2h6。在原子层沉积的步骤中，利用六氟化钨wf6与硅烷sih4的反应产物的化学吸附获得钨材料实现沉积过程。
68.进一步地，对金属材料和氮化钛层104进行回蚀刻，去除栅线缝隙中的金属材料和氮化钛层104，仅保留空腔中金属材料和氮化钛层104。
69.进一步地，对高k介质层103进行回蚀刻，如图4f所示。
70.在该步骤中，通过湿法蚀刻工艺，去除半导体结构表面和栅线缝隙中暴露的高k介质层103，仅保留氮化钛层104和栅极导体层109之间的高k介质层103。
71.其中，湿法蚀刻去除高k介质层103例如为采用160℃的磷酸(h3po4)，将半导体结构浸泡在溶液中，通过控制蚀刻时间，使得蚀刻在去除栅线缝隙106中暴露高k介质层103后停止。进一步地，采用快速热退火(rta)对半导体结构中的高k介质层103进行处理，其快速热退火(rta)中，加热速率为60a/min，温度为1100℃。
72.进一步地，在栅线缝隙中形成第一绝缘层105和导电通道106，如图4g所示。
73.在该步骤中，通过原子层沉积(ald)，物理气相沉积(pvd)或化学气相沉积(cvd)等
沉积工艺在栅线缝隙106中沉积绝缘材料，然后形成贯穿绝缘材料的通孔，并在通孔中沉积导电材料形成导电通道143。
74.在该实施例中，第一绝缘层105隔离导电通道和栅极导体层109。
75.在该步骤之后，还包括去除半导体结构表面的保护层141，以及对半导体结构进行清洗，以及在半导体结构的表面形成多晶硅层144和叠层结构145，其中，叠层结构145例如为氧化物-氮化物叠层结构。
76.在该实施例中，由于高k介质层103被回蚀刻，在去除半导体结构表面的保护层141后，栅叠层结构第一绝缘层105之间不再存在高k介质层103，也没有其他材料，因此，在后续的清洗步骤中，不会出现清洗净沿高k介质层103回蚀刻的现象，从而降低了器件相邻导体之间的漏电问题。
77.本发明提供的3d存储器件的制造方法，通过湿法蚀刻对栅线缝隙中的高k介质层进行回蚀刻，使得栅线缝隙的侧壁和底部上没有高k介质层，避免了后续湿法清洗步骤中，清洗剂沿高k介质层进行回蚀刻导致的器件漏电问题，从而提高了器件的良率和可靠性。此外，采用湿法蚀刻对高k介质层进行回蚀刻，相较于干法蚀刻的成本更低。
78.依照本发明的实施例如上文所述，这些实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地利用本发明以及在本发明基础上的修改使用。本发明仅受权利要求书及其全部范围和等效物的限制。