半导体结构的制作方法

1.本发明实施例涉及半导体结构。


背景技术：

2.半导体装置用于多种电子应用，例如个人计算机、蜂窝式电话、数码相机及其它电子设备中。半导体行业通过持续减小最小构件大小来持续改进各种电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度，此允许更多组件集成到给定区域中。


技术实现要素：

3.根据本发明的实施例，一种半导体结构包括：栅极结构，其包括：第一部分，其在第一方向上延伸且具有第一端及与所述第一端相对的第二端；第二部分，其在所述第一部分的所述第一端处且在不同于所述第一方向的第二方向上延伸；及第三部分，其在所述第一部分的所述第二端处且在所述第二方向上延伸；源极区及漏极区，其通过所述栅极结构而彼此分开；及隔离结构，其环绕所述栅极结构、所述源极区及所述漏极区，其中所述第一部分具有平行于所述第一方向的第一侧壁，所述第二部分具有平行于所述第一方向的第二侧壁，所述第三部分具有平行于所述第一方向的第三侧壁，且所述第一部分的所述第一侧壁、所述第二部分的所述第二侧壁及所述第三部分的所述第三侧壁彼此对准以形成直线，其中所述第一部分具有平行于所述第一方向且与所述第一侧壁相对的第四侧壁，所述第二部分具有平行于所述第一方向且与所述第二侧壁相对的第五侧壁，所述第三部分具有平行于所述第一方向且与所述第三侧壁相对的第六侧壁，且所述第一部分的所述第四侧壁偏离所述第二部分的所述第五侧壁及所述第三部分的所述第六侧壁。
4.根据本发明的实施例，一种半导体结构包括：第一栅极结构，其中所述第一栅极结构包括：第一部分，其在第一方向上延伸；第二部分，其在不同于所述第一方向的第二方向上延伸；及第三部分，其在所述第二方向上延伸，其中所述第二部分及所述第三部分经放置于所述第一部分的相对端处；第二栅极结构，其中所述第二栅极结构包括：第四部分，其在所述第一方向上延伸；第五部分，其在所述第二方向上延伸；及第六部分，其在所述第二方向上延伸，其中所述第五部分及所述第六部分经放置于所述第四部分的相对端处；第一掺杂区，其经放置于所述第一栅极结构与所述第二栅极结构之间；第二掺杂区，其通过所述第一栅极结构而与所述第一掺杂区分开；第三掺杂区，其通过所述第二栅极结构而与所述第一掺杂区分开；及隔离结构，其环绕所述第一栅极结构、所述第二栅极结构、所述第一掺杂区、所述第二掺杂区及所述第三掺杂区，其中所述第一部分具有平行于所述第一方向的第一侧壁，所述第二部分具有平行于所述第一方向的第二侧壁，所述第三部分具有平行于所述第一方向的第三侧壁，所述第一部分的所述第一侧壁、所述第二部分的所述第二侧壁及所述第三部分的所述第三侧壁彼此对准形成第一直线，所述第四部分具有平行于所述第一方向的第四侧壁，所述第五部分具有平行于所述第一方向的第五侧壁，所述第六部分具有平行于所述第一方向的第六侧壁，且所述第四部分的所述第四侧壁、所述第五部分的所述
第五侧壁及所述第六部分的所述第六侧壁彼此对准以形成平行于所述第一直线的第二直线。
5.根据本发明的实施例，一种半导体结构包括：第一组栅极结构，其包括第一栅极结构及第二栅极结构；第二组栅极结构，其与所述第一组栅极结构分开且包括第三栅极结构及第四栅极结构；多个掺杂区；及隔离结构，其环绕所述第一组栅极结构、所述第二组栅极结构及所述多个掺杂区，其中所述第一组栅极结构及所述第二组栅极结构分开达第一距离，所述第一组栅极结构的所述第一栅极结构及所述第二栅极结构彼此分开达第二距离，所述第二组栅极结构的所述第三栅极结构及所述第四栅极结构彼此分开达第三距离，且所述第一距离等于或大于所述第二距离及所述第三距离。
附图说明
6.当结合所附图式阅读时从下列具体实施方式最好地理解本公开的方面。应注意，根据行业中的标准实践，各种构件不按比例绘制。实际上，为清晰论述，各种构件的尺寸可任意增大或减小。
7.图1a是说明在一或多个实施例中的根据本公开的方面的半导体结构的俯视图的示意图。
8.图1b是说明在一或多个实施例中的根据本公开的方面的操作中的图1a的半导体结构的俯视图的示意图。
9.图2a是说明在一或多个实施例中的根据本公开的方面的半导体结构的俯视图的示意图。
10.图2b是说明在一或多个实施例中的根据本公开的方面的操作中的图2a的半导体结构的俯视图的示意图。
11.图3是说明在一或多个实施例中的根据本公开的方面的rts偏差趋势的图表。
12.图4是说明在一或多个实施例中的根据本公开的方面的半导体结构的俯视图的示意图。
13.图5是说明在一或多个实施例中的根据本公开的方面的半导体结构的俯视图的示意图。
14.图6是说明在一或多个实施例中的根据本公开的方面的半导体结构的俯视图的示意图。
15.图7是说明在一或多个实施例中的根据本公开的方面的半导体结构的俯视图的示意图。
16.图8是说明在一或多个实施例中的根据本公开的方面的半导体结构的俯视图的示意图。
17.图9是说明在一或多个实施例中的根据本公开的方面的半导体结构的俯视图的示意图。
18.图10是说明在一或多个实施例中的根据本公开的方面的半导体结构的俯视图的示意图。
19.图11是说明在一或多个实施例中的根据本公开的方面的半导体结构的俯视图的示意图。
具体实施方式
20.以下公开提供用于实施所提供的主题的不同构件的许多不同实施例或实例。下文描述元件及布置的特定实例以简化本公开。当然，这些仅为实例且非希望限制。举例来说，在以下描述中的第一构件形成于第二构件上方或上可包含其中所述第一构件及所述第二构件经形成为直接接触的实施例，且也可包含其中额外构件可形成在所述第一构件与所述第二构件之间，使得所述第一构件及所述第二构件可不直接接触的实施例。另外，本公开可在各个实例中重复元件符号及/或字母。此重复出于简化及清楚的目的且本身不指示所论述的各个实施例及/或配置之间的关系。
21.此外，为便于描述，例如“在
…
下面”、“在
…
下方”、“下部”、“在
…
上方”、“上部”、“上”及类似者的空间相对术语可在本文中用于描述一个元件或构件与另一(些)元件或构件的关系，如图中说明。空间相对术语希望涵盖除在图中描绘的定向以外的使用或操作中的装置的不同定向。设备可以其它方式定向(旋转90度或按其它定向)且因这可同样解释本文中使用的空间相对描述词。
22.如本文中使用，虽然术语(例如“第一”、“第二”及“第三”)描述各种元件、组件、区域、层及/或区段，但此类元件、组件、区域、层及/或区段不应被此类术语限制。此类术语仅可用于将一个元件、组件、区域、层或区段与另一者区分。例如“第一”、“第二”及“第三”的术语当在本文中使用时并不暗示序列或顺序，除非由背景内容明确指示。
23.虽然阐述本公开的广泛范围的数值范围及参数为近似值，但尽可能精确地报告特定实例中所阐述的数值。然而，任何数值固有地含有必然由相应测试测量中发现的标准偏差所引起的某些误差。而且，如本文中使用，术语“大体上”、“近似”或“约”通常意味着在可由所属领域的一般技术人员所考虑的值或范围内。替代地，当由所属领域的一般技术人员考虑时，术语“大体上”、“约”或“大约”意味着在可接受的平均值标准误差内。所属领域的一般技术人员可理解，可接受的标准误差可根据不同技术而变化。除了在操作/工作实例中之外，或除非另有明确指定，本文中公开的全部数值范围、数量、值及百分比(例如材料量、持续时间、温度、操作条件、数量比及其类似者的数值范围、数量、值及百分比)应被理解为在全部例子中都由术语“大体上”、“约”或“大约”修饰。因此，除非相反地指示，否则本公开及所附权利要求书中阐述的数值参数是可视需要变化的近似值。最起码，每一数值参数应依据所报告的有效数字的数字且通过应用普通舍入技术解释。本文将范围表达为从一个端点到另一端点或在两个端点之间。本文公开的所有范围包含所述端点，除非另有指定。
24.随机电报信号(rts)噪声(其是漏极电流(id)或阈值电压(vt)的随机波动)是一种发生于mosfet装置中的低频噪声。rts噪声可降低行动cpu的最小操作电压(vccmin)且减小基于深亚微米mosfet技术的模拟或数字转换器中的信噪比。最近，rts噪声已被公认为在于cmos图像传感器(cis)中实现高分辨率及高灵敏度的努力中的最重要问题之一。rts噪声也已成为闪存领域中的重大关注。此外，在较小栅极面积mosfet中，rts噪声更频繁地且更严重地出现。随着cmos装置尺寸持续按比例缩小，rts噪声的量值无法被忽视。例如，降低mosfet装置中的rts噪声是改进较低功率模拟平台及cis平台中的性能的关键因素。
25.mosfet装置的研究已表明，rts噪声与隔离结构(即，浅沟槽隔离(sti)结构)与mosfet装置之间的界面处的俘获位点的存在相关。也发现，mosfet装置的源极侧中的俘获位点比mosfet装置的漏极侧中的俘获位点对rts噪声的影响更大。在一些比较性方法中，可
得出结论，sti与mosfet装置之间的界面处的俘获位点及mosfet装置的源极侧上的俘获位点显著地影响rts现象。
26.因此，本公开提供一种在不违反设计规则检查(drc)的情况下且在不需要改变制造操作的情况下减轻rts噪声问题的半导体结构。在一些实施例中，所提供半导体结构包含具有c形栅极结构的晶体管。在此类实施例中，电流被c形栅极结构局限，且因此更少电流通过sti与mosfet装置之间的界面处的俘获位点。在一些实施例中，所提供半导体结构包含具有非对称源极/漏极区的晶体管。在此类实施例中，增加源极侧上的电流密度以抑制源极区中的俘获位点。据此，减轻rts噪声问题。
27.图1a及图2a是说明在一或多个实施例中的根据本公开的方面的半导体结构100a及100b的俯视图的示意图。图1b是说明操作中的半导体结构100a的俯视图的示意图，且图2b是说明操作中的半导体结构100b的俯视图的示意图。在一些实施例中，图1a到图2b可分别被称为说明布局结构的示意图。应注意，图1a到图2b中的相同元件由相同元件符号指示，且可包含相同材料。在一些实施例中，半导体结构100a及100b可经放置于半导体衬底102中及上方。半导体结构100a及100b分别包含栅极结构110、源极区120s、漏极区120d及隔离结构130。栅极结构110、源极区120s及漏极区120d形成晶体管装置。
28.在一些实施例中，从俯视图看，栅极结构110包含第一部分112、第二部分114及第三部分116。如图1a及图2a中所展示，第一部分112在第一方向d1上延伸，而第二部分114及第三部分116在第二方向d2上延伸。第二方向d2不同于第一方向d1。在一些实施例中，第一方向d1垂直于第二方向d2，但本公开不限于此。在一些实施例中，第一部分112具有第一端113a及与第一端113a相对的第二端113b。在此类实施例中，第二部分114经放置于第一端113a处，且第三部分116经放置于第二端113b处。第一部分112具有平行于第一方向d1的侧壁112a，第二部分114具有平行于第一方向d1的侧壁114a，且第三部分116具有平行于第一方向d1的侧壁116a。在一些实施例中，第一部分112的侧壁112a、第二部分114的侧壁114a及第三部分的侧壁116a面向漏极区120d，如图1a及图1b中所展示。此外，第一部分112的侧壁112a、第二部分114的侧壁114a及第三部分116的侧壁116a彼此对准以形成直线，如图1a及图1b中所展示。在一些替代实施例中，第一部分112具有与侧壁112a相对的侧壁112b，第二部分114具有与侧壁114a相对的侧壁114b，且第三部分116具有与侧壁116a相对的侧壁116b。在一些实施例中，第一部分112的侧壁112b、第二部分114的侧壁114b及第三部分的侧壁116b面向源极区120s，如图2a及图2b中所展示。此外，第一部分112的侧壁112b、第二部分114的侧壁114b及第三部分116的侧壁116b彼此对准以形成直线，如图2a及图2b中所展示。
29.在一些实施例中，当侧壁112a、114a及116a彼此对准时，侧壁112b偏离(即，未对准于)侧壁114b及116b，如图1a及图1b中所展示。替代地，当侧壁112b、114b及116b彼此对准时，侧壁112a偏离(即，未对准于)侧壁114a及116a。
30.在一些实施例中，第一部分112、第二部分114及第三部分116中的每一者具有矩形形状。第一部分112具有长度l1。在一些实施例中，第一部分112的长度l1在第二方向d2上从侧壁112a测量到与侧壁112a相对的侧壁112b。在一些实施例中，第一部分112的长度l1可为一致的。第二部分114具有长度l2，且第三部分116具有长度l3。第二部分114的长度l2在第二方向d2上从侧壁114a测量到与侧壁114a相对的侧壁114b，且第三部分116的长度l3在第二方向d2上从侧壁116a测量到与侧壁116a相对的侧壁116b。在一些实施例中，长度l2及长
度l3两者是一致的。在一些实施例中，第二部分114的长度l2及第三部分116的长度l3大体上相同，但本公开不限于此。第一部分112的长度l1可不同于第二部分114的长度l2及第三部分116的长度l3。在一些实施例中，第一部分112的长度l1小于第二部分112的长度l2且小于第三部分116的长度l3。在一些实施例中，第二部分114的长度l2及第一部分112的长度l1具有一比，且所述比介于近似1.1与近似3之间，但本公开不限于此。在一些实施例中，第三部分116的长度l3及第一部分112的长度l1具有一比，且所述比介于近似1.1与近似3之间，但本公开不限于此。
31.第一部分112具有宽度wl。在一些实施例中，第一部分112的宽度w1在第一方向d1上从第一端113a测量到第二端113b。在一些实施例中，第一部分112的宽度w1可为一致的。第二部分114具有宽度w2，且第三部分116具有宽度w3。在一些实施例中，第二部分114的宽度w2及第三部分116的宽度w3两者在平行于第一方向d1的方向上测量。在一些实施例中，第二部分114的宽度w2及第三部分116的宽度w3两者是一致的。在一些实施例中，第二部分114的宽度w2及第三部分116的宽度w3大体上相同，但本公开不限于此。在一些实施例中，第二部分114的宽度w2及第一部分112的宽度w1具有一比，且所述比介于近似0.1与近似3之间，但本公开不限于此。在一些实施例中，第三部分116的宽度w3及第一部分112的宽度w1具有一比，且所述比介于近似0.1与近似3之间，但本公开不限于此。在一些实施例中，第一部分112的宽度w1由不同技术节点的设计规则来界定。在一些实施例中，第一部分112的宽度w1可为最小设计规则值。在一些替代实施例中，第一部分112的宽度w1可为最大设计规则值。
32.源极区120s及漏极区120d是通过栅极结构110而彼此分开的掺杂区。在一些实施例中，第一界面140a介于栅极结构110与漏极区120d之间，且第二界面140b介于栅极结构110与源极区120s之间。第一界面140a的长度不同于第二界面140b的长度。在一些实施例中，第一界面140a包含第一部分112的侧壁112a、第二部分114的侧壁114a的一部分及第三部分116的侧壁116a的一部分。在此类实施例中，第二界面140b仅包含第一部分112的侧壁112b。在此类实施例中，第一界面140a的长度大于第二界面140b的长度，如图1a及图1b中所展示。在一些替代实施例中，第一界面140a仅包含第一部分112的第一侧壁112a，而第二界面140b包含第一部分112的侧壁112b、第二部分114的侧壁114b的一部分及第三部分116的侧壁116b的一部分。在此类实施例中，第一界面140a的长度小于第二界面140b的长度，如图2a及图2b中所展示。
33.在一些实施例中，隔离结构130可为浅沟槽隔离(sti)结构，但本公开不限于此。隔离结构130环绕栅极结构110、源极区120s及漏极区120d。在一些实施例中，第二部分114及第三部分116中的每一者与隔离结构130部分地重叠。第二部分114的与隔离结构130重叠的区及第三部分116的与隔离结构130重叠的区可类似，但本公开不限于此。
34.据此，第一部分112、第二部分114及第三部分116形成c形栅极结构110，如图1a及图2a所展示。此外，源极区120s及漏极区120d彼此不对称。
35.如上文所提及，俘获位点通常发现于隔离结构130与半导体衬底102之间的界面处。参考图1b及图2b，在一些实施例中，因为半导体结构100a及100b分别具有c形栅极结构110，所以电流被c形栅极结构110局限且被推离隔离结构130与半导体衬底102之间的界面。换句话说，电流被推离其中发现俘获位点的界面。因此，减轻rts噪声。
36.参考图1b及图3，在一些实施例中，尽管相同电流从漏极区120d流动到源极区
120s，但归因于c形栅极结构110的第二界面140b的较小长度，源极区120s中的电流密度增加。在一些实施例中，归因于c形栅极结构110及非对称源极/漏极区120s/120d，半导体结构100a在漏极侧上的有效沟道宽度不同于源极侧上的有效沟道宽度。此外，电场集中于源极区120s中。因此，基于栅极-源极电压(vgs)及阈值电压(vth)计算为vov＝vgs-vth的过驱动电压(vov)增加。因此，归因于增加的过驱动电压vov，电流可通过俘获位点。因此，可减轻源极区120s中的rts噪声问题，如图3中所展示。
37.据此，半导体结构100a及100b可有效地减轻rts噪声问题。此外，第一部分112、第二部分114及第三部分116中的每一者的尺寸可由如上文所提及的不同技术节点的设计规则来界定。因此，半导体结构100a及100b帮助在不违反设计规则检查(drc)的情况下减轻rts噪声问题，且因此改进半导体结构100a及100b的可能性及实用性。
38.图4到图7是分别说明在一或多个实施例中的根据本公开的方面的半导体结构200a、200b、200c及200d的俯视图的示意图。在一些实施例中，图4到图7可分别被称为说明布局结构的示意图。应注意，图1a到图7中的相同元件由相同元件符号指示，且可包含相同材料；因此，为简洁起见，省略对此类元件的重复详细描述。
39.参考图4到图7，在一些实施例中，半导体结构100a及半导体结构100b的栅极结构110可重复地被放置于半导体衬底102上方。在一些实施例中，半导体结构100a的至少两个栅极结构110可被放置于半导体衬底102上方，如图4及图6中所展示。此外，两个栅极结构110可共享一个源极区120s。在一些实施例中，半导体结构100a的至少一个栅极结构110及半导体结构100b的至少一个栅极结构110可被放置于半导体衬底102上方，如图5及图7中所展示。此外，两个栅极结构110可共享一个源极区120s。因此，半导体结构200a到200d可分别包含第一栅极结构110-1及第二栅极结构110-2，如图4到图7中所展示。此外，半导体结构200a到200d可包含多个掺杂区120s/120d，及隔离结构130。
40.第一栅极结构110-1可包含第一部分112-1、第二部分114-1，及第三部分116-1。第一部分112-1、第二部分114-1与第三部分116-1的尺寸及之间的关系可类似于半导体结构100a的栅极结构110的尺寸及之间的关系；因此，为简洁起见，省略对此类元件的重复详细描述。第二栅极结构110-2可包含第四部分112-2、第五部分114-2，及第六部分116-2。第四部分112-2、第五部分114-2及第六部分116-2的尺寸可类似于半导体结构100a或100b的栅极结构110的尺寸；因此，为简洁起见，省略对此类元件的重复详细描述。参考图4及图6，在一些实施例中，第四部分112-2、第五部分114-2与第六部分116-2之间的关系可类似于半导体结构100a的栅极结构110的所述部分之间的关系；因此，为简洁起见，省略对此类元件的重复详细描述。在此类实施例中，两个栅极结构110-1及110-2两者包含c形，如图4及图6中所展示。参考图5及图7，在一些替代实施例中，第四部分112-2、第五部分114-2与第六部分116-2之间的关系可类似于半导体结构100b的栅极结构110的所述部分之间的关系；因此，为简洁起见，省略对此类元件的重复详细描述。在此类实施例中，第一栅极结构110-1及第二栅极结构110-2可关于轴线a对称，如图5及图7中所展示。
41.参考图4及图5，在一些实施例中，第一栅极结构110-1及第二栅极结构110-2彼此分开达距离s。在一些实施例中，第一栅极结构110-1与第二栅极结构110-2之间的距离s可等于最小设计规则。在一些替代实施例中，第一栅极结构110-1与第二栅极结构110-2之间的距离s可大于最小设计规则。
42.在一些实施例中，掺杂区中的一者经放置于第一栅极结构110-1与第二栅极结构110-2之间且充当由第一栅极结构110-1及第二栅极结构110-2共享的源极区120s。在此类实施例中，通过第一栅极结构110-1及第二栅极结构110-2而与源极区120s分开的掺杂区分别充当漏极区120d-1及120d-2。界面150a介于第一栅极结构110-1与源极区120s之间，且界面150b介于第一栅极结构110-1与漏极区120d-1之间。在一些实施例中，界面150a介于源极区120s与第一栅极结构110-1的第一部分112-1的仅侧壁之间，而界面150b介于漏极区120d-1与第二部分114-1的侧壁的一部分、第一部分112-1的侧壁及第三部分116-1的侧壁的一部分之间。在一些实施例中，界面150a的长度小于界面150b的长度，如图4及图5中所展示。
43.界面150c介于第二栅极结构110-2与源极区120s之间，且界面150d介于第二栅极结构110-2与漏极区120d-2之间。此外，界面150c的长度不同于界面150d的长度。在一些实施例中，界面150c介于源极区120s与第五部分114-2的侧壁的一部分、第四部分112-2的侧壁及第六部分116-2的侧壁的一部分之间，如图4中所展示。在此类实施例中，界面150d在漏极区120d-2与第二栅极结构110-2的第四部分112-2的仅侧壁之间。此外，界面150c的长度大于界面150d的长度，如图4中所展示。在此类实施例中，从俯视图看，漏极区120d-1及120d-2可具有不同形状。此外，从俯视图看，漏极区120d-2及源极区120s可具有类似形状。在此类实施例中，至少源极区120s及漏极区120d-1彼此非对称。
44.在一些实施例中，界面150c介于源极区120s与第二栅极结构110-2的第四部分112-2的仅侧壁之间，而界面150d介于漏极区120d-2与第五部分114-2的侧壁的一部分、第四部分112-2的侧壁及第六部分116-2的侧壁的一部分之间。在此类实施例中，界面150c的长度小于界面150d的长度，如图5中所展示。在此类实施例中，从俯视图看，漏极区120d-1及120d-2可具有类似形状。此外，源极区120s可关于轴线a对称。在此类实施例中，源极区120s与漏极区120d-1/120d-2非对称。
45.如图4及图5中所展示，在一些实施例中，第二部分114-1、第三部分116-1、第五部分114-2及第六部分116-2中的每一者与隔离结构130部分地重叠。
46.据此，半导体结构200a及200b可在不违反设计规则检查(drc)的情况下有效地减轻归因于c形栅极结构110-1、110-2及非对称s/d配置所致的rts噪声问题。因此，改进半导体结构200a及200b的可行性及实用性。
47.参考图6及图7，在一些实施例中，第一栅极结构110-1与第二栅极结构110-2之间的距离s可为零。换句话说，第一栅极结构110-1及第二栅极结构110-2耦合到彼此。在此类实施例中，源极区120s可被第一及第二栅极结构110-1及110-2完全环绕或包围。在一些实施例中，源极区120s及漏极区120d-1、120d-2可具有彼此不同的形状，如图6中所展示。在一些实施例中，源极区120s可具有不同于漏极区120d-1及120d-2的配置的配置，而漏极区120d-1及120d-2具有类似配置，如图7中所展示。
48.在一些实施例中，界面150b的长度大于界面150a的长度、界面150c及界面150d的长度，如图6中所展示。在此类实施例中，界面150a的长度、界面150c的长度及界面150d的长度可类似，但本公开不限于此。在一些实施例中，界面150a的长度及界面150c的长度小于界面150b的长度及界面150d的长度。在一些实施例中，界面150b的长度及界面150d的长度大体上相同。在一些实施例中，界面150a的长度及界面150c的长度大体上相同。
49.据此，半导体结构200c及200d可在不违反设计规则检查的情况下有效地减轻归因于组合的c形栅极结构110-1、110-2及非对称s/d配置所致的rts噪声问题，因此改进半导体结构200c及200d的可行性及实用性。
50.图8到图11是说明在一或多个实施例中的根据本公开的方面的半导体结构300a、300b、300c及300d的俯视图的示意图。在一些实施例中，图8到图11可分别被称为说明布局结构的示意图。应注意，图1a到图11中的相同元件由相同元件符号指示，且可包含相同材料；因此，为简洁起见，省略对此类元件的重复详细描述。
51.在一些实施例中，半导体结构200a的栅极结构110-1及110-2可重复地放置于半导体衬底102上方，如图8中所展示。在一些实施例中，半导体结构200c的栅极结构110-1及110-2可重复地放置于半导体衬底102上方，如图10中所展示。在此类实施例中，可谓半导体结构100a的栅极结构110重复地放置于半导体衬底102上方。在一些实施例中，半导体结构200b的栅极结构110-1及110-2可重复地放置于半导体衬底102上方，如图9中所展示。在一些实施例中，半导体结构200d的栅极结构110-1及110-2可重复地放置于半导体衬底102上方，如图11中所展示。在此类实施例中，可以说半导体结构100a的栅极结构110及半导体结构100b的栅极结构110被周期性地放置于半导体衬底102上方。据此，每一栅极结构的尺寸及配置以及所述栅极结构之间的布置及关系可类似于上文所描述；因此，为简洁起见，省略对此类元件的重复详细描述。
52.参考图8到图11，在一些实施例中，半导体结构300a、300b、300c及300d中的每一者可包含第一组栅极结构302-1及第二组栅极结构302-2。第一组栅极结构302-1可包含两个栅极结构110-1及110-2，且第二组栅极结构302-2也可包含两个栅极结构110-1及110-2。半导体结构300a、300b、300c及300d中的每一者进一步包含多个掺杂区120-1到120-5，及环绕第一组栅极结构302-1、第二组栅极结构302-2及掺杂区120-1到120-5的隔离结构130。
53.如图8到图11中所展示，第一组栅极结构302-1及第二组栅极结构302-2分开达距离s1。应注意，距离s1被界定为第一组栅极结构302-1与第二组栅极结构302-2之间的最小间距距离。例如，距离s1被界定为第一组栅极结构302-1的栅极结构110-2的第二部分114-2与第二组栅极结构302-2的栅极结构110-1的第二部分114-1之间的距离。
54.在一些实施例中，第一组栅极结构302-1的栅极结构110-1与栅极结构110-2彼此分开达距离s2，而第二组栅极结构302-2的栅极结构110-1与栅极结构110-2彼此分开达距离s3。应注意，距离s2被界定为第一组栅极结构302-1的栅极结构110-1与110-2之间的最小间距距离，且距离s3被界定为第二组栅极结构302-2的栅极结构110-1与110-2之间的最小间距距离。例如，距离s2被界定为第一组栅极结构302-1中的栅极结构110-1的第二部分114-1与栅极结构110-2的第二部分114-2之间的距离，而距离s3被界定为第二组栅极结构302-2的栅极结构110-1的第二部分114-1与栅极结构110-2的第二部分114-2之间的距离。在一些实施例中，距离s2及距离s3大体上相同，但本公开不限于此。在一些实施例中，距离s1等于或大于距离s2及距离s3，如图8及图9中所展示。在一些实施例中，距离s2及距离s3可分别等于最小设计规则。在此类实施例中，距离s1可等于或大于最小设计规则。
55.在一些实施例中，第一及第二组栅极结构302-1及302-2的栅极结构110-1及110-2中的每一者具有c形，如图8及图10中所展示。在一些实施例中，第一组栅极结构302-1及第二组栅极结构302-2关于轴线a1对称，如图9中所展示。此外，在一些实施例中，第一组栅极
结构302-1的栅极结构110-1与栅极结构110-2关于轴线a2对称，而第二组栅极结构302-2的栅极结构110-1与栅极结构110-2关于轴线a3对称，如图9及图11中所展示。在一些实施例中，轴线a1、a2及a3彼此平行，但本公开不限于此。
56.在一些实施例中，掺杂区120-3经放置于第一组栅极结构302-1与第二组栅极结构302-2之间。掺杂区120-2经放置于第一组栅极结构302-1的栅极结构110-1与栅极结构110-2之间。掺杂区120-4经放置于第二组栅极结构302-2的栅极结构110-1与栅极结构110-2之间。此外，掺杂区120-1通过第一组栅极结构302-1的栅极结构110-1而与掺杂区120-2分开，且掺杂区120-5通过第二组栅极结构302-2的栅极结构110-2而与掺杂区120-4分开。在一些实施例中，掺杂区120-1可充当漏极区，掺杂区120-2可充当源极区，掺杂区120-3可充当漏极区，掺杂区120-4可充当源极区，且掺杂区120-5可充当漏极区。在此类实施例中，源极区120-2的形状由第一组栅极结构302-1的栅极结构110-1及110-2来界定，且源极区120-4的形状由第二组栅极结构302-2的栅极结构110-1及110-2来界定。此外，漏极区120-3由两组栅极结构302-1及302-2共享。在一些替代实施例中，掺杂区120-1可充当源极区，掺杂区120-2可充当漏极区，掺杂区120-3可充当源极区，掺杂区120-4可充当漏极区，且掺杂区120-5可充当源极区。
57.如图8及图9中所展示，每一栅极结构110-1、110-2的有效沟道宽度在源极侧及漏极侧是不同的。此外，栅极结构110-1及110-2中的每一者与隔离结构130部分地重叠。据此，半导体结构300a及300b可在不违反drc的情况下有效地减轻归因于c形栅极结构110-1、110-2及非对称s/d配置所致的rts噪声问题；因此，改进半导体结构300a及300b的可行性及实用性。
58.参考图10及图11，在一些实施例中，第一组栅极结构302-1的第一栅极结构110-1与第二栅极结构110-2之间的距离s2可为零。在一些实施例中，第二组栅极结构302-2的第一栅极结构110-1与第二栅极结构110-2之间的距离s2可为零。换句话说，第一组栅极结构302-1的栅极结构110-1与栅极结构110-2耦合到彼此，且第二组栅极结构302-2的栅极结构110-1与栅极结构110-2耦合到彼此。在此类实施例中，掺杂区120-2可被第一组栅极结构302-1的栅极结构110-1及110-2完全环绕或包围，且掺杂区120-4可被第二组栅极结构302-2的栅极结构110-1及110-2完全环绕或包围。
59.据此，半导体结构300c及300d可在不违反设计规则检查的情况下有效地减轻归因于组合的c形栅极结构110-1、110-2及非对称s/d配置所致的rts噪声问题。因此，改进半导体结构300c及300d的可行性及实用性。
60.应注意，半导体结构100a及/或100b的栅极结构110可经布置以形成如图3到图11中所展示的不同半导体结构，但本公开不限于此。类似地，半导体结构200a到200d可经布置以形成如图9到图11中所展示的不同且更大的半导体结构，但本公开不限于此。此外，半导体结构300a到300d可经布置以形成不同的更大结构或集成电路，尽管未展示。半导体结构100a及100b、半导体结构200a到200d以及半导体结构300a到300d的制造可经集成到前段工艺(feol)操作中。
61.在一些实施例中，为了形成晶体管100a及/或100b，或为了形成半导体结构200a到200d及300a到300d，提供或接纳例如半导体衬底102的工件。例如，半导体衬底102可包含硅或其它半导体材料，且可被绝缘层覆盖。例如，半导体衬底可包含被氧化硅层覆盖的单晶
硅。在一些实施例中，可使用例如gaas、inp、si/ge或sic的化合物半导体取代硅。例如，半导体衬底102可包含绝缘体上覆硅(soi)或绝缘体上覆锗(goi)衬底。在一些实施例中，半导体衬底102可包含其它有源组件或电路，例如电容器、二极管、电阻器、电感器及/或在feol操作中形成的其它电组件。
62.在一些实施例中，硬掩模可经形成于半导体衬底102上方且用隔离结构130的所要图案图案化。在一些实施例中，硬掩模可包含氮化硅、四乙氧基硅烷(teos)及氮氧化硅，但本公开不限于此。取决于不同操作要求，硬掩模可为单层结构或多层结构。经图案化硬掩模用作蚀刻操作或其它移除操作中的掩模以移除半导体衬底102的一部分以形成用于容纳隔离结构130的至少一个浅沟槽。在一些实施例中，蚀刻操作可为干式蚀刻，但本公开不限于此。在一些实施例中，可在形成浅沟槽之后执行聚合物湿浸。
63.在一些实施例中，共形地形成衬层(例如氧化硅层)以覆盖浅沟槽的底部及侧壁。接着用绝缘材料填充浅沟槽。在一些实施例中，绝缘材料可包含二氧化硅、氮化硅、其它绝缘材料、或多个层或其组合。执行例如化学机械抛光(cmp)的平坦化操作以移除多余的绝缘材料，使得在半导体衬底102中形成隔离结构130(例如，sti结构)。在一些实施例中，隔离结构130的顶表面及半导体衬底102的顶表面可彼此对准(即，共面)。在一些实施例中，可使用干式蚀刻或湿式蚀刻来移除隔离结构130的一部分，且形成罩盖层以覆盖隔离结构130。
64.在一些实施例中，可在半导体衬底102上方形成另一经图案化硬掩模，且执行离子布植以在半导体衬底102中形成n型阱或p型阱。此外，n型阱或p型阱可被隔离结构130环绕。在一些实施例中，可执行磷布植以调整阈值电压vt，但本公开不限于此。
65.可在半导体衬底102上方形成电介质层。电介质层可包含例如氧化硅的绝缘材料。在电介质层上形成栅极层。栅极层可包含导电材料、半导电材料、或多个层或其组合。在一些实施例中，可布植多晶硅栅极层以便调整阈值电压。
66.在一些实施例中，图案化栅极层及电介质层以在半导体衬底102上方形成栅极结构110。如上文所提及，栅极结构110可包含第一部分112、第二部分114及第三部分116。第一部分112、第二部分114及第三部分116形成c形栅极结构。此外，栅极结构110的第一部分112及第三部分116中的每一者与隔离结构130部分地重叠。
67.在一些实施例中，执行另一布植以形成源极区120s及漏极区120d。如上文所提及，源极区120s及漏极区120d可具有非对称配置。
68.据此，能够在无额外制造操作的情况下形成晶体管100a及100b以及半导体结构200a到200d及半导体结构300a到300d。
69.本公开提供一种在不违反设计规则检查(drc)的情况下且在不需要改变制造操作的情况下减轻rts噪声问题的晶体管及半导体结构。在一些实施例中，所提供晶体管包含c形栅极结构。在此类实施例中，电流被局限且因此更少电流通过sti与mosfet装置之间的界面处的俘获位点。在一些实施例中，所提供晶体管包含非对称源极/漏极结构。在此类实施例中，增加源极侧壁中的电流密度以抑制源极侧壁中的俘获位点。
70.在一些实施例中，提供一种半导体结构。所述半导体结构包含栅极结构、源极区、漏极区，及隔离结构。所述栅极结构包含第一部分、第二部分，及第三部分。所述第一部分在第一方向上延伸，且所述第二部分及所述第三部分在不同于所述第一方向的第二方向上延伸。所述第一部分包含第一端及与所述第一端相对的第二端。所述第二部分经放置于所述
第一端处，且所述第三部分经放置于所述第二端处。所述源极区及所述漏极区是通过所述栅极结构而彼此分开。所述隔离结构环绕所述栅极结构、所述源极区及所述漏极区。所述第一部分具有平行于所述第一方向的第一侧壁，所述第二部分具有平行于所述第一方向的第二侧壁，且所述第三部分具有平行于所述第一方向的第三侧壁。在一些实施例中，所述第一部分的所述第一侧壁、所述第二部分的所述第二侧壁及所述第三部分的所述第三侧壁彼此对准以形成直线。
71.在一些实施例中，提供一种半导体结构。所述半导体结构包含第一栅极结构、第二栅极结构、第一掺杂区、第二掺杂区、第三掺杂区，及隔离结构。所述第一栅极结构包含第一部分、第二部分，及第三部分。所述第一部分在第一方向上延伸，且所述第二及第三部分在不同于所述第一方向的第二方向上延伸。所述第二部分及所述第三部分经放置于所述第一部分的相对端处。所述第二栅极结构包含第四部分、第五部分，及第六部分。所述第四部分在所述第一方向上延伸，且所述第五及第六部分在所述第二方向上延伸。所述第五部分及所述第六部分经放置于所述第四部分的相对端处。所述第一掺杂区经放置于所述第一栅极结构与所述第二栅极结构之间。所述第二掺杂区是通过所述第一栅极结构而与所述第一掺杂区分开。所述第三掺杂区是通过所述第二栅极结构而与所述第一掺杂区分开。所述隔离结构环绕所述第一栅极结构、所述第二栅极结构、所述第一掺杂区、所述第二掺杂区，及所述第三掺杂区。所述第一部分具有平行于所述第一方向的第一侧壁，所述第二部分具有平行于所述第一方向的第二侧壁，且所述第三部分具有平行于所述第一方向的第三侧壁。在一些实施例中，所述第一部分的所述第一侧壁、所述第二部分的所述第二侧壁及所述第三部分的所述第三侧壁彼此对准形成第一直线。所述第四部分具有平行于所述第一方向的第四侧壁，所述第五部分具有平行于所述第一方向的第五侧壁，且所述第六部分具有平行于所述第一方向的第六侧壁。在一些实施例中，所述第四部分的所述第四侧壁、所述第五部分的所述第五侧壁及所述第六部分的所述第六侧壁彼此对准以形成平行于所述第一直线的第二直线。
72.在一些实施例中，提供一种半导体结构。所述半导体结构包含第一组栅极结构、第二组栅极结构、多个掺杂区及隔离结构。所述第一组栅极结构包含第一栅极结构及第二栅极结构。所述第二组栅极结构包含第三栅极结构及第四栅极结构。所述隔离结构环绕所述第一组栅极结构、所述第二组栅极结构及所述掺杂区。所述第一组栅极结构及所述第二组栅极结构分开达第一距离。所述第一组栅极结构的所述第一栅极结构及所述第二栅极结构彼此分开达第二距离。所述第二组栅极结构的所述第三栅极结构及所述第四栅极结构彼此分开达第三距离。在一些实施例中，所述第一距离等于或大于所述第二距离及所述第三距离。
73.前文概述若干实施例的特征，使得所属领域的技术人员可更好理解本公开的方面。所属领域的技术人员应了解，其可容易地使用本公开作为设计或修改用于实行本文中介绍的实施例的相同目的及/或实现相同优点的其它工艺及结构的基础。所属领域的技术人员也应认识到，此类等效构造并不脱离本公开的精神及范围，且其可在不脱离本公开的精神及范围的情况下在本文中作出各种改变、替代及更改。
74.符号说明
75.100a:半导体结构/晶体管
76.100b:半导体结构/晶体管
77.102:半导体衬底
78.110:栅极结构
79.110-1:第一栅极结构
80.110-2:第二栅极结构
81.112:第一部分
82.112-1:第一部分
83.112-2:第四部分
84.112a:侧壁
85.112b:侧壁
86.113a:第一端
87.113b:第二端
88.114:第二部分
89.114-1:第二部分
90.114-2:第五部分
91.114a:侧壁
92.114b:侧壁
93.116:第三部分
94.116-1:第三部分
95.116-2:第六部分
96.116a:侧壁
97.116b:侧壁
98.120-1:掺杂区
99.120-2:掺杂区/源极区
100.120-3:掺杂区/漏极区
101.120-4:掺杂区/源极区
102.120-5:掺杂区
103.120d:漏极区/掺杂区
104.120d-1:漏极区
105.120d-2:漏极区
106.120s:源极区/掺杂区
107.130:隔离结构
108.140a:第一界面
109.140b:第二界面
110.150a:界面
111.150b:界面
112.150c:界面
113.150d:界面
114.200a:半导体结构
115.200b:半导体结构
116.200c:半导体结构
117.200d:半导体结构
118.300a:半导体结构
119.300b:半导体结构
120.300c:半导体结构
121.300d:半导体结构
122.302-1:第一组栅极结构
123.302-2:第二组栅极结构
124.a:轴线
125.a1:轴线
126.a2:轴线
127.a3:轴线
128.d1:第一方向
129.d2:第二方向
130.l1:长度
131.l2:长度
132.l3:长度
133.s:距离
134.s1:距离
135.s2:距离
136.s3:距离
137.w1:宽度
138.w2:宽度
139.w3:宽度。