光学集成电路结构及其形成方法与流程

1.本揭露是关于一种光学集成电路结构及其形成方法。


背景技术：

2.光信号用于两个装置之间的安全、高速数据传输。在一些应用程序中，能够光数据传输的装置包括至少一集成电路(integrated circuit，ic)或晶片，其具有用于发送及/或接收光信号的光学组件。此外，该装置通常包括一或多个其他光学或电子组件(例如，晶体管)、用于控制光信号自一组件传播至另一组件的波导、及载子，诸如印刷电路板(printed circuit board，pcb)的基板，其上安装有配备光学组件的晶片及一或多个其他组件。


技术实现要素：

3.根据本揭露的部分实施例，一种光学集成电路结构，其包含基板，包含形成于基板的上表面且自基板的边缘延伸的光纤槽，及形成于上表面且自光纤槽延伸的底切；设置于基板上的半导体层；设置于半导体层上的介电结构；设置于介电结构中的互连结构；多个通风孔，其延伸穿过介电结构的耦合区域，其中通风孔各个曝光底切；光纤腔，其延伸穿过介电结构的耦合区域且曝光光纤槽；及设置于介电结构中的阻障环，其中阻障环围绕互连结构且在耦合区域的周边绕线。
4.根据本揭露的部分实施例，一种光学集成电路结构，其包含基板，包含形成于基板的上表面中且自基板的边缘延伸的光纤槽，及形成于上表面中且自光纤槽延伸的底切，其中底切包含底切顶表面、底切底表面、及底切侧表面，且光纤槽包含光纤槽底表面及光纤槽侧壁表面；设置于基板上的半导体层；设置于半导体层上的介电结构；设置于介电结构中的互连结构；多个通风孔，其延伸穿过介电结构的耦合区域，其中通风孔各个曝光底切且包含多个通风孔侧壁表面；光纤腔，其延伸穿过介电结构的耦合区域且曝光光纤槽，其中光纤腔包含光纤腔侧壁表面；及阻障层，设置于通风孔的通风孔侧壁表面、底切顶表面、底切底表面、底切侧表面、光纤腔侧壁表面、光纤槽底表面及光纤槽侧壁表面上。
5.一种形成光学集成电路结构的方法，其包含以下步骤在设置于基板上的半导体层上形成包含互连结构及阻障环的介电结构；执行第一蚀刻制程，以在介电结构的耦合区域中形成多个通风孔及光纤腔，从而曝光基板的多个部分；执行第二蚀刻制程以蚀刻基板且在通风孔及光纤腔之下形成底切；及执行第三蚀刻制程以蚀刻基板且在光纤腔之下形成光纤槽，其中阻障环围绕互连结构且设置于耦合区域与互连结构之间。
附图说明
6.本揭露的态样在与随附附图一起研读时自以下详细描述内容来最佳地理解。应注意，根据行业中的标准规范，各种特征未按比例绘制。实际上，各种特征的尺寸可为了论述清楚经任意地增大或减小。
7.图1a是图示根据本揭露各种实施例的光学集成电路(integrated circuit，ic)结
构的垂直横截面图；
8.图1b是图示根据本揭露的各种实施例的形成通风孔及光纤腔之后的光学集成电路(integrated circuit，ic)结构的垂直横截面图；
9.图1c是根据本揭露的各种实施例的形成底切区域之后的光学集成电路(integrated circuit，ic)结构的垂直横截面图；
10.图1d是图示根据本揭露的各种实施例的形成光纤槽之后的光学集成电路(integrated circuit，ic)结构的垂直截面图；
11.图1e是图示根据本揭露的各种实施例的形成阻障层之后的光学集成电路(integrated circuit，ic)结构的垂直横截面图；
12.图1f是根据本揭露的各种实施例的形成通风孔及光纤腔之后的光学集成电路(integrated circuit，ic)结构的俯视图；
13.图1g是根据本揭露的各种实施例的通风孔及光纤腔放大区域的俯视图；
14.图2是根据本揭露的各种实施例的连接至光纤的光学集成电路结构的垂直横截面图；
15.图3a至图3c是根据本揭露替代实施例的集成电路结构的简化俯视图；
16.图4是显示根据本揭露的各种实施例的形成图1a至图1g及图2中所示集成电路结构的方法的流程图。
17.【符号说明】
18.100:集成电路结构
19.100a～100c:集成电路结构
20.100i:初始集成电路结构
21.102:基板
22.102e:边缘区域
23.102v:通风区域
24.104:底部氧化层
25.106:半导体层
26.108:顶部氧化层
27.109:装置
28.112:介电结构
29.112a～112h:金属间介电层/imd层
30.114:互连结构
31.116:金属特征
32.116c:触点
33.116l:导电线
34.116v:通孔结构
35.120:阻障环
36.120b:阻障环
37.120c:阻障环
38.120rp:凹陷部分
39.122:平坦化层
40.124:光阻剂层
41.125:蚀刻遮罩
42.132:通风孔
43.132a:通风侧壁表面
44.134:底切
45.134a:底切顶表面
46.134b:底切底表面
47.134c:底切侧表面
48.136:光纤腔
49.136a:光纤腔底表面
50.138:光纤槽
51.140:阻障层
52.140a:阻障层
53.150:光波导
54.152:波导
55.160:光纤
56.162:包层
57.164:纤芯
58.cr:耦合区域
59.hd1:第一水平方向
60.hd2:第二水平方向
61.lu:距离
62.su:距离
63.vl:长度
64.vs:距离
65.vw:宽度
具体实施方式
66.以下揭示内容提供用于实施所提供标的物的不同特征的许多不同实施例、或实例。下文描述组件及配置的特定实例以简化本揭露。当然，这些仅为实例且非意欲为限制性的。举例而言，在以下描述中第一特征于第二特征上方或上的形成可包括第一特征与第二特征直接接触地形成的实施例，且亦可包括额外特征可形成于第一特征与第二特征之间使得第一特征与第二特征可不直接接触的实施例。此外，本揭露在各种实例中可重复参考数字及/或字母。此重复是出于简单及清楚的目的，且本身且不指明所论述的各种实施例及/或组态之间的关系。
67.此外，为了便于描述，在本文中可使用空间相对术语，诸如“在
……
下面”、“在
……
之下”、“下部”、“在
……
之上”、“上部”及类似者，来描述诸图中图示的一个元件或特征与另一(多个)元件或特征的关系。空间相对术语意欲涵盖除了诸图中所描绘的定向以外的装置
在使用或操作时的不同定向。装置可另外定向(旋转90度或处于其他定向)，且本文中所使用的空间相对描述符可类似地加以相应解释。除非另有明确说明，否则具有相同参考号的各个元素假定具有相同的材料组成物，且具有相同厚度范围内的厚度。
68.集成电路(integrated circuit，ic)结构可包括各种保护元件，以防止对此类结构的敏感元件造成实体及/或环境损害。然而，习知保护元件不设计用于包括用于与光纤连接的耦合区域的光学集成电路结构。因此，习知保护元件可能不能完全保护光学集成电路结构。
69.本揭露涉及集成电路(integrated circuit，ic)结构，包括边缘耦合保护特征及形成边缘耦合保护特征的方法，特别涉及光学(例如，光子)集成电路结构，其包括阻障环及可选地用以防止污染物扩散的阻障层。
70.图1a至图1f是显示根据本揭露的各种实施例的形成光学集成电路结构的各个阶段的垂直横截面图。参考图1a，初始集成电路结构100i可包括基板102、底部氧化层(bottom oxide layer，box)104、半导体层106、及介电结构112。初始集成电路结构100i可包括特殊应用集成电路(application-specific integrated circuit，asic)晶片、模拟晶片、感测器晶片、或类似者，且可用以发送及/或接收光信号。
71.在一些实施例中，基板102可包括晶体材料，诸如硅或蓝宝石。其他基板材料在本揭露的预期范畴内。在一些实施例中，基板102可是绝缘体上半导体(semiconductor-on-insulator，soi)结构的基板。具体而言，底部氧化层104可形成于基板102上，半导体层106可形成于底部氧化层104上，且顶部氧化层(top oxide layer，tox)108可形成于半导体层106上。
72.半导体层106可包括半导体材料，诸如硅、锗、及/或化合物半导体，诸如硅锗、碳化硅、镓砷、砷化铟、氮化镓、或磷化铟。其他半导体材料在本揭露的预期范畴内。在一些实施例中，半导体层106可包括氧化物半导体材料。在各种实施例中，半导体层106可采用平面基板形式、具有多个鳍片的基板、纳米线、或一般技艺人士已知的其他形式。根据设计要求，半导体层106可包括p型或n型材料，且可在其中具有掺杂区。掺杂区可包括于半导体层106中形成的装置109中。
73.举例而言，半导体层106可包括多种装置109，其可包括主动组件、被动组件、或其组合。在一些实施例中，装置109可包括集成电路装置，举例而言，晶体管、电容器、电阻器、二极管、光电二极管、熔丝装置、或其他类似装置。在一些实施例中，装置109可包括发光及/或光侦测装置。举例而言，装置109可包括发光二极管、激光、光感测器、光调变器、光耦合器、或类似者、或其组合。
74.在一些实施例中，底部氧化层104及/或顶部氧化层108可包括介电材料，诸如二氧化硅(sio2)、碳化硅(sic)、氮化碳(cn)、氮化硅(sin)、氮化硅(sin)、或类似物。其他介电材料在预期的揭示范畴内。在各种实施例中，底部氧化层104可由具有高光传播效率的材料形成，诸如二氧化硅或类似者。如下文详细讨论的，可在底部氧化层104上形成波导。在一些实施例中，顶部氧化层108可设置于半导体层106中形成的装置109的主动区之间。
75.介电结构112可设置于半导体层106及/或顶部氧化层108上。在一些实施例中，介电结构112包括介电材料，诸如氧化硅、氧氮化硅、氮化硅、低介电常数(低k)材料、或其组合物。其他介电材料在预期的揭示范畴内。介电结构112可是单层或多层介电结构。举例而言，
如图1a中所示，介电结构112可包括多个介电层，诸如金属间介电(inter-metal dielectric，imd)层112a～112h。然而，尽管在图1a中显示介电结构112包括8个介电层，但本揭露的各种实施例不限于任何特定数目的介电层。介电结构112中可包括更多或更少的介电层。
76.介电结构112可通过任何适合的沉积制程形成。本文中，“适合的沉积制程”可包括化学气相沉积(chemical vapor deposition，cvd)制程、物理气相沉积(physical vapor deposition，pvd)制程、原子层沉积(atomic layer deposition，ald)制程、高密度电浆cvd(high density plasma cvd，hdpcvd)制程、金属有机cvd(metalorganic cvd，mocvd)制程、电浆增强cvd(plasma enhanced cvd，pecvd)制程、溅射制程、激光剥离、或类似者。
77.互连结构114及阻障环120可设置于介电结构112内。在一些实施例中，参考图1f、图1g、图3a及图3b，互连结构114及阻障环120可设置于介电结构112的耦合区域cr之外。具体而言，阻障环120可完全或部分围绕互连结构114，且可不延伸至耦合区域cr。举例而言，阻障环120可完全围绕互连结构114，且可在耦合区域cr周围绕线，如下面关于图1f详细讨论的。
78.阻障环120可用以防止污染物(诸如水、离子、及/或蚀刻副产物)扩散至互连结构114中及造成诸如裂纹或错位的损坏。举例而言，阻障环120可具有至少10微米(μm)的厚度，诸如自约10至约50μm、或自约11至约25nm范围内的厚度。
79.互连结构114可用以电互连半导体层106的装置109。举例而言，互连结构114可电接触装置109的栅电极、源电极、及/或漏电极。
80.互连结构114及阻障环120可包括设置于介电结构112中的金属特征116。金属特征116可是多种导电结构及/或薄膜中的任意者，诸如导电线116l、触点116c、及/或通孔结构116v。
81.金属特征116可由任何适合的金属形成，诸如钨(w)、铜(cu)、铜合金、铝(al)、铝合金、其组合物、或类似物。其他金属材料在预期的揭示范畴内。在一些实施例中，阻障层(未显示)可设置于金属特征116与介电结构112的介电层之间，以防止金属特征116的材料迁移至半导体层106。举例而言，阻障层可包括ta、tan、ti、tin、cow、或其组合物。其他阻障层材料在预期的揭示范畴内。
82.在一些实施例中，金属特征116可通过双重镶嵌制程或多个单镶嵌制程形成。单镶嵌制程通常在每一镶嵌阶段用金属(例如，铜)形成且填充单个特征。双重镶嵌制程通常形成且用金属一次填充两个特征，例如，沟槽及重叠贯穿孔两者均可使用双重镶嵌制程用单个铜沉积填充。在替代实施例中，金属特征116及阻障环120可通过电镀制程形成。
83.举例而言，镶嵌制程可包括图案化介电层以形成开口，诸如沟槽及/或贯穿孔(例如，通路孔)。可执行沉积制程以在开口中沉积导电金属(例如，铜)。接着可执行平坦化制程，诸如化学机械平坦化(chemical-mechanical planarization，cmp)，以移除设置于介电层顶部上的多余铜(例如，覆盖层)。
84.具体而言，可在形成imd层112a～112h中的各者时执行图案化、金属沉积、及平坦化制程，以便在imd层112a～112h中的各者内形成互连结构114及阻障环120。举例而言，imd层112a可经沉积且图案化以形成开口。接着可执行沉积制程以填充imd层112a中的开口。接着可执行平坦化制程以移除覆盖层且在imd层112a中形成互连结构114及阻障环120的相应
金属特征116。可重复这些制程步骤以形成imd层112b～112h及设置于其中的相应金属特征116，从而完成互连结构114及阻障环120。
85.平坦化层122可设置于介电结构112上。平坦化层122可由介电材料形成，诸如氧化硅、氮化硅等。其他介电材料在预期揭示范畴内。在一些实施例中，介电封装(dielectric encapsulation，de)层(未显示)可设置于半导体层106及介电结构112周围。在一些实施例中，介电封装层可包括模塑化合物。模塑化合物可包括树脂及填料。在替代实施例中，介电封装层可包括氧化硅、氮化硅、或其组合物。介电封装层可通过旋涂、层压、沉积或类似者形成。
86.参考图1b，可在平坦化层122上形成经图案化光阻剂层124。光阻剂层124可通过在平坦化层122上涂布光阻剂材料(例如，旋装涂布)、软烘烤、遮罩对准、曝光、曝光后烘烤、显影光阻剂、冲洗、干燥(例如，硬烘烤)、及/或其他适用制程来形成。
87.接着可使用光阻剂层124作为遮罩执行第一蚀刻制程，以在介电结构112中形成多个通风孔132及光纤腔136。在一些实施例中，可在de层中形成多个通风孔132及光纤腔。第一蚀刻制程可是非等向性干式蚀刻制程，诸如反应离子蚀刻制程(例如，电浆蚀刻)，其用以垂直蚀刻平坦化层122、介电结构112、及底部氧化层104。多个通风孔132可曝光基板102的通风区域102v，且光纤腔136可曝露基板102的边缘区域102e。
88.参考图1c，可执行第二蚀刻制程以蚀刻基板102的通风区域102v及边缘区域102e。第二蚀刻制程可是各向同性湿式蚀刻制程(例如，酸蚀刻制程)，其在基板102中形成底切134，其在多个通风孔132及光纤腔136之下且与之相邻。
89.在第二蚀刻制程之后，可通过灰化或类似者的方法移除光阻剂层124。半导体层106、底部氧化层104及/或顶部氧化层108的部分可在多个通风孔132之间延伸，且可悬浮于底切134之上以形成波导区域150。具体而言，底切134中存在的空气可提供足以将光限制于波导区域150中的折射率差。
90.参考图1d，蚀刻遮罩125可设置于平坦化层122上。具体而言，蚀刻遮罩125的开口可与光纤腔136对准。可经由蚀刻遮罩125执行第三蚀刻制程，以在基板102中光纤腔136之下形成光纤槽138。第三蚀刻制程可是各向同性或非等向性干式蚀刻制程，诸如反应离子蚀刻制程(例如，电浆蚀刻)。在一些实施例中，光纤槽138可是形成于基板102中的v形或u形沟槽，这取决于蚀刻遮罩125中开口的形状。举例而言，参考图1d，沿正交于图1a至图1c的视图平面的平面观察的光纤槽138的垂直横截面图示v形光纤槽138。在第三蚀刻制程完成之后，可移除蚀刻遮罩125以形成光学集成电路结构100。
91.底切134可具有在垂直于基板102平面的垂直方向上自底切134底部至底部氧化层104的深度，范围自约30至约70μm，诸如自约40至约60μm，或自约45至约55μm。尽管可使用更深或更浅的底切134尺寸。光纤槽138可具有在垂直于基板102平面的垂直方向上自光纤槽138的底部至底部氧化层104的深度，范围自约60至约100μm，诸如自约75至约95μm，或自约70至约90μm。尽管可使用更深或更浅的光纤槽138尺寸。
92.参考图1e，可选阻障层140可添加至集成电路结构100。具体而言，阻障层140可设置于多个通风孔132中的各者的通风孔侧壁表面132a、底切顶表面134a、底切底表面134b、底切侧表面134c、光纤腔侧壁表面136a、及/或光纤槽底表面138a、及光纤槽侧表面138b上方的多个通风孔132中的一或多者中(例如，覆盖其内表面/侧壁)。具体而言，阻障层140可
覆盖多个通风孔132、底切134、光纤腔136、及光纤槽138的内表面。阻障层140可具有至少50nm的厚度，诸如范围自约50至约250nm的厚度，诸如自约50nm至约100nm、或约50nm，尽管可使用更厚或更薄的阻障层140。
93.阻障层140可通过使用任何适合的沉积方法沉积阻障材料形成，诸如化学气相沉积(chemical vapor deposition，cvd)制程、高密度电浆化学气相沉积(high density plasma cvd，hdpcvd)制程、原子层沉积(atomic layer deposition，ald)制程、物理气相沉积(physical vapor deposition，pvd)制程、另一适用制程、或其组合。阻障层140可用以防止可经由多个通风孔132、底切134、光纤腔136及/或光纤槽138进入的污染物(诸如水、离子、及/或蚀刻副产物)扩散至介电结构112、底部氧化层104、及/或基板102中且造成诸如裂纹或错位的损坏。举例而言，阻障层140可由介电阻障材料形成，诸如聚酰亚胺、氮化硅、氧氮化硅、或类似物。在一些实施例中，可使用诸如化学机械研磨(chemical-mechanical polishing，cmp)的制程来平坦化集成电路结构100，以移除沉积于平坦化层122上的任何阻障材料。
94.图1f是图1e的集成电路结构100的简化俯视图，图1g显示图1f的集成电路结构100的耦合区域cr的放大版本。参考图1f及图1g，集成电路结构100的耦合区域cr可包括配置于波导区域150的相对侧上的四个通风孔132。然而，本揭露不限于任何特定数目的通风孔132。在其他实施例中，可在波导区域150的相对侧上形成更多或更少的通风孔132。
95.多个通风孔132中的各者可具有在第一水平方向hd1上取得的长度vl，范围自约20至约40μm，诸如约25至约35μm、或约30μm，尽管多个通风孔132可具有更长或更短的通风孔长度。多个通风孔132中的各者可具有在第二水平方向hd2上取得的宽度vw，范围自约10至约30μm，诸如约15至约25μm、或约20μm，尽管多个通风孔132中的各者可具有更宽或更窄的通风孔宽度。在第一水平方向hd1或第二水平方向hd2上相邻多个通风孔132之间取得的通风孔至通风孔距离vv可在约5至约20μm的范围内，诸如自约8至约17μm，或自约10至约15μm。尽管多个通风孔132可在第一水平方向hd1、第二水平方向hd2或两者中间隔得更近或更远。在光纤槽138与相邻于其的多个通风孔132之间在第一水平方向hd1上取得的通风孔至槽的距离vs可在约5至约20μm的范围内，诸如自约8至约17μm，或自约10至约15μm，尽管可使用更大或更小的通风孔至槽距离vs。
96.底切134可以距离lu在多个通风孔132的外侧向延伸并底切底部氧化层104，距离lu大于14μm，诸如范围自约14至约22μm、自约15至约20μm、或自约16至约17μm的距离。光纤槽138可在第二水平方向hd2上以距离su底切底部氧化层104，距离su范围自约30至约40μm、自约35至约45μm、或自约38至约42μm，尽管可使用更大或更小的距离。
97.波导区域150中的半导体层106的一部分可形成波导152。波导152可是设置于底部氧化层104与顶部氧化层108之间的突出物、通道、或鳍片。波导152可通过使用任何适合的沉积及/或蚀刻方法沉积及/或蚀刻设置于底部氧化层104上的硅来形成。
98.阻障环120可完全围绕互连结构114，但可在耦合区域cr周边绕线。阻障环120的凹陷部分120rp可在耦合区域cr周边周围绕线，以便将耦合区域cr与互连结构114分离开。然而，阻障环120可具有任何适合的形状，且不限于图1f中所示的组态。以这种方式，装置109及互连结构114可由阻障环120保护，以防可经由多个通风孔132、光纤腔136、及光纤槽138进入的任何潜在污染物。阻障环120有效地在装置109及互连结构114周围提供保护阻障，以
防止曝光于经由耦合区域cr侵入的元素。在图1f中所示的实施例中，额外保护阻障层140可形成于多个通风孔132、光纤腔136、及光纤槽138的任何及/或全部的侧壁上，且可提供额外保护层，以防止可经由多个通风孔132、光纤腔136、及光纤槽138的任何及/或全部进入的污染物的侵入，以防止损坏装置109及/或互连结构114。
99.图2是显示图1e的集成电路结构100连接至光纤160时的垂直横截面图。如图2中所示，光纤160可包括具有不同折射率的包层162及纤芯164。光纤160可位于光纤槽138中，使得纤芯164与波导152对准。在一些实施例中，光纤160可用粘合剂(未显示)固定至光纤槽138。
100.图3a至图3c是根据本揭露的替代实施例的分别显示集成电路结构100a、100b、100c的简化俯视图。集成电路结构100a、100b、100c可类似于图1e的集成电路结构100。因此，将仅详细讨论其间的差异。
101.参考图3a，集成电路结构100a可包括凹陷部分120rp的阻障环120。然而，与图1f中所示的实施例相反，阻障层140可不包括于多个通风孔132、光纤腔136、及光纤槽138中。在图3a中所示的实施例中，装置109及/或互连结构114仍可通过阻障环120保护，防止污染物经由多个通风孔132、光纤腔136、及/或光纤槽138进入，阻障环120可将装置109及/或互连结构114与多个通风孔132、光纤腔136、及/或光纤槽138分离开。
102.参考图3b，集成电路结构100b可包括形成于多个通风孔132、光纤腔136、及光纤槽138中的各者中的阻障环120b及阻障层140。阻障环120b可部分围绕装置109及互连结构114。阻障环120b可接触设置于光纤腔136的侧壁上的阻障层140。举例而言，阻障环120b可接触阻障层140的覆盖光纤腔136的相对侧的部分。在图3b中所示的实施例中，可通过阻障环120b保护装置109及/或互连结构114不受经由光纤腔136及/或光纤槽138进入的污染物的影响，阻障环120b与形成于光纤腔136中的阻障层140耦合，以形成将装置109及/或互连结构114与可经由光纤腔136及/或光纤槽138进入的任何污染物隔离的连续周边。此外，形成于多个通风孔132中的阻障层140可将装置109及/或互连结构114与可经由多个通风孔132进入的任何污染物隔离。
103.参考图3c，集成电路结构100c可包括阻障环120c及阻障层140a。阻障环120c可围绕装置109及互连结构114，但可不包括在耦合区域cr周围绕线的凹陷部分(即，120rp)。阻障层140a可设置于光纤腔136、光纤槽138、多个通风孔132、及底切134中。在图3c中所示的实施例中，可通过阻障环120保护装置109及/或互连结构114，防止污染物经由多个通风孔132、光纤腔136、及/或光纤槽138进入，阻障环120可将装置109及/或互连结构114与多个通风孔132、光纤腔136、及/或光纤槽138分离开。此外，形成于多个通风孔132、光纤腔136及光纤槽138中的阻障层140a可进一步将装置109及/或互连结构114与可经由多个通风孔132、光纤腔136及光纤槽138中的任意者进入的任何污染物隔离。
104.图4是显示根据本揭露的各种实施例的形成如图1a至图2中所示的集成电路结构100的方法的流程图。参考图1a至图2及图4，在步骤400中，可形成集成电路结构100。举例而言，半导体层106可形成于基板102的底部氧化层104上。半导体层106可经图案化及/或布植杂质以形成装置109。顶部氧化层108随后可形成于半导体层106上。接着可在半导体层106上方形成介电结构112以完成集成电路结构100。举例而言，介电结构112、互连结构114、及阻障环120可通过使用例如单镶嵌制程或双重镶嵌制程沉积imd层112a～112e及金属特征
116来形成。介电结构112的一部分可指定为耦合区域cr。如上文图1f及图3a至图3c中所述，阻障环120可形成为不通过及/或将耦合区域cr与装置109及互连结构114隔离。接着可在介电结构112上形成平坦化层122。
105.在步骤402中，干式蚀刻制程可用于形成多个通风孔132及光纤腔136。具体而言，经图案化光阻剂层124可形成于平坦化层122上，且多个通风孔132及光纤腔136可通过干式蚀刻平坦化层122、介电结构112、顶部氧化层108、及/或底部氧化层104来形成，以曝光基板102。
106.在步骤404中，可执行湿式蚀刻制程以形成底切134。具体而言，湿式蚀刻制程可用于垂直及水平蚀刻基板102。具体而言，侧向蚀刻可导致底切134在底部氧化层104之下、多个通风孔132及光纤腔136的周边的外侧向延伸。
107.在步骤406中，可执行干式蚀刻制程以形成光纤槽138。具体而言，蚀刻遮罩125可设置于平坦化层122上，且基板102可经由蚀刻遮罩125中的开口经干式蚀刻，以形成光纤槽138。
108.在步骤408中，阻障层140可选择性地形成于多个通风孔132、底切134、光纤腔136、及/或光纤槽138中。具体而言，可通过使用任何适合的沉积方法沉积介电材料来形成阻障层140。
109.在步骤410中，可切割基板102以将集成电路结构100与基板102上形成的其他集成电路结构分离开。具体而言，在划分制程期间可划分基板102并沿着基板102的划分线切割。
110.在步骤412中，该方法可选择性地包括将光纤160连接至集成电路结构100。具体而言，光纤160可插入光纤槽138中，使得光纤160的纤芯164可与波导152对准。光纤160可使用黏合剂固定至光纤槽138。
111.各种实施例提供一种光学集成电路(integrated circuit，ic)结构，其包含：基板102，其包含形成于基板102的上表面且自基板102的边缘延伸的光纤槽138，及形成于上表面且自光纤槽138延伸的底切134；设置于基板上的半导体层106；设置于半导体层106上的介电结构112；设置于介电结构112中的互连结构114；多个通风孔132，其延伸穿过介电结构112的耦合区域cr，其中多个通风孔132各个曝光底切；光纤腔136，其延伸穿过耦合区域cr且曝光光纤槽138；及设置于介电结构112中的阻障环120，其中阻障环120围绕互连结构114且在耦合区域cr周边绕线。底切134可包括底切顶表面134a、底切底表面134b、及底切侧表面134c。光纤槽138可包括光纤槽侧壁表面138a及光纤槽底表面138b。多个通风孔132可各个包含通风孔侧壁表面132a。光纤腔136可包含光纤腔底表面136a及光纤腔侧壁表面136a。
112.在光学集成电路结构100的一实施例中，阻障环120可设置成将互连结构114与多个通风孔132及光纤槽138分离开。阻障环120可用以防止污染物扩散至互连结构114中。
113.在光学集成电路结构100的各种实施例中，阻障环120可由金属形成，诸如铜或铜合金。阻障环120可具有至少10微米的厚度。基板102可包括设置于底切134上方的光波导150。光波导150可在多个通风孔132之间延伸至光纤槽138。在其他实施例中，光学集成电路结构100可进一步包括设置于多个通风孔132中的各者的通风孔侧壁表面132a、底切顶表面134a、底切底表面134b、底切侧表面134c、光纤腔侧壁表面136a、光纤槽底表面138a及光纤槽侧壁表面138b上的阻障层140。阻障层140可由介电阻障层材料形成，且可具有至少10微米的最小厚度。
114.各种实施例提供一种光学集成电路(integrated circuit，ic)结构100，其包含：基板102，包含形成于基板102的上表面中且自基板102的边缘延伸的光纤槽138，及形成于上表面且自光纤槽138延伸的底切134，其中底切134包含底切顶表面134a、底切底表面134b、及底切侧表面134c，而光纤槽138包含光纤槽底表面138a及光纤槽侧壁表面138b；设置于基板102上的半导体层106；设置于半导体层106上的介电结构112；设置于介电结构112中的互连结构114；多个通风孔132，其延伸穿过介电结构112的耦合区域cr，其中多个通风孔132各个曝光底切134且包含通风孔侧壁表面132a；光纤腔136，其延伸穿过耦合区域cr且曝光光纤槽138，其中光纤腔136包含光纤腔侧壁表面136a；及设置于多个通风孔132的通风孔侧壁表面132a、底切顶表面134a、底切底表面134b、及底切侧表面134c、光纤腔侧壁表面136a、光纤槽底表面138a、及光纤槽侧壁表面138b上的阻障层140。
115.在光学集成电路结构100的各种实施例中，阻障层140可覆盖多个通风孔132、底切134、光纤腔136、及光纤槽138的内表面。在其他实施例中，阻障材料可包括介电材料。阻障层140可具有至少50纳米的厚度。在光学集成电路结构100的另一实施例中，基板102可包括设置于底切134上方且可在多个通风孔132之间延伸至光纤槽138的光波导150。在光学集成电路结构100的另一实施例中，光学集成电路结构100可包括设置于介电结构112中的阻障环120，其中阻障环120围绕互连结构114且在光纤腔136的相对侧上接触阻障层140。在光学集成电路结构100的另一实施例中，阻障环120可由金属形成。在光学集成电路结构100的另一实施例中，阻障环120及互连结构114可由铜或铜合金形成。
116.各种实施例提供一种形成光学集成电路(integrated circuit，ic)结构100的方法，该方法包括以下步骤：在设置于基板102上的半导体层106上形成包含互连结构114及阻障环120的介电结构112；执行第一蚀刻制程以在介电结构112的耦合区域cr中形成多个通风孔132及光纤腔136，以曝光基板102的部分；执行第二蚀刻制程以蚀刻基板102且在多个通风孔132及光纤腔136之下形成底切134；及执行第三蚀刻制程以蚀刻基板102且在光纤腔136之下形成光纤槽138。阻障环120围绕互连结构114，且设置于耦合区域cr与互连结构114之间。
117.在各种实施例中，第一蚀刻制程可包括干式蚀刻制程，第二蚀刻制程可包括湿式蚀刻制程，且第三蚀刻制程可包括干式蚀刻制程。在其他实施例中，该方法可包括在多个通风孔132中的各者的通风孔侧壁表面132a、底切顶表面134a、底切底表面132b、底切侧表面134c、光纤腔侧壁表面136a、光纤槽底表面138a、及光纤槽侧壁表面138b上形成阻障层140。阻障层140可包括阻障层材料，用以防止污染物经由其扩散，且阻障环120可自形成于耦合区域的相对侧上的阻障层140延伸。
118.本文揭示的各种实施例提供一种结构，该结构允许光学集成电路结构100与光纤160耦合，同时保护装置109及互连结构114免受可经由多个通风孔132、底切134、光纤腔136、及光纤槽138进入的潜在污染物的影响。各种实施例可实施阻障环120、120b，其将装置109及互连结构114与多个通风孔132、底切134、光纤腔136、及光纤槽138隔离。在一些实施例中，可在多个通风孔132、底切134、光纤腔136、及光纤槽138内形成额外阻障层140，以进一步隔离装置109及互连结构114，且保护装置109及互连结构114免受污染物的影响。
119.根据本揭露的部分实施例，一种光学集成电路结构，其包含基板，包含形成于基板的上表面且自基板的边缘延伸的光纤槽，及形成于上表面且自光纤槽延伸的底切；设置于
基板上的半导体层；设置于半导体层上的介电结构；设置于介电结构中的互连结构；多个通风孔，其延伸穿过介电结构的耦合区域，其中通风孔各个曝光底切；光纤腔，其延伸穿过介电结构的耦合区域且曝光光纤槽；及设置于介电结构中的阻障环，其中阻障环围绕互连结构且在耦合区域的周边绕线。
120.在部分实施例中，其中阻障环将互连结构与通风孔及光纤槽分离开，且阻障环用以防止污染物扩散至互连结构中。
121.在部分实施例中，其中阻障环包含金属。
122.在部分实施例中，其中阻障环及互连结构包含铜或铜合金。
123.在部分实施例中，其中阻障环具有至少10微米的厚度。
124.在部分实施例中，其中基板包含设置于底切上方的光波导，光波导在通风孔之间延伸至光纤槽。
125.在部分实施例中，其进一步包含设置于以下各者上的阻障层：通风孔中的各者的多个通风孔侧壁表面；底切顶表面、底切底表面、及底切侧表面；光纤腔侧壁表面；及光纤槽底表面及光纤槽侧壁表面，其中阻障层包含阻障层材料。
126.在部分实施例中，其中阻障层材料包含介电材料。
127.在部分实施例中，其中阻障层具有至少10微米的厚度。
128.根据本揭露的部分实施例，一种光学集成电路结构，其包含基板，包含形成于基板的上表面中且自基板的边缘延伸的光纤槽，及形成于上表面中且自光纤槽延伸的底切，其中底切包含底切顶表面、底切底表面、及底切侧表面，且光纤槽包含光纤槽底表面及光纤槽侧壁表面；设置于基板上的半导体层；设置于半导体层上的介电结构；设置于介电结构中的互连结构；多个通风孔，其延伸穿过介电结构的耦合区域，其中通风孔各个曝光底切且包含多个通风孔侧壁表面；光纤腔，其延伸穿过介电结构的耦合区域且曝光光纤槽，其中光纤腔包含光纤腔侧壁表面；及阻障层，设置于通风孔的通风孔侧壁表面、底切顶表面、底切底表面、底切侧表面、光纤腔侧壁表面、光纤槽底表面及光纤槽侧壁表面上。
129.在部分实施例中，其中阻障层覆盖通风孔、底切、光纤腔、及光纤槽的多个内表面。
130.在部分实施例中，其中阻障材料包含介电材料。
131.在部分实施例中，其中阻障层具有至少50纳米的厚度。
132.在部分实施例中，其中基板包含光波导，光波导设置于底切上方且在通风孔之间延伸至光纤槽。
133.在部分实施例中，其进一步包含设置于介电结构中的阻障环，其中阻障环围绕互连结构且在光纤腔的相对侧上接触阻障层。
134.在部分实施例中，其中阻障环包含金属。
135.在部分实施例中，其中阻障环及互连结构包含铜或铜合金。
136.根据本揭露的部分实施例，一种形成光学集成电路结构的方法，其包含以下步骤在设置于基板上的半导体层上形成包含互连结构及阻障环的介电结构；执行第一蚀刻制程，以在介电结构的耦合区域中形成多个通风孔及光纤腔，从而曝光基板的多个部分；执行第二蚀刻制程以蚀刻基板且在通风孔及光纤腔之下形成底切；及执行第三蚀刻制程以蚀刻基板且在光纤腔之下形成光纤槽，其中阻障环围绕互连结构且设置于耦合区域与互连结构之间。
137.在部分实施例中，其中第一蚀刻制程包含干式蚀刻制程；第二蚀刻制程包含湿式蚀刻制程；且第三蚀刻制程包含干式蚀刻制程。
138.在部分实施例中，其进一步包含以下步骤：在通风孔的多个通风孔侧壁表面、底切顶表面、底切底表面、底切侧表面、光纤腔侧壁表面、光纤槽底表面、及光纤槽侧壁表面上形成阻障层，其中阻障层包含阻障层材料，用以防止污染物经由阻障层扩散，其中阻障环自形成于耦合区域的相对侧上的阻障层延伸。
139.前述内容概述若干实施例的特征，使得熟悉此项技术者可更佳地理解本揭露的态样。熟悉此项技术者应了解，其可易于使用本揭露作为用于设计或修改用于实施本文中引入的实施例的相同目的及/或达成相同优势的其他制程及结构的基础。熟悉此项技术者亦应认识到，此类等效构造且不偏离本揭露的精神及范畴，且此类等效构造可在本文中进行各种改变、取代、及替代而不偏离本揭露的精神及范畴。