三维存储器及其制备方法与流程

1.本技术涉及三维存储器技术领域，更具体的，涉及一种三维存储器的制备方法及三维存储器。


背景技术：

2.在三维存储器的制备工艺中，通常将叠层结构图案化为台阶结构，并采用字线接触逐一将栅极引出，为了缓解台阶区的应力和保护字线接触，通常在字线接触周围设置一个或多个虚拟沟道结构，以对字线接触起到保护支撑作用。
3.随着半导体制造工艺的特征尺寸越来越小，三维存储器的存储密度越来越高，三维存储器中沿垂直方向堆叠的存储单元层数越来越多，在采用台阶结构时，台阶区的字线接触和虚拟沟道结构的间距越来越小，从而导致字线接触的制备工艺面临巨大的挑战。


技术实现要素：

4.本技术的一个方面提供了一种制备三维存储器的方法，该方法包括：在衬底上交替叠置牺牲层和绝缘层以形成叠层结构，并在所述叠层结构形成多个台阶，其中，所述台阶背向所述衬底的顶部为所述牺牲层；在所述台阶的顶部的牺牲层上形成第一电介质层，所述第一电介质层与相邻于该第一电介质层所在的台阶的上层台阶中所述牺牲层互不连接；形成贯穿所述第一电介质层和所述叠层结构的通道孔；通过所述通道孔，沿平行于所述衬底的方向去除部分所述牺牲层，形成多个凹槽，并在所述多个凹槽中填充第二电介质层，其中，位于所述台阶的顶部的第二电介质层与对应的所述第一电介质层连接；在所述通道孔内填充第一导电层；将所述牺牲层置换为栅极导电层；以及将所述第一电介质层、以及位于所述台阶的顶部的所述第二电介质层置换为第二导电层，且所述第二导电层与位于所述台阶的顶部的所述栅极导电层连接。
5.在一个实施方式中，通过所述通道孔去除部分所述牺牲层，形成多个凹槽，并在所述多个凹槽中填充第二电介质层包括：通过所述通道孔，沿平行于所述衬底的方向去除部分所述牺牲层，形成多个凹槽；通过所述通道孔填充第二电介质层；以及去除所述第二电介质层位于所述多个凹槽之外的部分。
6.在一个实施方式中，所述通道孔延伸至所述衬底中，所述方法还包括：在所述通道孔中填充所述第一导电层之前，对所述衬底暴露在所述通道孔中的部分进行氧化处理。
7.在一个实施方式中，将所述牺牲层置换为栅极导电层还包括：去除所述牺牲层以形成牺牲间隙，并在所述牺牲间隙依次形成高介电常数层、粘合层和栅极导电层，其中，所述高介电常数层包覆所述粘合层，所述粘合层包覆所述栅极导电层。
8.在一个实施方式中，将所述第一电介质层、以及位于所述台阶的顶部的所述第二电介质层置换为第二导电层，且所述第二导电层与位于所述台阶的顶部的所述栅极导电层连接包括：去除所述第一电介质层、以及位于所述台阶的顶部的所述第二电介质层，形成空隙；经所述空隙，去除位于所述台阶的顶部的所述栅极导电层对应的所述高介电常数层暴
露在所述空隙中的部分；以及在所述空隙中填充所述第二导电层，所述第二导电层通过所述粘合层与所述栅极导电层电连接。
9.在一个实施方式中，所述第二电介质层在平行于所述衬底的方向的截面呈环状。
10.在一个实施方式中，所述第一电介质层设置成不同于所述牺牲层和所述绝缘层的材料。
11.在一个实施方式中，所述第二电介质层设置成不同于所述牺牲层和所述绝缘层的材料。
12.在一个实施方式中，所述方法还包括：形成贯穿所述叠层结构并延伸至所述衬底中的栅线缝隙；以及通过所述栅线缝隙将所述第一电介质层、以及位于所述台阶的顶部的所述第二电介质层置换为所述第二导电层。
13.在一个实施方式中，所述方法还包括：在所述台阶的顶部形成第一电介质层之后，形成覆盖所述第一电介质层和所述台阶的填充层。
14.在一个实施方式中，在所述台阶的顶部的牺牲层上形成第一电介质层包括：形成覆盖所述台阶的顶部以及侧壁的第一电介质层；以及去除所述第一电介质层覆盖所述台阶的侧壁的部分，且所述台阶的顶部的第一电介质层在平行于所述衬底的方向上与相邻的上层的台阶的侧壁具有间隔。
15.在一个实施方式中，在所述台阶的顶部的牺牲层上形成第一电介质层包括：形成覆盖所述台阶的顶部以及侧壁的第一电介质层；以及去除所述第一电介质层覆盖所述台阶的侧壁的部分，所述第一电介质层的厚度小于所述绝缘层的厚度。
16.本技术的另一方面还提供了一种三维存储器，该三维存储器包括：堆叠结构，包括交替叠置的多个栅极导电层和多个绝缘层，所述堆叠结构还包括多个台阶，其中每个所述台阶包括至少一对栅极导电层和绝缘层；连接部，位于所述台阶的顶部，并与所述台阶的顶部的栅极导电层电连接，所述连接部与相邻于该连接部所在的台阶的上层台阶中所述栅极导电层互不连接；导电层，贯穿所述连接部以及对应的所述台阶的堆叠结构，其中，所述导电层通过所述连接部与位于对应的所述台阶的顶部的栅极导电层电连接；以及多个介质层，所述导电层与对应于该导电层的所述台阶中除所述台阶的顶部之外的所述栅极导电层之间均具有所述介质层。
17.在一个实施方式中，所述三维存储器还包括衬底和多个隔离部，所述导电层延伸至所述衬底中，所述导电层与所述衬底之间具有所述隔离部。
18.在一个实施方式中，所述隔离部包括所述衬底的氧化物。
19.在一个实施方式中，所述连接部与相邻于该连接部所在的台阶的上层台阶之间具有间隔。
20.在一个实施方式中，所述连接部的厚度小于所述绝缘层与所述栅极导电层的厚度之和。
21.在一个实施方式中，在与所述多个栅极导电层和多个绝缘层交替叠置的方向垂直的方向，所述介质层的截面呈环状。
22.在一个实施方式中，所述三维存储器还包括：粘合层，包覆所述栅极导电层；以及高介电常数层，包覆所述粘合层。
23.在一个实施方式中，所述三维存储器还包括：覆盖所述台阶的填充层。
24.根据本技术提供的三维存储器及其制备方法，提供了一种将虚拟沟道结构与字线接触相结合的方法，通过形成贯穿台阶并延伸至衬底中的通道孔，并在通道孔中填充导电材料以形成字线接触，一方面具有虚拟沟道结构的支撑作用，另一方面还将栅极导电层引出到叠层结构的表面。本技术提供的三维存储器及其制备方法，由于不需要考虑类似形成虚拟沟道结构时要为后续形成字线接触预留空间等问题，可以有效解决现有技术中虚拟沟道结构和字线接触的间距越来越小而导致的字线接触制作工艺难的问题。
附图说明
25.通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本技术的其它特征、目的和优点将会变得更明显：
26.图1是根据本技术示例性实施方式的三维存储器的一种制备方法的流程图；
27.图2a至图13是根据本技术示例性实施方式的三维存储器的一种制备方法的工艺示意图；
28.图14a是根据本技术示例性实施方式的三维存储器的结构剖面示意图；
29.图14b是图14a的局部放大图；以及
30.图14c是图14a的另一种局部放大图。
具体实施方式
31.为了更好地理解本技术，将参考附图对本技术的各个方面做出更详细的说明。应理解，这些详细说明只是对本技术的示例性实施方式的描述，而非以任何方式限制本技术的范围。在说明书全文中，相同的附图标号指代相同的元件。表述“和/或”包括相关联的所列项目中的一个或多个的任何和全部组合。
32.应注意，在本说明书中，第一、第二、第三等的表述仅用于将一个特征与另一个特征区分开来，而不表示对特征的任何限制。因此，在不背离本技术的教导的情况下，下文中讨论的第一导电层也可被称作第二导电层，反之亦然。
33.在附图中，为了便于说明，已稍微调整了部件的厚度、尺寸和形状。附图仅为示例而并非严格按比例绘制。例如衬底、通道孔和叠层结构的厚度等并非按照实际生产中的比例。如在本文中使用的，用语“大致”、“大约”以及类似的用语用作表近似的用语，而不用作表程度的用语，并且旨在说明将由本领域普通技术人员认识到的、测量值或计算值中的固有偏差。
34.还应理解的是，用语“包括”、“包括有”、“具有”、“包含”和/或“包含有”，当在本说明书中使用时表示存在所陈述的特征、元件和/或部件，但不排除存在或附加有一个或多个其它特征、元件、部件和/或它们的组合。此外，当诸如“...中的至少一个”的表述出现在所列特征的列表之后时，修饰整个所列特征，而不是修饰列表中的单独元件。此外，当描述本技术的实施方式时，使用“可”表示“本技术的一个或多个实施方式”。并且，用语“示例性的”旨在指代示例或举例说明。
35.除非另外限定，否则本文中使用的所有措辞(包括工程术语和科技术语)均具有与本技术所属领域普通技术人员的通常理解相同的含义。还应理解的是，除非本技术中有明确的说明，否则在常用词典中定义的词语应被解释为具有与它们在相关技术的上下文中的
含义一致的含义，而不应以理想化或过于形式化的意义解释。
36.需要说明的是，在不冲突的情况下，本技术中的实施例及实施例中的特征可以相互组合。另外，除非明确限定或与上下文相矛盾，否则本技术所记载的方法中包含的具体步骤不必限于所记载的顺序，而可以任意顺序执行或并行地执行。下面将参考附图并结合实施例来详细说明本技术。
37.本技术的一些实施方式提供了一种三维存储器的制备方法。图1示出了根据本技术示例性实施方式的三维存储器的制备方法1000的流程图。如图1所示，所述方法1000包括：
38.s101：在衬底上交替叠置牺牲层和绝缘层以形成叠层结构，并在叠层结构形成多个台阶，其中，台阶背向衬底的顶部为牺牲层；
39.s102：在台阶的顶部的牺牲层上形成第一电介质层，第一电介质层与相邻于该第一电介质层所在的台阶的上层台阶中牺牲层互不连接；
40.s103：形成贯穿第一电介质层和叠层结构的通道孔；
41.s104：通过通道孔，沿平行于衬底的方向去除部分牺牲层，形成多个凹槽，并在多个凹槽中填充第二电介质层，其中，位于台阶的顶部的第二电介质层与对应的第一电介质层连接；
42.s105：在通道孔内填充第一导电层；
43.s106：将牺牲层置换为栅极导电层；以及
44.s107：将第一电介质层、以及位于台阶的顶部的第二电介质层置换为第二导电层，且第二导电层与位于台阶的顶部的栅极导电层连接。
45.应理解的是，方法1000中所示的步骤不是排它性的，还可以在所示步骤中的任何步骤之前、之后或之间执行其它步骤。此外，所述步骤中的一些步骤可以是同时地执行的或者可以是按照不同于图1所示的顺序执行的。
46.图2a至图13是根据本技术实施方式的三维存储器的制备方法1000的剖面示意图。下面结合图2a至图13详细地描述上述步骤s101至s107。
47.s101，在衬底上交替叠置牺牲层和绝缘层以形成叠层结构，并在叠层结构形成多个台阶，其中，台阶背向衬底的顶部为牺牲层。
48.如图2a所示，在衬底10上交替叠置牺牲层200和绝缘层201以形成叠层结构20，并通过对叠层结构20执行多次“修整-刻蚀(trim-etch and chop)”循环工艺而图案化为多个台阶，其中每个台阶包括至少一对牺牲层200和绝缘层201。图2a中示例性示出每个台阶包括三对牺牲层200和绝缘层201，但本技术对每个台阶所包含的牺牲层200和绝缘层201的数量不作限定。可以理解地，在后续工艺中将牺牲层200置换为栅极导电层703(参考图10)，为了将栅极导电层703引出，本步骤中将叠层结构20图案化为多个台阶时，每个台阶的顶部需设置为牺牲层200。
49.在本技术的一个实施方式中，衬底10的制备材料可选择任何适合的半导体材料，例如可为单晶硅(si)、单晶锗(ge)、硅锗(gesi)、碳化硅(sic)、绝缘体上硅(soi)、绝缘体上锗(goi)或砷化镓等
ⅲ‑ⅴ
族化合物。
50.在本技术的一个实施方式中，衬底10可例如是复合衬底，用于支撑在其上的器件结构。图2a中仅示例性示出衬底10包含一层，但本技术不限于此，可以根据需求设置衬底10
包含多个不同材料的层。在本技术的一个实施方式中，可通过诸如化学气相沉积(cvd)、物理气相沉积(pvd)、原子层沉积(ald)或其任何组合的薄膜沉积工艺依次设置多个由不同材料制备的层以形成衬底10。
51.在形成衬底10之后，可通过一个或多个薄膜沉积工艺在衬底10的一侧形成叠层结构20，薄膜沉积工艺可包括但不限于cvd、pvd、ald或其任何组合，本技术对此不作限定。叠层结构20可包括多对彼此交替地堆叠的牺牲层200和绝缘层201。例如，叠层结构20可包括64对、128对或多于128对的牺牲层200和绝缘层201。在一些实施方式中，牺牲层200和绝缘层201可以是两种不同的电介质材料。示例性地，牺牲层200的材料可以包括氮化硅，绝缘层201的材料可以包括氧化硅。叠层结构20的堆叠数越多，集成度越高，由其形成的存储单元的个数越多。可根据实际存储需求来设计叠层结构20的堆叠数及堆叠高度，本技术对此不做具体地限定。
52.上文中对单个叠层结构的制备方法进行了说明。事实上，随着三维存储器存储量需求的不断增加，存储叠层逐渐增大。为突破传统工艺极限的限制，也可采用双堆叠技术或多堆叠技术形成通过在叠层结构的厚度的方向上依次堆叠的多个子叠层结构形成叠层结构，其中，每个子叠层结构可包括多个交替层叠设置的牺牲层和绝缘层。每个子叠层结构的层数可相同，也可不同。由于在上文中描述的单个叠层结构的制备工艺涉及的内容和结构可完全或部分地适用于在这里描述的包括多个子叠层结构形成的叠层结构，因此与其相关或相似的内容不再赘述。然而本领域技术人员可以理解的是，可以在多叠层结构或单叠层结构的基础上进行后续制备工艺。
53.在本技术的一个实施方式中，图2a还示出了在叠层结构20中形成用于后续形成存储单元的多个沟道结构30，沟道结构30可采用现有的常规工艺进行制备，在此不做赘述。
54.在本技术的一些实施方式中，衬底10的作用是为在其上制备的其他结构提供支撑，但在合适的步骤中，可采用光刻和刻蚀工艺(例如干法或者湿法刻蚀工艺)、cmp工艺或者其任意组合，从衬底10的背离叠层结构20的一侧去除衬底10，在一些情况下，作为一个示例，还可在去除衬底10所暴露的叠层结构20的一侧形成半导体层，例如包括多晶硅。
55.s102，在台阶的顶部的牺牲层上形成第一电介质层，第一电介质层与相邻于该第一电介质层所在的台阶的上层台阶中牺牲层互不连接。
56.在步骤s102的一些实施方式中，在多个台阶的顶部形成第一电介质层31，更具体地，在每个台阶的顶部的牺牲层200上形成第一电介质层31，如图2a所示，第一电介质层31与相邻于该第一电介质层31所在的台阶的上层台阶中牺牲层200互不连接。
57.第一电介质层31的材料可以由高介电常数材料制成，也可以由低介电常数材料制成，可以包括但不限于氧化硅、氧化铝、氧化铪、氧化镧、氧化钇和/或氧化钽。在本技术的另一个实施方式中，可通过一种或多种薄膜沉积工艺在每个台阶的顶部的牺牲层上形成第一电介质层31，该工艺包括但不限于ald、pvd、cvd或其任何组合。例如，可以通过ald工艺形成第一电介质层31。
58.在本技术的一个示例性实施方式中，第一电介质层31的材料可以是相对于牺牲层200、绝缘层201和后续步骤形成的填充层40均具有不同刻蚀选择比的材料，从而可以保证在后续通过栅线缝隙(未示出)将牺牲层200去除时，不会将第一电介质层31去除，还可以保证在后续通过栅线缝隙将第一电介质层31去除时，不会将绝缘层201和填充层40去除。示例
性地，当牺牲层200的材料为氮化硅，绝缘层201的材料为氧化硅，第一电介质层31的材料不能为氮化硅和氧化硅中的任意一种。
59.在本技术的一个示例性实施方式中，第一电介质层31可以是多个不连续的层，如图2a所示，在平行于衬底10的方向上，第一电介质层31覆盖每个台阶的顶部的牺牲层200的部分即可，且仅与该第一电介质层31所在的台阶顶部的牺牲层200接触，第一电介质层31与相邻于该第一电介质层31所在的台阶的上层台阶中的侧壁之间有间隔(参考图2a中a处)，同时与该第一电介质层31所在的台阶的侧壁的其他牺牲层200不接触(参考图2a中b处)。
60.示例性地，参考图2b(图2a的局部放大图)，第一电介质层31的厚度d1可以大于相邻于该第一电介质层31所在的台阶的上层台阶的侧壁的绝缘层201的厚度d2，第一电介质层31与相邻于该第一电介质层31所在的台阶的上层台阶的侧壁的绝缘层201之间设置有间隔(参考图2b中的a处)。
61.作为一种选择，在本技术的其他实施方式中，参考图2c(图2a的另一种局部放大图)，第一电介质层31的厚度d1也可以小于相邻于该第一电介质层31所在的台阶的上层台阶的侧壁的绝缘层201的厚度d2，第一电介质层31与相邻于该第一电介质层31所在的台阶的上层台阶的侧壁之间可以设置间隔(参考图2c中a处)，也可以不设置间隔，即第一电介质层31与相邻于该第一电介质层31所在的台阶的上层台阶的侧壁的绝缘层201可以接触，因其厚度不够高，所以不会与相邻于该第一电介质层31所在的台阶的上层台阶的侧壁的牺牲层200接触。
62.综上所述，本技术不限定第一电介质层31的具体形态，但要保证第一电介质层31与除位于该第一电介质层31所在的台阶的顶部之外的牺牲层200不接触。
63.在本技术的一个示例性实施方式中，形成第一电介质层31可以通过以下步骤：首先，形成覆盖多个台阶的顶部以及侧壁的第一电介质层31，可采用一种或多种薄膜沉积工艺在多个台阶的顶部的牺牲层上形成第一电介质层31，该工艺包括但不限于ald、pvd、cvd或其任何组合。然后，去除第一电介质层31覆盖台阶的侧壁的部分，示例性地，可采用光刻、刻蚀以及清洗等工艺去除第一电介质层31覆盖台阶的侧壁的部分，以形成仅与其所在台阶顶部的牺牲层200接触的第一电介质层31。
64.作为一种选择，在本技术的其他实施方式中，形成第一电介质层31可通过首先在台阶远离衬底10的顶部表面形成掩膜层(未示出)，掩膜层的材料可包括例如氮化硅或者氮化钛，掩膜层可暴露出台阶的顶部的部分表面，用于限定后续第一电介质层31在台阶的顶部表面的位置，随后可以通过ald工艺在多个台阶的顶部形成第一电介质层31。
65.在本技术的一个示例性实施方式中，步骤s102还可以进一步包括：形成覆盖多个台阶和第一电介质层31的填充层40，如图2a所示。具体地，填充层40可以是例如氧化硅、氮化硅或者氮氧化硅等绝缘材料。填充层40的材料可以和绝缘层201的材料相同。示例性地，可通过诸如化学气相沉积、物理气相沉积、原子层沉积或其任何组合的薄膜沉积工艺形成覆盖多个台阶和第一电介质层31的填充层40。填充层40主要是用于覆盖多个台阶和其周围的区域，后续还可以利用包括化学机械研磨(cmp)使得填充层40和其周围的区域的表面平坦化。
66.s103，形成贯穿第一电介质层和叠层结构的通道孔。
67.在步骤s103的一些实施方式中，形成贯穿第一电介质层31和叠层结构20的多个通
道孔50。可以理解地，通道孔50也贯穿填充层40，如图3所示。在示例性实施方式中，通道孔50贯穿填充层40、第一电介质层31和叠层结构20并延伸至衬底10中。
68.形成通道孔50的工艺流程可以包括但不限于：对叠层结构20进行光刻、刻蚀、清洗和化学机械抛光的图案化工艺以形成通道孔50。示例性地，通道孔50可通过例如干法刻蚀工艺或干法和湿法刻蚀工艺的组合来形成，也可执行其他制造工艺。
69.在本技术的一个实施方式中，通道孔50可以设置成贯穿叠层结构20并延伸至衬底10的柱形形状。应当理解的是，通道孔50的数量和排布取决于台阶的数量和排布。
70.s104，通过通道孔，沿平行于衬底的方向去除部分牺牲层，形成多个凹槽，并在多个凹槽中填充第二电介质层，其中，位于台阶的顶部的第二电介质层与对应的第一电介质层连接。
71.如图4至图6所示，在该步骤中，通过通道孔50，沿平行于衬底10的方向去除部分牺牲层200，并在去除部分牺牲层200形成的凹槽501(图4)中填充第二电介质层32(图6)，其中，第二电介质层32呈间隔状，位于每个台阶的顶部的第二电介质层32与对应的第一电介质层31接触。以下结合图4至图6详细介绍步骤s104。
72.在一些实施方式中，可以通过刻蚀工艺移除牺牲层200位于通道孔50周围的一部分，从而形成如图4所示的、呈间隔状的多个凹槽501。例如，可以采用诸如湿法刻蚀工艺去除位于通道孔50周围的部分牺牲层200。
73.接着，参考图5，还可通过通道孔50填充第二电介质层32。在示例性实施方式中，可以通过例如cvd、pvd、ald或者其任意组合在凹槽501中沉积第二电介质层32，可以理解地，通过通道孔50在凹槽501中沉积第二电介质层32的同时，也会在通道孔50的内壁上形成第二电介质层32。然后，可以通过刻蚀工艺移除第二电介质层32位于凹槽结构501之外的部分，从而形成如图6所示的、呈间隔状的第二电介质层32。例如，可以采用诸如湿法刻蚀工艺去除位于凹槽结构501之外的第二电介质层32，处理后的第二电介质层32完全位于凹槽结构501中，并且在垂直于衬底10的方向上被绝缘层201分隔。示例性地，在平行于衬底10的方向上，经湿法刻蚀工艺处理后的第二电介质层32可以与绝缘层201的表面齐平。
74.可以理解地，每个台阶的顶部的第二电介质层32与对应的第一电介质层31接触。第二电介质层32和第一电介质层31可以是相对于牺牲层200、绝缘层201和填充层40均具有不同刻蚀选择比的材料，从而可以保证在后续通过栅线缝隙(未示出)将牺牲层200去除时，不会将第一电介质层31和第二电介质层32去除，还可以保证在后续通过栅线缝隙将第一电介质层31和台阶顶部的第二电介质层32去除时，不会将绝缘层201和填充层40去除。此外，示例性地，第二电介质层32的材料可以和第一电介质层31的材料相同，也可以不同。示例性地，第二电介质层32和第一电介质层31是相同或具有相同的刻蚀选择比的材料，后续通过栅线缝隙将第一电介质层31和台阶顶部的第二电介质层32去除时，可以采用同样的湿法刻蚀剂同时去除。示例性地，当牺牲层200的材料为氮化硅，绝缘层201的材料为氧化硅，第一电介质层31和第二电介质层32的材料不能为氮化硅和氧化硅中的任意一种。
75.示例性地，第二电介质层32在平行于衬底10的方向的截面可以是环状。可以理解地，通道孔50可以设置成贯穿叠层结构20并延伸至衬底10的柱形形状，所以通过刻蚀工艺移除牺牲层200位于通道孔50周围的一部分形成的凹槽501是环状的，进而在凹槽501中填充的第二电介质层32也是环状的。
76.在本技术的一个示例性实施方式中，参考图7，步骤s104还可以进一步包括：对暴露在通道孔50中的衬底10进行氧化处理以形成隔离部33，在示例性实施方式中，可以通过例如湿法氧化、干法氧化等工艺对暴露在通道孔50中的衬底10进行氧化处理以形成隔离部33(图7)，隔离部33使得衬底10与后续在通道孔50中填充的第一导电层61(参考图8)隔离。
77.s105，在通道孔内填充第一导电层。
78.在一些实施方式中，如图8所示，可在通道孔50中填充第一导电层61。在本技术的一个实施方式中，可通过诸如cvd、pvd、ald或其任何组合的薄膜沉积工艺，在通道孔50中填充第一导电层61。第一导电层61的材料可以例如包括钨、钴、铜、铝或者其任意组合的导电材料。
79.可以理解地，参考图8，第一导电层61与衬底10之间通过隔离部33隔离，第一导电层61与牺牲层200之间通过第二电介质层32隔离。
80.s106，将牺牲层置换为栅极导电层。
81.如图9至图10所示，在该步骤中，将牺牲层200置换为栅极导电层703(图10)，其中第二电介质层32将第一导电层61与栅极导电层703隔离。在一些示例性实施方式中，可形成沿叠层结构20的厚度方向贯穿叠层结构20并延伸至衬底10中栅线缝隙(未示出)，栅线缝隙与沟道结构30具有一定间距，栅线缝隙的作用包括但不限于为后续牺牲层200置换为栅极导电层703的工艺提供刻蚀剂和化学前体的通路。示例性地，可通过例如干法刻蚀工艺或干法和湿法刻蚀工艺的组合来形成栅线缝隙。
82.在示例性实施方式中，可通过栅线缝隙去除牺牲层200以形成牺牲间隙200’(图9)。之后，通过栅线缝隙在牺牲间隙200’内形成栅极导电层703，如图10所示，可以理解地，第二电介质层32将第一导电层61与栅极导电层703隔开。
83.此外，在形成栅极导电层703之前，根据本技术的一个实施方式的三维存储器的制备方法1000还包括采用例如cvd、pvd、ald或其任何组合等薄膜沉积工艺在牺牲间隙200’的内壁形成高介电常数层701。进一步地，还可采用采用例如cvd、pvd、ald或其任何组合等薄膜沉积工艺在高介电常数层701与栅极导电层703之间形成粘合层702(例如，氮化钛tin层)。其中，高介电常数层701可以包覆粘合层702，以及粘合层702可以包覆栅极导电层703。为了叙述方便，将高介电常数层701、粘合层702和栅极导电层703组成的叠层结构称为栅极叠层70。
84.示例性地，第一电介质层31和第二电介质层32的材料与牺牲层200的材料不同，相对于第一电介质层31和第二电介质层32，可以通过湿法刻蚀去除叠层结构20中的牺牲层200以形成牺牲间隙200’，之后可以通过诸如cvd、pvd、ald或者其任意组合的薄膜沉积工艺在牺牲间隙200’内依次沉积高介电常数层701、粘合层702和栅极导电层703直至将牺牲间隙200’完全填充。
85.示例性地，高介电常数层701的材料可以例如包括二氧化铪、氧化镧、三氧化二铝、五氧化二钽、氧化钇、硅酸铪氧化合物、氧化硅、氮化硅、二氧化锆，钛酸锶或硅酸锆氧化合物等的高介电常数材料。采用高介电常数材料的高介电常数层701可以有效降低栅极电容。粘合层702的材料可以例如包括钛、氮化钛、钽、氮化钽或者其任意组合。栅极导电层703的材料可以例如包括钨、钴、铜、铝或者其任意组合的导电材料。
86.根据本技术示例性实施方式的粘合层720一方面可以在栅极导电层703沉积时提
供沉积位点，另一方面可以用于粘合栅极导电层703与高介电常数层701并且防止栅极导电层703的导电材料扩散。
87.s107：将第一电介质层、以及位于台阶的顶部的第二电介质层置换为第二导电层，且第二导电层与位于台阶的顶部的栅极导电层连接。
88.在该步骤中，将第一电介质层31、以及位于台阶的顶部的第二电介质层32置换为第二导电层62(图13)，且第二导电层62与位于台阶的顶部的栅极导电层703连接。以下结合图11至图13详细介绍步骤s107。
89.根据本技术的一些实施方式中，如图11所示，在该步骤中可去除第一电介质层31以及位于台阶的顶部的第二电介质层32以形成空隙300。示例性地，可将栅线缝隙(未示出)作为提供刻蚀剂的通路，可以通过湿法刻蚀去除第一电介质层31以及位于台阶的顶部的第二电介质层32以形成空隙300。
90.在一些实施方式中，第一电介质层31与第二电介质层32设置成不同于绝缘层201和填充层40的材料。示例性地，相对于绝缘层201和填充层40，可以通过湿法刻蚀去除第一电介质层31和第二电介质层32与第一电介质层31接触的部分以形成空隙300。
91.在一些实施方式中，如图12所示，在去除第一电介质层31以及与其接触的第二电介质层32以形成空隙300之后，还可以通过栅线缝隙(未示出)以及空隙300，去除位于台阶的顶部的栅极导电层703对应的高介电常数层701暴露在空隙300中的部分(参见图12的c处)。示例性地，可将栅线缝隙以及空隙300作为提供刻蚀剂的通路，可以通过湿法刻蚀去除位于台阶的顶部的栅极导电层703对应的高介电常数层701暴露在空隙300中的部分。
92.在一些实施方式中，如图13所示，可在空隙300内填充第二导电层62。示例性地，可将栅线缝隙(未示出)作为提供化学前体的通路，采用例如cvd、pvd、ald或其任何组合等薄膜沉积工艺在空隙300内填充第二导电层62。可以理解地，由于粘合层702是导电材料，在去除位于台阶的顶部的栅极导电层703对应的高介电常数层701暴露在空隙300中的部分后，可以去除对应的粘合层702，也可以不去除对应的粘合层702。在示例性实施方式中，第二导电层62与粘合层702接触，而粘合层702和栅极导电层703是电导通的，进而第二导电层62与栅极导电层703电连接。同时，第二导电层62还与第一导电层61电连接。即栅极导电层703通过第二导电层62和第一导电层61引出到叠层结构20的表面上。
93.在制备三维存储器方法的其他工艺中，还包括例如在三维存储器中形成外围电路等步骤。本技术中的实施方式和工艺流程仅示出了形成具有台阶区的三维存储器的中间体。
94.相关技术中三维存储器的台阶区要分别制备虚拟沟道结构和字线接触，虚拟沟道结构的形成需要先刻蚀形成虚拟沟道孔，再进行填充以形成虚拟沟道结构；字线接触的形成同样需要先刻蚀形成栅极接触孔，再进行填充以形成字线接触，并且栅极接触孔的刻蚀需要停止在不同高度的台阶上，随着三维存储器的层数不断增加，虚拟沟道结构和字线接触之间的工艺窗口越来越小，栅极接触孔的刻蚀成为一大难题。而本技术提供的三维存储器的制备方法，通过将虚拟沟道结构和字线接触结合起来，即，通过在台阶区形成通道孔，并将字线接触形成在通道孔中，一方面可以为台阶区提供应力支撑，另一方面将台阶顶部的栅极导电层引出，由于不需要再考虑类似形成虚拟沟道结构时要为后续形成字线接触预留空间等问题，有效解决了虚拟沟道结构和字线接触之间空间尺寸减小导致的字线接触制
作工艺难的问题。此外，根据本技术的工艺方法在形成的字线接触不需要分别停止于不同高度的各台阶上，所有字线接触均可贯穿叠层结构至衬底，因而可降低工艺难度，有利于生产加工。
95.本技术的另一方面还提供一种三维存储器，该三维存储器可采用上述任一制备方法制备。
96.图14a示出了根据本技术示例性实施方式的三维存储器2000的结构剖面示意图。
97.如图14a所示，根据本技术示例性实施方式的三维存储器2000可以包括堆叠结构20a、连接部62a、导电层61a以及多个介质层32a，其中，连接部62a即上述描述制备方法1000时涉及的第二导电层62，导电层61a即上述描述制备方法1000时涉及的第一导电层61，介质层32a即上述描述制备方法1000时涉及的第二电介质层32。
98.在示例性实施方式中，堆叠结构20a可以包括交替层叠的栅极导电层703和绝缘层201。堆叠结构20a可以包括多个台阶，其中每个台阶包括至少一对栅极导电层703和绝缘层201。另外，每个台阶的最顶部层均可以是栅极导电层703。应当理解的是，堆叠结构20a的层数不限于图14a中所示的层数，而是可根据实际需求来设计堆叠结构20a的堆叠层数及堆叠高度，本技术对此不做具体限定。
99.在示例性实施方式中，栅极导电层703还可以被粘合层702以及高介电常数层701包覆，其中，粘合层702可以包覆栅极导电层703，以及高介电常数层701可以包覆粘合层702。为了叙述方便，栅极导电层703、粘合层702以及高介电常数层701可以统称为栅极叠层70。示例性地，高介电常数层701的材料可以例如包括二氧化铪、氧化镧、三氧化二铝、五氧化二钽、氧化钇、硅酸铪氧化合物、氧化硅、氮化硅、二氧化锆，钛酸锶或硅酸锆氧化合物等的高介电常数材料。粘合层702的材料可以例如包括钛、氮化钛、钽、氮化钽或者其任意组合。栅极导电层703的材料可以例如包括钨、钴、铜、铝或者其任意组合的导电材料。
100.三维存储器2000还包括衬底10，衬底10为半导体衬底，位于堆叠结构20a的一侧，可以根据实际需求选择合适的材料来形成衬底10，示例性地，衬底10的材料可例如包括硅(例如单晶硅、多晶硅)、硅锗(sige)、锗(ge)、绝缘体上硅(soi)、绝缘体上锗(goi)、砷化镓(gaas)、氮化镓(gan)、碳化硅(sic)、玻璃、iii-v族化合物半导体或者其任意组合。在一些示例中，衬底10的作用是为在其上制备的其他结构提供支撑，但在一些情况下，作为一个示例，衬底10也可以是不具备支撑能力的半导体层，例如包括多晶硅。本技术对衬底10的材料和厚度不作限定，衬底10能够是具有支撑能力的厚度的层，衬底10也能够是不具备支撑能力的厚度的层。
101.在示例性实施方式中，堆叠结构20a可以包括在垂直或大致垂直于衬底10的方向上交替层叠的栅极叠层70和绝缘层201，每个导电层61a可以贯穿一个连接部62a以及对应的台阶的堆叠结构20a并可以延伸至衬底10中。
102.在示例性实施方式中，三维存储器2000还包括多个隔离部33，多个隔离部33位于导电层61a靠近衬底10的底部，导电层61a通过隔离部33与衬底10隔离。隔离部33可以是衬底10氧化所形成的氧化物。
103.连接部62a位于台阶的顶部，并与台阶的顶部的栅极导电层703电连接，连接部62a与相邻于该连接部62a所在的台阶的上层台阶中栅极导电层703互不连接。在示例性实施方式中，如图14a所示，连接部62a位于台阶的顶部，可以包括位于台阶中的部分620和位于台
阶上的部分621。连接部62a可以是围绕导电层61a的环状结构。
104.在示例性实施方式中，每个导电层61a贯穿一个连接部62a以及对应的台阶的堆叠结构20a，其中每个导电层61通过连接部62a与位于台阶的顶部的栅极导电层703电连接。在示例性实施方式中，参考图14a中的d处，栅极叠层70中的高介电常数层701的部分被去除，粘合层702是导电材料，可以不用去除，导电层61a通过连接部62a与位于台阶的顶部的粘合层702电连接，进而与栅极导电层703电连接。
105.在示例性实施方式中，参考图14b(图14a的局部放大图)，连接部62a的厚度d3可以大于相邻于该连接部62a所在的台阶的上层台阶的侧壁的绝缘层201的厚度d2与该连接部62a所在的台阶的栅极叠层70的厚度d4之和，即d3》d2+d4，连接部62a与相邻于该连接部62a所在的台阶的上层台阶的侧壁具有间隔(如图14b中的e处)，从而保证连接部62a与相邻于该连接部62a所在的台阶的上层台阶中栅极导电层703互不连接。
106.示例性地，参考图14b，在平行于衬底10的方向上，连接部62a的上表面s1可以高于相邻于该连接部62a所在的台阶的上层台阶的侧壁的绝缘层201的上表面s2，连接部62a与相邻于该连接部62a所在的台阶的上层台阶的侧壁之间设置有间隔(如图14b中的e处)。
107.作为一种选择，在本技术的其他实施方式中，参考图14c(图14a的另一种局部放大图)，连接部62a的厚度d3可以小于相邻于该连接部62a所在的台阶的上层台阶的侧壁的绝缘层201的厚度d2与该连接部62a所在的台阶的栅极叠层70的厚度d4之和，即d3《d2+d4，连接部62a在平行于衬底10的方向上与相邻于该连接部62a所在的台阶的上层的台阶的侧壁可以具有间隔(如图14c中的e处)，也可以不具有间隔，即连接部62a与该连接部62a所在的台阶的上层台阶的侧壁的绝缘层201可以接触，因其厚度不够高，所以不会与相邻于该连接部62a所在的台阶的上层的台阶的侧壁的栅极叠层70接触。
108.示例性地，参考图14c，连接部62a的远离衬底10的上表面s1可以低于相邻于该连接部62a所在的台阶的上层台阶的侧壁的绝缘层201的上表面s2，此时，连接部62a与相邻于该连接部62a所在的台阶的上层台阶的侧壁的绝缘层201之间可以具有间隔(如图14c中的e处)，也可以不具有间隔，即，连接部62a在平行于衬底10的方向上与相邻于该连接部62a所在的台阶的上层台阶的侧壁的绝缘层201可以接触，因s1低于s2，所以连接部62a不会与相邻于该连接部62a所在的台阶的上层的台阶的侧壁的栅极叠层70接触。
109.综上所述，本技术不限定连接部62a的具体形态，但要保证连接部62a与除位于其所在台阶的顶部之外的栅极叠层70不接触，以防止连接部62a与除位于其所在台阶的顶部之外的栅极导电层703短路。
110.需要说明的是，图14a至图14c示例性以栅极叠层703被粘合层702以及高介电常数层701包覆为例进行说明，但不排除在其他实施方式中，栅极叠层703没有被粘合层702以及高介电常数层701包覆，在一些实施方式中，连接部62a的厚度可以小于绝缘层201与栅极导电层703的厚度之和，连接部62a与相邻于该连接部62a所在的台阶的上层的台阶的侧壁的绝缘层201之间可以具有间隔，也可以不设置具有间隔。在一些实施方式中，连接部62a的厚度大于绝缘层201与栅极导电层703的厚度之和，连接部62a与相邻于该连接部62a所在的台阶的上层的台阶的侧壁的绝缘层201之间具有间隔。
111.示例性地，连接部62a和导电层61a的材料可以是例如包括钨、钴、铜、铝或者其任意组合的导电材料。
112.在示例性实施方式中，导电层61a与对应于其所在台阶中除台阶的顶部之外的栅极导电层703之间均具有介质层32a，即，导电层61a位于台阶中的部分被多个介质层32a包围，介质层32a的作用是使导电层61a与周围的栅极导电层703电隔离，保证每个导电层61a仅和台阶的最顶部的栅极叠层70中的栅极导电层703电连接。示例性地，多个介质层32a可以沿垂直或大致垂直于衬底10的方向具有间隔。示例性地，在与多个栅极导电层703和多个绝缘层201交替叠置的方向垂直的方向，介质层32a的截面是环状。示例性地，介质层32a的材料可以是高介电常数材料，可以包括但不限于氧化硅、氧化铝、氧化铪、氧化镧、氧化钇和/或氧化钽。
113.三维存储器2000还包括多个用作存储单元的沟道结构30以及覆盖上述多个台阶的填充层40。具体地，填充层40可以是例如氧化硅、氮化硅或者氮氧化硅等绝缘材料。
114.由于在上文中描述制备方法1000时涉及的内容和结构可完全或部分地适用于在这里描述的三维存储器，因此与其相关或相似的内容不再赘述。
115.相关技术中三维存储器的台阶区需要给虚拟沟道结构和字线接触预留空间，并且栅极接触孔的刻蚀需要停止在不同高度的台阶上，随着三维存储器的层数不断增加，虚拟沟道结构和字线接触之间的工艺窗口越来越小，栅极接触孔的刻蚀成为一大难题。而本技术提供的三维存储器，通过将虚拟沟道结构和字线接触结合起来，即，将字线接触形成在通道孔中，一方面可以为台阶区提供应力支撑，另一方面将台阶顶部的栅极导电层引出，由于不需要再考虑类似形成虚拟沟道结构时要为后续形成字线接触预留空间等问题，有效解决了虚拟沟道和字线接触之间空间尺寸减小导致的字线接触制作工艺难的问题。
116.以上描述仅为本技术的较佳实施方式以及对所运用技术原理的说明。本领域技术人员应当理解，本技术中所涉及的保护范围，并不限于上述技术特征的特定组合而成的技术方案，同时也应涵盖在不脱离所述技术构思的情况下，由上述技术特征或其等同特征进行任意组合而形成的其它技术方案。例如上述特征与本技术中的(但不限于)具有类似功能的技术特征进行互相替换而形成的技术方案。