半导体器件及其制造方法与流程

半导体器件及其制造方法
1.本技术是2017年07月06日提交的标题为“半导体器件及其制造方法”、专利申请号为201710547154.6的分案申请。
技术领域
2.本发明涉及半导体器件，诸如集成电路，并且更具体地，涉及具有在源极/漏极(s/d)结构上形成的硅化物层的半导体器件和它们的制造工艺。


背景技术：

3.随着半导体工业在追求更高的器件密度、更高的性能和更低的成本的过程中已经进入纳米技术工艺节点，来自制造和设计问题的挑战已经引起了诸如鳍式场效应晶体管(fin fet)的三维(3d)设计的发展以及具有高k(介电常数)材料的金属栅极结构的使用。通常使用栅极置换技术来制造金属栅极结构，并且通过使用外延生长方法形成源极和漏极。源极/漏极接触插塞也形成在源极/漏极上，该源极/漏极接触插塞的接触电阻应该较低。


技术实现要素：

4.本发明的实施例提供了一种包括场效应晶体管(fet)的半导体器件，所述场效应晶体管包括：第一沟道、第一源极和第一漏极；第二沟道、第二源极和第二漏极；以及栅极结构，设置在所述第一沟道和所述第二沟道上方，所述栅极结构包括栅极介电层和栅电极层，其中：所述第一源极包括第一晶体半导体层并且所述第二源极包括第二晶体半导体层，所述第一源极和所述第二源极通过由一种或多种iv族元素和一种或多种过渡金属元素制成的合金层连接，和所述第一晶体半导体层未与所述第二晶体半导体层直接接触。
5.本发明的另一实施例提供了一种包括鳍式场效应晶体管(fin fet)的半导体器件，所述鳍式场效应晶体管包括：衬底；绝缘层，形成在所述衬底上；第一鳍，突出于所述衬底，从所述绝缘层突出的所述第一鳍的上部用作第一沟道；第一源极和第一漏极，接触所述第一沟道；第二鳍，突出于所述衬底，从所述绝缘层突出的所述第二鳍的上部用作第二沟道；第二源极和第二漏极，接触所述第二沟道；以及栅极结构，设置在所述第一沟道和所述第二沟道上方，所述栅极结构包括栅极介电层和栅电极层，其中：所述第一源极包括由与所述第一沟道不同的材料制成的第一晶体半导体层，所述第二源极包括由与所述第二沟道不同的材料制成的第二晶体半导体层，所述第一源极和所述第二源极通过金属合金层连接，通过金属与所述第一源极和所述第二源极之间的反应形成所述金属合金层，和所述第一晶体半导体层未与所述第二晶体半导体层直接接触。
6.本发明的又一实施例提供了一种制造包括场效应晶体管(fet)的半导体器件的方法，所述方法包括：形成第一场效应晶体管结构和第二场效应晶体管结构，所述第一场效应晶体管结构具有第一沟道、第一源极、第一漏极和共同的栅极，所述第二场效应晶体管结构具有第二沟道、第二源极、第二漏极和所述共同的栅极；在所述第一源极和所述第二源极上形成合金层，其中：所述第一源极包括第一晶体半导体层并且所述第二源极包括第二晶体
半导体层，所述第一源极和所述第二源极通过所述合金层连接，所述合金层由一种或多种iv族元素和一种或多种过渡金属元素制成，以及所述第一晶体半导体层未与所述第二晶体半导体层直接接触。
附图说明
7.当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
8.图1a至图1d示出了根据本发明的一些实施例的用于制造半导体器件的各个阶段的示例性截面图。
9.图2a至图2b示出了根据本发明的一些实施例的用于制造半导体器件的各个阶段的示例性截面图，并且图2c至图2d示出了根据本发明的一些实施例的用于制造半导体器件的各个阶段的示例性立体图。
10.图3a至图3d示出了根据本发明的一些实施例的用于制造半导体器件的各个阶段的示例性立体图。
11.图4a至图4c示出了根据本发明的一些实施例的用于制造半导体器件的各个阶段的示例性立体图。
12.图5a至图5d示出了根据本发明的另一实施例的用于制造半导体器件的各个阶段的示例性立体图。
13.图6a至图6c示出了根据本发明的另一实施例的用于制造半导体器件的各个阶段的示例性立体图。
14.图7是根据本发明的一些实施例的鳍式场效应晶体管(fin fet)的源极/漏极结构的示例性截面图。
15.图8是根据本发明的一些实施例的fin fet的源极/漏极结构的示例性截面图。
16.图9是根据本发明的一些实施例的fin fet的源极/漏极结构的示例性截面图。
17.图10是根据本发明的一些实施例的fin fet的源极/漏极结构的示例性截面图。
18.图11是根据本发明的一些实施例的fin fet的源极/漏极结构的示例性截面图。
19.图12是根据本发明的一些实施例的fin fet的源极/漏极结构的示例性截面图。
20.图13是根据本发明的一些实施例的fin fet的源极/漏极结构的示例性截面图。
21.图14是根据本发明的一些实施例的fin fet的源极/漏极结构的示例性截面图。
22.图15a至图15d示出了根据本发明的另一实施例的用于制造半导体器件的各个阶段的示例性截面图。
23.图16a至图16b示出了根据本发明的一些实施例的用于制造半导体器件的各个阶段的示例性截面图，并且图16c至图16d示出了根据本发明的一些实施例的用于制造半导体器件的各个阶段的示例性立体图。
24.图17a至图17d示出了根据本发明的另一实施例的用于制造半导体器件的各个阶段的示例性立体图。
25.图18a至图18c示出了根据本发明的另一实施例的用于制造半导体器件的各个阶段的示例性立体图。
26.图19是根据本发明的一些实施例的全环栅场效应晶体管(gaa fet)的源极/漏极结构的示例性截面图。
27.图20示出了根据本发明的一些实施例的全环栅场效应晶体管(gaa fet)的源极/漏极结构的示例性截面图。
28.图21a和图21b是根据本发明的一些实施例的全环栅场效应晶体管(gaa fet)的源极/漏极结构的示例性截面图。
具体实施方式
29.以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实例。为了简单和清楚的目的，可以以不同的比例任意地绘制各种部件。在附图中，为了简化，可以省略一些层/部件。
30.此外，为便于描述，在此可以使用诸如“在
…
之下”、“在
…
下方”、“下部”、“在
…
之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。此外，术语“由
…
制成”可以意味着“包括”或“由
…
组成”。此外，在随后的制造工艺中，在所描述的操作中/之间可以有一个或多个额外的操作，并且可以改变操作的顺序。
31.图1a至图4c示出了根据本发明的一些实施例的用于制造fin fet的各个阶段的示例性截面图。应该理解，可以在图1a至图4c所示的工艺之前、期间和之后提供额外的操作，并且对于方法的额外的实施例，可以替换或消除以下描述的一些操作。操作/工艺的顺序可以互换。
32.在fin fet的制造方法中，形成鳍结构。如图1a所示，在衬底50上方形成掩模层10。例如，通过热氧化工艺和/或化学汽相沉积(cvd)工艺形成掩模层10。例如，衬底50是具有在从约1
×
10
15
cm-3
至约1
×
10
16
cm-3
范围内的杂质浓度的p-型硅衬底。在其它实施例中，该衬底是具有在从约1
×
10
15
cm-3
至约1
×
10
16
cm-3
范围内的杂质浓度的n-型硅或锗衬底。
33.可选地，衬底50可以包括另一元素半导体，诸如锗；化合物半导体，包括诸如sic和sige的iv-iv族化合物半导体、诸如gaas、gap、gan、inp、inas、insb、gaasp、algan、alinas、algaas、gainas、gainp和/或gainasp的iii-v族化合物半导体；或它们的组合。衬底50可以包括已适当地掺杂杂质(例如，p-型或n-型电导率)的各个区域。
34.在一些实施例中，如图1a所示，例如，掩模层10包括垫氧化物(例如，氧化硅)层11和氮化硅掩模层12。
35.可以通过使用热氧化或cvd工艺形成垫氧化物层11。可以通过物理汽相沉积(pvd)(诸如溅射方法)、cvd、等离子体增强化学汽相沉积(pecvd)、常压化学汽相沉积(apcvd)、低压cvd(lpcvd)、高密度等离子体cvd(hdpcvd)、原子层沉积(ald)和/或其它工艺形成氮化硅掩模层12。
36.在一些实施例中，垫氧化物层11的厚度在从约2nm至约15nm的范围内并且氮化硅掩模层12的厚度在从约2nm至约50nm的范围内。
37.在掩模层上方进一步形成掩模图案。例如，掩模图案是通过光刻操作形成的光刻胶图案。如图1b所示，通过使用掩模图案作为蚀刻掩模，形成垫氧化物层11和氮化硅掩模层12的硬掩模图案。
38.之后，如图1c所示，通过使用硬掩摸图案作为蚀刻掩模，通过使用干蚀刻方法和/或湿蚀刻方法的沟槽蚀刻将衬底50图案化成用于n-型fet的鳍结构52和用于p-型fet的鳍结构54。用于n-型fet的鳍结构52的尺寸可以与用于p-型fet的鳍结构54的尺寸相同或不同。
39.在图1c中，两个鳍结构52和两个鳍结构54设置在衬底50上方。然而，鳍结构的数量不限于两个。该数量可以小至一个或多于三个。此外，一个或多个伪鳍结构可以设置为邻近鳍结构52和/或鳍结构54的两侧以改进图案化工艺中的图案保真度。
40.鳍结构52、54可以由与衬底50相同的材料制成并且可以从衬底50连续地延伸或突出于衬底50。在这个实施例中，鳍结构由si制成。鳍结构52、54的硅层可以是本征的，或适当地掺杂有n-型杂质或p-型杂质。
41.在一些实施例中，鳍结构52、54的宽度w1在从约5nm至约40nm的范围内，并且在其它实施例中，在从约7nm至约12nm的范围内。在一些实施例中，两个鳍结构之间的间隔s1在从约10nm至约40nm的范围内。在一些实施例中，鳍结构52、54的高度h1(沿着z方向)在从约100nm至约300nm的范围内，并且在其它实施例中，在从约50nm至约100nm的范围内。
42.鳍结构52、54的下部可以称为阱区域，并且由栅电极覆盖的鳍结构52、54的上部可以称为沟道或沟道区域，以及未由栅电极覆盖的鳍结构52、54的上部可以称为源极和漏极，或源极区域和漏极区域。在本发明中，“源极”和“漏极”可以统称为“源极/漏极”。在一些实施例中，阱区域的高度在从约60nm至100nm的范围内，并且沟道区域的高度在从约40nm至120nm的范围内，并且在其它实施例中，在从约38nm至约60nm的范围内。
43.如图1d所示，在形成鳍结构52、54之后，形成第一保护层15以覆盖鳍结构52、54。例如，第一保护层15由氧化硅、氮化硅(sin)或氮氧化硅(sion)制成。在实施例中，第一保护层15由sin制成。可以通过cvd形成第一保护层15。在一些实施例中，第一保护层15的厚度在从约1nm至约20nm的范围内。
44.如图2a所示，在形成第一保护层15之后，形成第二保护层17。例如，第二保护层17由氧化硅、氮化硅(sin)或氮氧化硅(sion)制成并且与第一保护层15不同。在实施例中，第二保护层17由氧化硅制成。可以通过cvd形成第二保护层17。在一些实施例中，第二保护层17的厚度在从约1nm至约20nm的范围内。
45.此外，如图2b所示，在鳍结构之间的间隔中和/或一个鳍结构和衬底50上方形成的其它元件之间的间隔中形成隔离绝缘层58。隔离绝缘层58也可以称为“浅沟槽隔离(sti)”层。用于隔离绝缘层58的绝缘材料可以包括氧化硅、氮化硅、氮氧化硅(sion)、siocn、氟掺杂的硅酸盐玻璃(fsg)或低k介电材料的一层或多层。通过lpcvd(低压化学汽相沉积)、等离子体cvd或可流动cvd形成隔离绝缘层。在可流动cvd中，沉积可流动介电材料，而不是氧化硅。顾名思义，可流动介电材料在沉积期间可以“流动”以填充具有高高宽比的间隙或间隔。通常，各种化学物质添加至含硅前体以允许沉积的膜流动。在一些实施例中，添加氮氢键。
可流动介电前体(特别地，可流动氧化硅前体)的实例包括硅酸盐、硅氧烷、甲基倍半硅氧烷(msq)、氢倍半硅氧烷(hsq)、msq/hsq、全氢硅氮烷(tcps)、全氢-聚硅氮烷(psz)、正硅酸乙酯(teos)或甲硅烷基胺(诸如三甲硅烷基胺(tsa))。这些可流动氧化硅材料在多个操作工艺中形成。在沉积可流动膜之后，将可流动膜固化并且之后使可流动膜退火以去除不期望的元素以形成氧化硅。当去除不期望的元素时，可流动膜致密和收缩。在一些实施例中，实施多个退火工艺。使可流动膜固化和退火多于一次。可流动膜可以掺杂有硼和/或磷。
46.如图2b所示，绝缘层58首先形成为厚层，从而使得鳍结构嵌入在厚层内，并且如图2c所示，使厚层凹进以暴露鳍结构52、54的上部。可以通过使用干和/或湿蚀刻使绝缘层58凹进。在一些实施例中，掩模层11和12以及第一保护层15和第二保护层17也从鳍结构52、54的暴露的部分去除。
47.在一些实施例中，从隔离绝缘层58的上表面的鳍结构的高度h2在从约20nm至约100nm的范围内，并且在其它实施例中，在从约30nm至约50nm的范围内。在使隔离绝缘层58凹进之后或之前，可以实施例如退火工艺的热工艺以改进隔离绝缘层58的质量。在某些实施例中，通过在诸如n2、ar或he环境的惰性气体环境中在从约900℃至约1050℃的范围内的的温度下使用快速热退火(rta)实施热工艺约1.5s至约10s。
48.在一些实施例中，采用栅极置换技术。如图2d所示，在形成(和凹进)隔离绝缘层58之后，在鳍结构52、54上方形成包括伪栅极介电层20和伪栅电极层22的伪栅极结构。如图2d所示，该栅极结构在x方向上延伸，而鳍结构在y方向上延伸。
49.为了制造伪栅极结构，在绝缘层58和暴露的鳍结构52、54上方形成介电层和多晶硅层，并且之后实施图案化操作以获得包括由多晶硅制成的伪栅电极层22和伪栅极介电层20的伪栅极结构。在一些实施例中，通过使用硬掩摸图案化多晶硅层并且硬掩模保留在伪栅电极层22上作为覆盖绝缘层。硬掩模(覆盖绝缘层)包括绝缘材料的一层或多层。在一些实施例中，覆盖绝缘层包括氧化硅层上方形成的氮化硅层。在其它实施例中，覆盖绝缘层包括氮化硅层上方形成的氧化硅层。可以通过cvd、pvd、ald、电子束蒸发或其它合适的工艺形成用于覆盖绝缘层的绝缘材料。在一些实施例中，伪栅极介电层20可以包括氧化硅、氮化硅、氮氧化硅或高k电介质的一层或多层。在一些实施例中，伪栅极介电层20的厚度在从约2nm至约20nm的范围内，并且在其它实施例中，在从约2nm至约10nm的范围内。在一些实施例中，伪栅极结构的高度在从约50nm至约400nm的范围内，并且在其它实施例中，在从约100nm至约200nm的范围内。
50.如果采用先栅极工艺，则伪栅电极层22和伪栅极介电层20用作栅电极和栅极介电层。
51.此外，如图3a所示，在伪栅电极层22的相对侧壁上形成侧壁间隔件24。侧壁间隔件24包括通过cvd、pvd、ald、电子束蒸发或其它合适的工艺形成的绝缘材料(诸如sio2、sin、sion、siocn或sicn)的一层或多层。低k介电材料可以用作侧壁间隔件。通过形成绝缘材料的毯式层并且实施各向异性蚀刻来形成侧壁间隔件24。在实施例中，侧壁间隔件层由诸如sin、sion、siocn或sicn的氮化硅基材料制成。在一些实施例中，侧壁间隔件24的厚度在从约2nm至约10nm的范围内。
52.之后，如图3b所示，通过使用例如，各向异性干蚀刻去除在鳍结构52、54上形成的侧壁间隔件24，以暴露鳍结构52、54的源极/漏极区域。
53.如图3c所示，在鳍结构52、54的源极/漏极区域暴露之后，形成源极/漏极外延层。在一些实施例中，用于n-型fet的源极/漏极外延层60包括诸如sic、sip和sicp的半导体材料的一层或多层，该层向n-型fet的沟道提供了适当的应力。当sip或sicp用作多外延层时，该层具有不同的p和/或c浓度。由于鳍结构52是晶体si，因此外延层60也是晶体。在一些实施例中，用于p-型fet的源极/漏极外延层62包括一种或多种半导体材料，诸如ge和si
x
ge
1-x
，其中，0《x《1，该层向p-型fet的沟道提供了适当的应力。当sige用作多外延层时，该层具有不同的ge浓度。由于鳍结构52、54是晶体si，因此外延层60、62也是晶体。在某些实施例中，向沟道提供适当的应力的iii-v族材料用作源极/漏极外延层60和/或62。在一些实施例中，源极/漏极外延层60和/或62包括外延形成的半导体材料的多个层。
54.可以通过使用含si气体，诸如sih4、si2h6或sicl2h2；含ge气体，诸如geh4、ge2h6或gecl2h2；含c气体，诸如ch4或c2h6；和/或掺杂剂气体，诸如ph3，在约80至150托的压力下，在约400至800℃的温度下生长源极/漏极外延层60、62。可以通过单独的外延工艺形成用于n-型fet的源极/漏极结构和用于p-型fet的源极/漏极结构。
55.在本发明中，如图3c所示，在形成源极/漏极外延层60、62之后，在鳍结构52上形成的源极/漏极外延层60未与在邻近的鳍结构52上形成的源极/漏极外延层60接触(即，物理分隔开)。类似地，如图3c所示，在一个鳍结构54上形成的源极/漏极外延层62未与在邻近的鳍结构54上形成的源极/漏极外延层62接触(即，物理分隔开)。在一些实施例中，源极/漏极外延层60(或62)之间的间隔s2在从约5nm至15nm的范围内。根据两个鳍结构之间的间隔s1(见图1c)调整源极/漏极外延层60和62的厚度，以确保期望的间隔s2。
56.如图3d所示，在形成源极/漏极外延层60和62之后，在源极/漏极外延层60和62上方形成介电覆盖层65并且在介电覆盖层65上方形成第一层间介电(ild)层67。例如，在一些实施例中，介电覆盖层65由sin或sion制成并且具有在从约2nm至约20nm的范围内的厚度。第一ild层67由与介电覆盖层65不同的材料制成并且例如，由氧化硅、sicn、siocn或低k材料的一层或多层制成。
57.在形成ild层67之后，形成金属栅极结构。去除伪栅极结构(伪栅电极层22和伪栅极介电层20)并且用金属栅极结构替换。在某些实施例中，在伪栅极结构上方形成第一ild层67并且实施诸如化学机械抛光(cmp)工艺或回蚀刻工艺的平坦化操作以暴露伪栅电极层22的上表面。之后，分别通过适当的蚀刻工艺去除伪栅电极层22和伪栅极介电层20以形成栅极开口。如图4a所示，在栅极开口中形成包括栅极介电层72和金属栅电极层74的金属栅极结构。
58.可以在设置在鳍结构52、54的沟道层上方的界面层(未示出)上方形成栅极介电层72。在一些实施例中，界面层可以包括具有0.2nm至1.5nm的厚度的氧化硅或氧化锗。在其它实施例中，界面层的厚度在从约0.5nm至约10nm的范围内。
59.栅极介电层72包括诸如氧化硅、氮化硅或高k介电材料的介电材料、其它合适的介电材料和/或它们的组合的一层或多层。高k介电材料的实例包括hfo2、hfsio、hfsion、hftao、hftio、hfzro、氧化锆、氧化铝、氧化钛、二氧化铪-氧化铝(hfo
2-al2o3)合金、其它合适的高k介电材料和/或它们的组合。例如，通过化学汽相沉积(cvd)、物理汽相沉积(pvd)、原子层沉积(ald)、高密度等离子体cvd(hdpcvd)或其它合适的方法和/或它们的组合形成栅极介电层。在一些实施例中，栅极介电层的厚度在从约1nm至约10nm的范围内，并且在其
它实施例中，可以在从约2nm至约7nm的范围内。
60.在栅极介电层上方形成金属栅电极层74。金属栅电极包括任何合适的金属材料的一层或多层，诸如铝、铜、钛、钽、钴、钼、氮化钽、硅化镍、硅化钴、tin、wn、tial、tialn、tacn、tac、tasin、金属合金、其它合适的材料和/或它们的组合。
61.在某些实施例中，如图4a所示，一个或多个功函调整层73插入在栅极介电层72和金属栅电极层74之间。功函调整层73由诸如tin、tan、taalc、tic、tac、co、al、tial、hfti、tisi、tasi或tialc的单层或这些材料的两种或多种的多层的导电材料制成。对于n-沟道fin fet，tan、taalc、tin、tic、co、tial、hfti、tisi和tasi的一种或多种用作功函调整层，并且对于p-沟道fin fet，tialc、al、tial、tan、taalc、tin、tic和co的一种或多种用作功函调整层。
62.在沉积用于金属栅极结构的适当的材料之后，实施诸如cmp的平坦化操作。此外，在一些实施例中，如图4a所示，使金属栅极结构凹进以形成帽空间，并且以绝缘材料78填充帽空间。
63.在形成金属栅极结构之后，去除第一ild层67和介电覆盖层65。在实施例中，从源极/漏极结构周围的区完全地去除第一ild层67和介电覆盖层65，并且在其它实施例中，部分地去除第一ild层67和介电覆盖层65。
64.如图4b所示，在至少部分地去除第一ild层67之后，在源极/漏极外延层60和62上方形成金属合金层80、81。
65.金属合金层80、81是由一种或多种iv族元素和一种或多种过渡金属元素制成的合金。当源极/漏极外延层60和62由硅形成时，金属合金层80、81是硅化物层。当源极/漏极外延层60和62由锗形成时，金属合金层80、81是锗化物层。当源极/漏极外延层60和62由sige形成时，金属合金层80、81是硅化物-锗化物层。
66.过渡金属包括ti、ta、ni和co的一种或多种。合金层80、81是tisi、tasi、nisi、cosi、tisige、tasige、nisige和cosige的一种或多种。
67.在去除第一ild层67之后，例如，通过cvd、ald或pvd在源极/漏极外延层60和62上沉积过渡金属。在一些实施例中，在沉积期间，沉积的过渡金属与源极/漏极外延层60和62中的si和/或ge反应，从而形成合金层80、81。在一些实施例中，可以在约250至约700℃的温度范围内通过pecvd、cvd、peald或ald金属沉积，并且之后施加使用cl或f基气体的原位干蚀刻或非原位湿选择性蚀刻以去除间隔件和隔离绝缘层上剩余的金属来形成硅化物(合金)层。在其它实施例中，可以在约350至约650℃的温度范围内通过pecvd、cvd、peald或ald金属沉积形成硅化物(合金)层。在某些实施例中，之后，实施氮化处理以钝化硅化物表面以用于随后的硅化物形成退火。在其它实施例中，实施通过自组装分子(sam)的表面阻塞的选择性硅化物沉积工艺，或从适当的金属和硅前体的固有的选择性形成。可以使用其它合适的硅化物形成工艺。
68.在本实施例中，在形成合金层80之前，一个鳍结构的源极/漏极外延层60与邻近的鳍结构的源极/漏极外延层60分隔开，并且一个鳍结构的源极/漏极外延层62与邻近的鳍结构的源极/漏极外延层62分隔开。形成合金层80、81，从而使得形成的合金层80连接一个鳍结构(52)的源极/漏极外延层60和邻近的鳍结构(52)的源极/漏极外延层60，并且形成的合金层81连接一个鳍结构(54)的源极/漏极外延层62和邻近的鳍结构(54)的源极/漏极外延
层62。
69.在一些实施例中，在源极/漏极外延层60和62上形成过渡金属层之后，实施退火操作以形成合金层80。在约250℃至约850℃的温度下实施退火操作。
70.如图4c所示，在形成合金层80、81之后，形成接触蚀刻停止层(cesl)150以覆盖合金层80、81，并且在cesl 150上形成第二ild层160。在一些实施例中，cesl 150由诸如sin和sion的氮化硅基材料制成，并且具有在从约2nm至约20nm范围内的厚度。第二ild层160由与cesl 150的不同的材料制成并且例如，由氧化硅、sicn、siocn或低k材料的一层或多层制成。
71.随后，如图4c所示，实施图案化操作以在源极/漏极结构的合金层80、81上方形成接触开口，并且以导电材料填充该开口，从而形成接触插塞200和201。接触插塞200和201包括诸如co、w、ti、ta、cu、al和/或ni的任何合适的金属和/或ti或ta的氮化物的单层或多层。
72.在形成接触插塞之后，进一步实施cmos工艺以形成诸如一个或多个额外的层间介电层、接触件/通孔、互连金属层和钝化层等的多种部件。
73.虽然在先前实施例和随后的实施例中，n-沟道fet和p-沟道fet示出为彼此邻近，但是n-沟道fet和p-沟道fet的布置不限于这种布置。
74.图5a至图6c示出了根据本发明的另一实施例的用于制造fin fet的各个阶段的示例性截面图。应该理解，可以在图5a至图6c所示的工艺之前、期间和之后提供额外的操作，并且对于方法的额外的实施例，可以替换或消除以下描述的一些操作。操作/工艺的顺序可以互换。在随后的实施例中，可以采用与图1a至图4c描述的相同或类似的配置、材料、工艺和/或操作，并且可以省略详细的说明。
75.如图5a所示，在形成图3d中所示的结构之后，通过干和/或湿蚀刻使第一ild 67凹进以暴露源极/漏极外延层60和62的顶部。
76.之后，如图5b所示，通过干和/或湿蚀刻去除源极/漏极外延层60和62以及鳍结构52以形成开口111和112。使鳍结构52凹进至与隔离绝缘层58的上表面齐平。在一些实施例中，使鳍结构52凹进在隔离绝缘层58的上表面之下。如图5c所示，在形成开口111、112之后，形成用于n-沟道fet的源极/漏极外延层113和用于p-沟道fet的源极/漏极外延层114。
77.在一些实施例中，在使第一ild层67凹进之后，n-沟道fet区域和p-沟道fet区域中的一个由保护层(例如，sin)覆盖并且分别对于n-沟道fet区域和p-沟道fet区域单独实施图5b和图5c说明的操作。
78.用于n-沟道fet的源极/漏极外延层113包括si、sic、sip和sicp的一层或多层，并且用于p-沟道fet的源极/漏极外延层114包括ge和si
x
ge
1-x
(其中，0《x《1)的一层或多层。
79.随后，如图5d所示，在源极/漏极外延层113和114以及第一ild层67上方形成ild层117。ild层117由与第一ild层67相同或类似的材料制成。
80.之后，如图6a所示，实施与图4a描述的相同或类似的操作并且形成包括栅极介电层72和金属栅电极74的金属栅极结构。此外，如图6b所示，实施与图4b描述的相同或类似的操作，形成合金层80、81以连接两个邻近的源极/漏极外延层。随后，如图6c所示，实施与图4c描述的相同或类似的操作，形成接触插塞200和201。在形成接触插塞之后，进一步实施cmos工艺以形成诸如额外的层间介电层、接触件/通孔、互连金属层和钝化层等的多种部件。
81.图7至图14是根据本发明的各个实施例的鳍式场效应晶体管(fin fet)的源极/漏极结构的示例性截面图。在图7至图14中，n-沟道fet(nfet)包括示出为彼此邻近的两个鳍结构52以及p-沟道fet(pfet)包括示出为彼此邻近的两个鳍结构54。然而，该配置不限于此。鳍结构的数量可以是三个或更多并且一个或多个额外的结构可以设置在nfet和pfet之间。
82.在图7中，在n-沟道fet(nfet)中，在鳍结构52上形成第一n-型外延层132，并且在第一n-型外延层132上形成第二n-型外延层134。第一n-型外延层和第二n-型外延层是晶体半导体层，诸如si、sic、sicp、sip、ge和sige，具有彼此不同并且与鳍结构不同的晶格常数。当使用sic、sip和/或sicp时，第二n-型外延层134的c或p浓度高于第一n-型外延层132的c或p浓度。在一些实施例中，iii-v族半导体层用于第一n-型外延层和第二n-型外延层的至少一个。第一n-型外延层132和第二n-型外延层134的组合对应于源极/漏极外延层60。在其它实施例中，仅形成第一n-型外延层132和第二n-型外延层134的一个，并且在某些实施例中，形成三个或更多n-型外延层。
83.此外，在第二n-型外延层134上形成例如硅化物层的合金层222(对应于合金层80)。通过第二n-型外延层134的材料和其上形成的过渡金属层之间的反应来形成合金层222。如图7所示，邻近的两个鳍结构52的一个的第二n-型外延层134未接触邻近的两个鳍结构52的另一个的第二n-型外延层134。合金层222填充了两个第二n-型外延层134之间的间隔并且物理和电连接两个第二n-型外延层134。
84.在一些实施例中，剩余未与第二n-型外延层134完全反应的残留过渡金属215。在这种情况下，在一些实施例中，可以通过使用nh3或n2+h2等离子体的随后的氮化操作将剩余的过渡金属转化为钝化层。该钝化层覆盖合金层222的表面以保护合金层222免受由随后的工艺引起的损坏。此外，如图7所示，cesl 150覆盖n-型源极/漏极结构。
85.接触插塞200与合金层222接触。在一些实施例中，接触插塞200包括由，例如tin或tan制成的阻挡层202和由例如co、w、ti、ta、cu、ru、rh、ir、al和/或ni制成的主体层210。
86.在图7中，过渡金属层225保留在由合金层222和隔离绝缘层58形成的空隙224的底部处。过渡金属层225的体积足够小，以不影响nfet的电性能。
87.此外，在图7中，存在间隔件残留物110，该残留物是未在图3b的操作中蚀刻的侧壁间隔件24的剩余的部分。
88.在一些实施例中，由第一n-型外延层围绕的鳍结构52的沿着x方向的宽度t11(最大宽度)在从约4nm至约10nm的范围内。在一些实施例中，第一n-型外延层132的厚度t12在从约0.5nm至约3nm的范围内，并且在一些实施例中，第二n-型外延层134的厚度t13在从约2nm至约8nm的范围内。在一些实施例中，两个邻近的第二n-型外延层134之间的间隔t15在从约0.5nm至约20nm的范围内。在一些实施例中，在图3b的操作中蚀刻隔离绝缘层58，并且蚀刻量h11在从约0.5nm至约20nm的范围内。在一些实施例中，间隔件残留物110的垂直厚度在从约0.5nm至约30nm的范围内。
89.在一些实施例中，在合金层形成期间，形成一个或多个空隙143。空隙143的截面形状可以包括菱形、圆形、椭圆形或不规则形状。该形状可以是对称或不对称的。在一些实施例中，空隙的数量可以小至一个，并且在其它实施例中多于一个。多个空隙和空隙之间的间隔的尺寸可以基本相同或不同。
90.图7中所示的p-沟道fet(pfet)具有与n-沟道fet(nfet)相同或类似的结构，并且可以省略对共同配置的说明。在鳍结构54上形成第一p-型外延层136，并且在第一p-型外延层136上形成第二p-型外延层138。第一p-型外延层和第二p-型外延层是晶体半导体层，诸如si、sic、sicp、sip、ge和sige，具有彼此不同并且与鳍结构不同的晶格常数。当使用sige时，第二p-型外延层138的ge浓度高于第一p-型外延层136的ge浓度。在一些实施例中，iii-v族半导体层用于第一p-型外延层和第二p-型外延层的至少一个。第一p-型外延层136和第二p-型外延层138的组合对应于源极/漏极外延层62。在其它实施例中，仅形成第一p-型外延层136和第二p-型外延层138的一个，并且在某些实施例中，形成三个或更多p-型外延层。
91.此外，在第二p-型外延层138上形成例如硅化物层的合金层220(对应于合金层81)。通过第二p-型外延层138的材料和其上形成的过渡金属层之间的反应来形成合金层220。如图7所示，邻近的两个鳍结构54的一个的第二p-型外延层138未接触邻近的两个鳍结构54的另一个的第二p-型外延层138。合金层220填充了两个第二p-型外延层138之间的间隔并且物理和电连接两个第二p-型外延层138。
92.在一些实施例中，剩余未与第二p-型外延层138完全反应的残留过渡金属215。在这种情况下，在一些实施例中，可以通过使用nh3或n2+h2等离子体的随后的氮化操作将剩余的过渡金属转化为钝化层。该钝化层覆盖合金层220的表面以保护合金层220免受由随后的工艺引起的损坏。此外，如图7所示，cesl 150覆盖p-型源极/漏极结构。
93.接触插塞201与合金层222接触。在一些实施例中，接触插塞201包括由例如tin或tan制成的阻挡层202和由例如co、w、ti、ta、cu、ru、rh、ir、al和/或ni制成的主体层210。
94.在图7中，过渡金属层225保留在由合金层222和隔离绝缘层58形成的空隙224的底部处。过渡金属层225的体积足够小，以不影响pfet的电性能。
95.此外，在图7中，存在间隔件残留物110，该残留物是未在图3b的操作中蚀刻的侧壁间隔件24的剩余的部分。
96.在一些实施例中，由第一p-型外延层围绕的鳍结构54的沿着x方向的宽度t21(最大宽度)在从约4nm至约10nm的范围内。在一些实施例中，第一p-型外延层136的厚度t22在从约0.5nm至约3nm的范围内，并且在一些实施例中，第二p-型外延层138的厚度t23在从约2nm至约8nm的范围内。在一些实施例中，两个邻近的第二p-型外延层138之间的间隔t25在从约0.5nm至约20nm的范围内。
97.在一些实施例中，在合金层形成期间，形成一个或多个空隙144。空隙144的截面形状可以包括菱形、圆形、椭圆形或不规则形状。该形状可以是对称或不对称的。在一些实施例中，空隙的数量可以小至一个，并且在其它实施例中多于一个。多个空隙和空隙之间的间隔的尺寸可以基本相同或不同。
98.图8是根据本发明的另一实施例的fin fet的源极/漏极结构的示例性截面图。除了这个实施例中没有间隔残留物110之外，图8示出了与图7基本相同的结构。
99.图9是根据本发明的另一实施例的fin fet的源极/漏极结构的示例性截面图。除了源极/漏极外延层的形状之外，图9示出了与图7基本相同的结构。在图9中，源极/漏极外延层(例如，132、134、136和138)的形状为锥形形状，具有比上部面积更大的底部面积。根据外延生长条件，可以改变源极/漏极外延层的形状。
100.图10是根据本发明的另一实施例的fin fet的源极/漏极结构的示例性截面图。除
了在这个实施例中没有间隔件残留物110之外，图10示出了与图9基本相同的结构。
101.图11是根据本发明的另一实施例的fin fet的源极/漏极结构的示例性截面图。在图11中，没有在鳍结构52上形成源极/漏极外延层。在形成图3b中所示的结构之后，形成第一ild 67而未形成源极/漏极外延层60、62。通过实施与图3d至图4c相同或类似的操作，可以获得图11的结构。
102.在图11中，合金层220或222直接包裹在由晶体半导体制成的鳍结构52周围。在一些实施例中，由合金层220、222覆盖的两个鳍结构之间的间隔t15’和t25’在从约8nm至约60nm的范围内。
103.虽然在图11中示出了间隔件残留物110，但是在某些实施例中，没有剩余间隔件残留物110。
104.图12至图14是根据图5a至图6c所示的方法的fin fet的源极/漏极结构的示例性截面图。可以采用与图7至图11的那些相同或类似的配置、结构和/或材料，并且可以省略详细的说明。
105.在如图5b所示使源极/漏极外延层60和62以及鳍结构52凹进之后，对于n-沟道fet，在凹进的鳍结构52上形成第一n-型外延层131，以及在第一n-型外延层131上形成第二n-型外延层133，并且对于p-沟道fet，在凹进的鳍结构54上形成第一p-型外延层135，以及在第一n-型外延层135上形成第二p-型外延层137。第一n-型外延层和第二n-型外延层的组合对应于源极/漏极外延层113，并且第一p-型外延层和第二p-型外延层的组合对应于源极/漏极外延层114。
106.第一n-型外延层131和第二n-型外延层133是晶体半导体层，诸如si、sic、sicp、sip、ge和sige，具有彼此不同并且与鳍结构不同的晶格常数。当使用sic、sip和/或sicp时，第二n-型外延层133的c或p浓度高于第一n-型外延层131的c或p浓度。在一些实施例中，iii-v族半导体层用于第一n-型外延层和第二n-型外延层的至少一个。在其它实施例中，仅形成第一n-型外延层131和第二n-型外延层133的一个，并且在某些实施例中，形成三个或更多n-型外延层。
107.第一p-型外延层135和第二p-型外延层137是晶体半导体层，诸如si、sic、sicp、sip、ge和sige，具有彼此不同并且与鳍结构不同的晶格常数。当使用sige时，第二p-型外延层137的ge浓度高于第一p-型外延层135的ge浓度。在一些实施例中，iii-v族半导体层用于第一p-型外延层和第二p-型外延层的至少一个。在其它实施例中，仅形成第一p-型外延层135和第二p-型外延层137的一个，并且在某些实施例中，形成三个或更多p-型外延层。
108.由于第一n-型外延层和第二n-型外延层以及第一p-型外延层和第二p-型外延层形成在图5b所示的开口111和112中，因此外延层的形状由开口111和112的形状限制。
109.在一些实施例中，第一n-型外延层131的厚度h14在从约0.5nm至约3nm的范围内，并且在一些实施例中，第二n-型外延层133的厚度h15在从约2nm至约100nm的范围内。在一些实施例中，第一p-型外延层135的厚度h24在从约0.5nm至约3nm的范围内，并且在一些实施例中，第二p-型外延层137的厚度h25在从约2nm至约100nm的范围内。
110.图13是根据本发明的一些实施例的fin fet的源极/漏极结构的示例性截面图。除了在这个实施例中没有间隔件残留物110之外，图13示出了与图12基本相同的结构。
111.图14是根据本发明的另一实施例的fin fet的源极/漏极结构的示例性截面图。
112.在形成图3a的结构之后，使鳍结构52凹进至隔离绝缘层58或隔离绝缘层58之下，并且之后在凹进的鳍结构52上形成外延源极/漏极结构。随后，形成覆盖层60和第一ild层67，并且实施与图4a至图4c或图6a至图6c相同或类似的操作。在这个实施例中，由于源极/漏极外延层未在开口中形成，因此源极/漏极外延层横向生长以具有如图14所示的菱形截面形状。
113.更具体地，在使鳍结构52凹进之后，对于n-沟道fet，在凹进的鳍结构52上形成第一n-型外延层131，以及在第一n-型外延层131上形成第二n-型外延层133，并且对于p-沟道fet，在凹进的鳍结构54上形成第一p-型外延层135，以及在第一n-型外延层135上形成第二p-型外延层137。由于外延层的横向生长，第二n-型外延层133具有菱形截面图，并且由于外延层的横向生长，第二p-型外延层137具有菱形截面图。
114.在一些实施例中，第一n-型外延层131的厚度h16在从约0.5nm至约3nm的范围内，并且在一些实施例中，第二n-型外延层133的厚度h17在从约2nm至约40nm的范围内。在一些实施例中，第一p-型外延层135的厚度h26在从约0.5nm至约3nm的范围内，并且在一些实施例中，第二p-型外延层137的厚度h27在从约2nm至约40nm的范围内。
115.图15a至图18c示出了根据本发明的另一实施例的用于制造fin fet的各个阶段的示例性截面图。应该理解，可以在图15a至图18c所示的工艺之前、期间和之后提供额外的操作，并且对于方法的额外的实施例，可以替换或消除以下描述的一些操作。操作/工艺的顺序可以互换。在随后的实施例中，可以采用与图1a至图14说明的那些相同或类似的配置、结构、材料和/或尺寸，并且可以省略它们详细的说明。在随后的实施例中，采用全环栅fet。
116.如图15a所示，在衬底50上方形成堆叠的半导体层。堆叠的半导体层包括第一半导体层42和第二半导体层44。此外，在堆叠的层上方形成掩模层10。
117.第一半导体层42和第二半导体层44由具有不同的晶格常数的材料制成，并且可以包括si、ge、sige、gaas、insb、gap、gasb、inalas、ingaas、gasbp、gaassb或inp的一层或多层。在一些实施例中，第一半导体层42和第二半导体层44由si、si化合物、sige、ge或ge化合物制成。在实施例中，第一半导体层42是si
1-x
ge
x
，其中，x大于约0.3，或ge(x＝1.0)，并且第二半导体层44是si或si
1-y
gey，其中，y小于约0.4，并且x》y。在本发明中，“m”化合物或“m基化合物”意味着化合物的主体是m。
118.在另一实施例中，第二半导体层44是si
1-y
gey或ge，其中，y大于约0.3，并且第一半导体层42是si或si
1-x
ge
x
，其中，x小于约0.4，并且x《y。在又另一实施例中，第一半导体层42由si
1-x
ge
x
制成，其中，x在从约0.3至约0.8的范围内，并且第二半导体层44由si
1-x
ge
x
制成，其中，x在从约0.1至约0.4的范围内。
119.在图15a中，设置了四层第一半导体层42和四层第二半导体层44。然而，该层的数量不限于四个，并且可以小至1(每层)并且在一些实施例中，形成第一半导体层和第二半导体层的每个的2-10层。通过调整堆叠层的数量，可以调整gaa fet器件的驱动电流。
120.在衬底50上方外延地形成第一半导体层42和第二半导体层44。第一半导体层42的厚度可以等于或大于第二半导体层44的厚度，并且在一些实施例中，在从约5nm至约50nm的范围内，并且在另一实施例中，在从约10nm至约30nm的范围内。在一些实施例中，第二半导体层44的厚度在从约5nm至约30nm的范围内，并且在其它实施例中，在从约10nm至约20nm的范围内。每个第一半导体层42的厚度可以相同，或可以不同。
121.在一些实施例中，如图15a所示，例如，掩模层10包括垫氧化物(例如，氧化硅)层11和氮化硅掩模层12。
122.在掩模层上方进一步形成掩模图案。例如，掩模图案是通过光刻操作形成的光刻胶图案。如图15b所示，通过使用掩模图案作为蚀刻掩模，形成垫氧化物层11和氮化硅掩模层12的硬掩模图案。
123.之后，如图15c所示，通过使用硬掩摸图案作为蚀刻掩模，通过使用干蚀刻方法和/或湿蚀刻方法的沟槽蚀刻将堆叠的半导体层42、44以及衬底50图案化成用于n-型fet的鳍结构152和用于p-型fet的鳍结构154。用于n-型fet的鳍结构152的尺寸可以与用于p-型fet的鳍结构154的尺寸相同或不同。
124.如图15d所示，在形成鳍结构152、154之后，类似于图1d，形成第一保护层15以覆盖鳍结构152、154。
125.如图16a所示，在形成第一保护层15之后，类似于图2a，形成第二保护层17。
126.此外，如图16b所示，类似于图2b，在鳍结构之间的间隔中和/或一个鳍结构和衬底50上方形成的其它元件之间的间隔中形成隔离绝缘层(sti)58。
127.如图16c所示，类似于图2b和图2c，使厚绝缘层58凹进以暴露鳍结构152、154的上部。在一些实施例中，从隔离绝缘层58的上表面的鳍结构的高度h2’在从约20nm至约100nm的范围内，并且在其它实施例中，在从约30nm至约50nm的范围内。
128.如图16d所示，类似于图2d，在形成(和凹进)隔离绝缘层58之后，在鳍结构152、154上方形成包括伪栅极介电层20和伪栅电极层22的伪栅极结构。
129.此外，如图17a所示，类似于图3c，在伪栅电极层22的相对侧壁上形成侧壁间隔件24。
130.之后，如图17b所示，通过使用例如各向异性干蚀刻去除在鳍结构152、154上形成的侧壁间隔件24，以暴露鳍结构152、154的源极/漏极区域(堆叠的半导体层部分)。在源极/漏极区域暴露之后，通过使用诸如但是不限于氢氧化铵(nh4oh)、四甲基氢氧化铵(tmah)、乙二胺邻苯二酚(edp)或氢氧化钾(koh)溶液的湿蚀刻剂选择性地去除第一半导体层42。在其它实施例中，选择性地去除第二半导体层44。在某些实施例中，对于n-沟道fet，去除第一半导体层42并且对于p-沟道fet，去除第二半导体层44。在又另一实施例中，对于n-沟道fet，去除第二半导体层44并且对于p-沟道fet，去除第一半导体层42。
131.随后，如图17c所示，形成源极/漏极外延层46、48。在一些实施例中，用于n-型fet的源极/漏极外延层46包括诸如sic、sip和sicp的半导体材料的一层或多层，该层向n-型fet的沟道提供了适当的应力。由于第二半导体层44是晶体半导体，因此外延层46也是晶体。在一些实施例中，用于p-型fet的源极/漏极外延层48包括一种或多种半导体材料，诸如ge和si
x
ge
1-x
，其中，0《x《1，该层向p-型fet的沟道提供了适当的应力。由于第二半导体层44是晶体半导体，因此外延层48也是晶体。
132.可以通过使用含si气体，诸如sih4、si2h6或sicl2h2；含ge气体，诸如geh4、ge2h6或gecl2h2；含c气体，诸如ch4或c2h6；和/或掺杂剂气体，诸如ph3，在约80至150托的压力下，在约600至800℃的温度下在第二半导体层44上和周围选择性地生长源极/漏极外延层46、48。可以通过单独的外延工艺形成用于n-型fet的源极/漏极结构和用于p-型fet的源极/漏极结构。
133.如图17d所示，在形成源极/漏极外延层46和48之后，在源极/漏极外延层46和48上方形成介电覆盖层45，并且在介电覆盖层45上方形成第一层间介电(ild)层67。例如，介电覆盖层45由sin或sion制成并且在一些实施例中，具有在从约2nm至约20nm的范围内的厚度。第一ild67由与介电覆盖层45不同的材料制成并且，例如，由氧化硅、sicn、siocn或低k材料的一层或多层制成。
134.在形成第一ild层67之后，形成纳米线沟道结构和金属栅极结构。在某些实施例中，在伪栅极结构上方形成第一ild层67并且实施诸如化学机械抛光(cmp)工艺或回蚀刻工艺的平坦化操作以暴露伪栅电极层22的上表面。通过使用合适的蚀刻操作去除伪栅极结构(伪栅电极层22和伪栅极介电层20)，以暴露第一半导体层42和第二半导体层44的堆叠结构。之后，选择性地去除第一半导体层42，以留下第二半导体层44作为纳米线沟道。如图18a所示，形成包括栅极介电层72和金属栅电极层74的金属栅极结构以包裹在第二半导体层44周围。可以在栅极介电层72和金属栅电极层74之间形成功函调整金属的一层或多层。
135.在其它实施例中，选择性地去除第二半导体层44，以留下第一半导体层42作为纳米线沟道。在某些实施例中，对于n-沟道fet，去除第一半导体层42，并且对于p-沟道fet，去除第二半导体层44。在又另一实施例中，对于n-沟道fet，去除第二半导体层44，并且对于p-沟道fet，去除第一半导体层42。
136.在形成金属栅极结构之后，去除第一ild层67和介电覆盖层45。在实施例中，从源极/漏极结构周围的区完全地去除第一ild层67和介电覆盖层45，并且在其它实施例中，部分地去除第一ild层67和介电覆盖层45。
137.如图18b所示，在至少部分地去除第一ild层67之后，类似于图4b，在源极/漏极外延层46和48上方形成金属合金层80、81。合金层80是tisi、tasi、nisi、cosi、tisige、tasige、nisige和cosige的一种或多种。
138.在去除第一ild层67之后，例如，通过cvd、ald或pvd在源极/漏极外延层46和48上沉积过渡金属。在一些实施例中，在沉积期间，沉积的过渡金属与源极/漏极外延层46和48中的si和/或ge反应，从而形成合金层80、81。
139.在本实施例中，在形成合金层80、81之前，在第一鳍结构的一个第二半导体层44上形成的源极/漏极外延层46与在邻近的一个第二半导体层44上形成的源极/漏极外延层46分隔开，并且在第二鳍结构的一个第二半导体层44上形成的源极/漏极外延层48与在邻近的一个第二半导体层44上形成的源极/漏极外延层48分隔开。形成合金层80、81，从而使得形成的合金层80连接一个第二半导体层44的源极/漏极外延层46和邻近的一个第二半导体层44的源极/漏极外延层46，并且合金层81连接一个第二半导体层44的源极/漏极外延层48和邻近的一个第二半导体层44的源极/漏极外延层48。
140.在一些实施例中，在源极/漏极外延层46和48上形成过渡金属层之后，实施退火操作以形成合金层80、81。在约250℃至约850℃的温度下实施退火操作。
141.如图18c所示，在形成合金层80、81之后，类似于图4c，形成接触蚀刻停止层(cesl)150以覆盖合金层80、81，并且在cesl 150上形成第二ild层160。随后，如图18c所示，类似于图4c，实施图案化操作以在源极/漏极结构的合金层80、81上方形成接触开口，并且以导电材料填充该开口，从而形成接触插塞200和201。
142.在形成接触插塞之后，进一步实施cmos工艺以形成诸如额外的层间介电层、接触
件/通孔、互连金属层和钝化层等的多种部件。
143.在某些实施例中，对以上说明的全环栅场效应晶体管(gaa fet)采用图5a至图6c说明的操作。
144.图19是根据本发明的一些实施例的gaa fet的源极/漏极结构的示例性截面图(x-切割)。在图19中，n-沟道gaa fet(nfet)和p-沟道gaa fet(pfet)示出为彼此邻近。然而，该配置不限于此。鳍结构的数量可以是两个或更多，并且可以在nfet和pfet之间设置一个或更多额外的结构。
145.在图19中，在n-沟道gaa fet(nfet)中，n-型半导体布线层332(例如，对应于第二半导体层44)设置在鳍结构152上方，并且形成n-型外延层334(例如，对应于源极/漏极外延层46)以包裹在n-型半导体布线层332周围。n-型半导体布线层332和n-型外延层334是晶体半导体层，诸如si、sic、sicp、sip、ge和sige，具有彼此不同并且与鳍结构不同的晶格常数。当使用sic、sip和/或sicp时，n-型外延层334的c或p浓度高于n-型半导体布线层332的c或p浓度。在一些实施例中，iii-v族半导体层用于半导体布线层和n-型外延层的至少一个。在某些实施例中，形成两个或更多n-型外延层。此外，n-型半导体布线层332的数量不限于此。
146.此外，在n-型外延层334周围形成例如硅化物层的合金层322(对应于合金层80)。如图19所示，一个n-型外延层334未接触邻近的n-型外延层334。合金层322填充了两个n-型外延层334之间的间隔并且物理和电连接两个n-型外延层334。
147.在一些实施例中，剩余未与n-型外延层334完全反应的残留过渡金属324。在这种情况下，在一些实施例中，可以通过使用nh3或n2+h2等离子体的随后的氮化操作将剩余的过渡金属转化为钝化层。该钝化层覆盖合金层322的表面以保护合金层322免受由随后的工艺引起的损坏。接触插塞200与合金层322接触。在一些实施例中，接触插塞200包括由例如tin或tan制成的阻挡层202和由例如co、w、ti、ta、cu、ru、rh、ir、al和/或ni制成的主体层210。在一些实施例中，存在间隔件残留物，该残留物是未在图17b的操作中蚀刻的侧壁间隔件24的剩余的部分。
148.在一些实施例中，n-型半导体布线层332的厚度t84在从约5nm至约50nm的范围内，并且在其它实施例中，在从约10nm至约30nm的范围内。在一些实施例中，两个邻近的n-型半导体布线层332之间的间隔t85在从约5nm至约50nm的范围内，并且在其它实施例中，在从约10nm至约30nm的范围内。在一些实施例中，n-型外延层334的厚度t86在从约1nm至约30nm的范围内，并且在其它实施例中，在从约2nm至约7nm的范围内。在一些实施例中，邻近的n-型外延层334之间的间隔t87在从约1nm至约10nm的范围内，并且在其它实施例中，在从约2nm至约5nm的范围内。
149.图19中所示的p-沟道gaa fet(nfet)具有与n-沟道fet(nfet)相同或类似的结构，并且可以省略对共同配置的说明。p-型半导体布线层336(例如，对应于第二半导体层44)设置在鳍结构154上方，并且形成p-型外延层338(例如，对应于源极/漏极外延层48)以包裹在p-型半导体布线层336周围。半导体布线层和p-型外延层是晶体半导体层，诸如si、sic、sicp、sip、ge和sige，具有彼此不同并且与鳍结构不同的晶格常数。当使用sige时，p-型外延层338的ge浓度高于半导体布线层336的ge浓度。在其它实施例中，形成两个或更多p-型外延层。此外，p-型半导体布线层336的数量不限于此。
150.此外，在p-型外延层338周围形成例如硅化物层的合金层320(对应于合金层81)。
如图19所示，在邻近的两个半导体布线层336的一个上形成的p-型外延层338未接触邻近的两个半导体布线层336的另一个的p-型外延层338。合金层320填充了两个p-型外延层338之间的间隔并且物理和电连接两个p-型外延层338。
151.在一些实施例中，p-型半导体布线层336的厚度t94在从约5nm至约50nm的范围内，并且在其它实施例中，在从约10nm至约30nm的范围内。在一些实施例中，两个邻近的p-型半导体布线层336之间的间隔t95在从约5nm至约50nm的范围内，并且在其它实施例中，在从约10nm至约30nm的范围内。在一些实施例中，p-型外延层338的厚度t96在从约1nm至约30nm的范围内，并且在其它实施例中，在从约2nm至约7nm的范围内。在一些实施例中，邻近的p-型外延层338之间的间隔t97在从约1nm至约10nm的范围内，并且在其它实施例中，在从约2nm至约5nm的范围内。
152.图20示出了根据本发明的另一实施例的全环栅场效应晶体管(gaa fet)的源极/漏极结构的示例性截面图(y-切割)。图20的(b)和(c)对应于图20的(a)的区a1。在这个实施例中，n-型半导体布线层332和p-型半导体布线层336是外延形成的与第二半导体层44不同的层。例如，在图17b的操作处，从源极/漏极区域完全地去除第一半导体层42、第二半导体层44，并且在从沟道区域延伸的第二半导体层44上外延形成n-型半导体布线层332和p-型半导体布线层336。在一些实施例中，n-型半导体布线层332和p-型半导体布线层336穿透间隔件层82约2nm至约10nm的量t70或t72。
153.图21a和图21b是根据本发明的另一实施例的全环栅场效应晶体管(gaa fet)的源极/漏极结构的示例性截面图(y-切割)。类似于图20，n-型半导体布线层332和p-型半导体布线层336是外延形成的与第二半导体层44不同的层。与图20不同，一个gaa fet的n-型半导体布线层332与邻近的gaa fet的n-型半导体布线层332分隔开，并且通过n-型外延层334连接。类似地，一个gaa fet的p-型半导体布线层336与邻近的gaa fet的p-型半导体布线层336分隔开，并且通过p-型外延层338连接。在这个实施例中，n-型外延层334彼此物理分隔开并且通过合金层322连接，并且p-型外延层338彼此物理分隔开并且通过合金层320连接。
154.在图21a中，n-型外延层334和p-型外延层338在它们的中部处具有最大厚度，并且在图21b中，p-型外延层338在它们的中部处具有最小厚度。在一些实施例中，最大厚度在从约10nm至约40nm的范围内并且最小厚度在从约0.5nm至约5nm的范围内。在一些实施例中，由n-型外延层或p-型外延层与侧壁间隔件84形成的角th在从约30
°
至60
°
的范围内。在图21a所示的结构中，可以增加接触面积。在图21b所示的结构中，由于更大的硅化物体积，因此可以向沟道提供更大的拉伸应力。
155.在本发明中，源极/漏极外延层分隔开但是通过合金层(例如，硅化物层)连接，并且合金层分别包裹在外延层周围。利用这种结构，可以最小化由于接触插塞和源极/漏极结构之间的未对准引起的器件性能的变化。
156.当在两个邻近的鳍结构上方生长的两个外延层合并，并且之后在合并的外延层上方形成金属硅化物层时，在形成用于插塞的接触孔洞之后，仅在接触孔洞内以及合并的s/d外延层的顶上形成金属或金属硅化物。金属硅化物和外延结构之间的总接触面积受到严格限制或很小。这意味着至源极-漏极区域的接触电阻将会很高。此外，外延生长的源极/漏极结构传导电流并且使电流能够在整个鳍上扩散。然而，外延生长的源极/漏极不像金属材料一样导电。当外延层不合并而它们之间的间隔填充有绝缘材料时，将产生以上提出的类似
的问题。
157.相反，在本实施例中，邻近的两个源极/漏极外延层之间的间隔完全地由金属硅化物填充。相应地，可以通过包裹在硅化物周围的方案使总金属硅化物/外延层界面接触面积最大化，以减小晶体管的整体接触电阻；并且获得用于若干关键制造变化的改进的工艺裕度以及改进的公差。
158.应该理解，不是所有的优势都已经在此处讨论，没有特定的优势对所有实施例或实例都是需要的，并且其它是实施例或实例可以提供不同的优势。
159.根据本发明的一个方面，半导体器件包括场效应晶体管(fet)。fet包括第一沟道、第一源极和第一漏极；第二沟道、第二源极和第二漏极；以及设置在第一沟道和第二沟道上方的栅极结构。该栅极结构包括栅极介电层和栅电极层。第一源极包括第一晶体半导体层并且第二源极包括第二晶体半导体层。第一源极和第二源极通过由一种或多种iv族元素和一种或多种过渡金属元素制成的合金层连接。第一晶体半导体层未与第二晶体半导体层直接接触。
160.在上述半导体器件中，其中，所述第一晶体半导体层和所述第二晶体半导体层之间的间隔填充有所述合金层。
161.在上述半导体器件中，其中，所述第一晶体半导体层是不同晶体半导体材料的多层。
162.在上述半导体器件中，其中：所述场效应晶体管是鳍式场效应晶体管，所述鳍式场效应晶体管包括突出于半导体衬底的第一鳍和第二鳍，以及所述第一晶体半导体层是所述第一鳍的一部分。
163.在上述半导体器件中，其中：所述场效应晶体管是鳍式场效应晶体管，所述鳍式场效应晶体管包括突出于半导体衬底的第一鳍和第二鳍，以及所述第一晶体半导体层是所述第一鳍的一部分，所述合金层直接覆盖所述第一晶体半导体层。
164.在上述半导体器件中，其中：所述场效应晶体管是鳍式场效应晶体管，所述鳍式场效应晶体管包括突出于半导体衬底的第一鳍和第二鳍，以及所述第一晶体半导体层包括在所述第一鳍的一部分上形成的不同晶体半导体材料的一层或多层。
165.在上述半导体器件中，其中：所述场效应晶体管是鳍式场效应晶体管，所述鳍式场效应晶体管包括突出于半导体衬底的第一鳍和第二鳍，以及所述第一晶体半导体层包括在所述第一鳍的一部分上形成的不同晶体半导体材料的一层或多层，所述合金层直接覆盖所述第一晶体半导体层。
166.在上述半导体器件中，其中，所述第一沟道和所述第二沟道由si、si
x
ge
1-x
或ge制成，其中，0《x《1。
167.在上述半导体器件中，其中，所述第一沟道和所述第二沟道由si、si
x
ge
1-x
或ge制成，其中，0《x《1，所述第一晶体半导体层包括si、sic、sip、sicp、si
x
ge
1-x
和ge的至少一种，其中，0《x《1。
168.在上述半导体器件中，其中，所述第一沟道和所述第二沟道由si、si
x
ge
1-x
或ge制成，其中，0《x《1，所述第一晶体半导体层包括si、sic、sip、sicp、si
x
ge
1-x
和ge的至少一种，其中，0《x《1，所述合金层是tisi、tasi、nisi、cosi、tisige、tasige、nisige和cosige的一种或多种。
169.在上述半导体器件中，其中：所述场效应晶体管是鳍式场效应晶体管，所述鳍式场效应晶体管包括突出于半导体衬底的第一鳍和第二鳍，并且所述第一沟道和所述第二沟道、所述第一源极和所述第二源极以及所述第一漏极和所述第二漏极从所述半导体衬底上形成的绝缘层突出，以及空隙设置在所述合金层的底部和所述绝缘层的上表面之间。
170.在上述半导体器件中，其中：所述场效应晶体管是鳍式场效应晶体管，所述鳍式场效应晶体管包括突出于半导体衬底的第一鳍和第二鳍，并且所述第一沟道和所述第二沟道、所述第一源极和所述第二源极以及所述第一漏极和所述第二漏极从所述半导体衬底上形成的绝缘层突出，以及空隙设置在所述合金层的底部和所述绝缘层的上表面之间，其中：金属层设置在所述空隙中的所述绝缘层的所述上表面上，以及所述金属层由ti、ta、ni和co的一种或多种制成。
171.在上述半导体器件中，其中，所述场效应晶体管还包括与所述合金层接触的源极接触插塞。
172.根据本发明的另一方面，半导体器件包括鳍式场效应晶体管(fin fet)。fin fet包括衬底；在衬底上形成的绝缘层；突出于衬底的第一鳍，从绝缘层突出的第一鳍的上部用作第一沟道；接触第一沟道的第一源极和第一漏极；突出于衬底的第二鳍，从绝缘层突出的第二鳍的上部用作第二沟道；接触第二沟道的第二源极和第二漏极；以及设置在第一沟道和第二沟道上方的栅极结构，该栅极结构包括栅极介电层和栅电极层。第一源极包括由与第一沟道不同的材料制成的第一晶体半导体层。第二源极包括由与第二沟道不同的材料制成的第二晶体半导体层。第一源极和第二源极通过金属合金层连接。通过金属与第一源极和第二源极之间的反应形成金属合金层。第一晶体半导体层未与第二晶体半导体层直接接触。
173.在上述半导体器件中，其中，所述第一晶体半导体层和所述第二晶体半导体层之间的间隔填充有所述金属合金层。
174.在上述半导体器件中，其中，所述第一晶体半导体层和所述第二晶体半导体层是不同晶体半导体材料的多层。
175.在上述半导体器件中，其中，所述金属合金层直接覆盖所述第一晶体半导体层和所述第二晶体半导体层。
176.在上述半导体器件中，其中：所述第一沟道和所述第二沟道由si、si
x
ge
1-x
或ge制成，其中，0《x《1，所述第一晶体半导体层包括si、sic、sip、sicp、si
x
ge
1-x
和ge的至少一种，其中，0《x《1。
177.在上述半导体器件中，其中：所述第一沟道和所述第二沟道由si、si
x
ge
1-x
或ge制成，其中，0《x《1，所述第一晶体半导体层包括si、sic、sip、sicp、si
x
ge
1-x
和ge的至少一种，其中，0《x《1，所述金属合金层是tisi、tasi、nisi、cosi、tisige、tasige、nisige和cosige的一种或多种。
178.根据本发明的另一方面，在制造包括场效应晶体管(fet)的半导体器件的方法中，形成第一fet结构和第二fet结构，第一fet结构具有第一沟道、第一源极、第一漏极和共同的栅极，并且第二fet结构具有第二沟道、第二源极、第二漏极和共同的栅极。在第一源极和第二源极上形成合金层。第一源极包括第一晶体半导体层并且第二源极包括第二晶体半导体层。第一源极和第二源极通过合金层连接。该合金层由一种或多种iv族元素和一种或多
种过渡金属元素制成。第一晶体半导体层未与第二晶体半导体层直接接触。
179.上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与本人所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中他们可以做出多种变化、替换以及改变。